KR100835464B1 - Circuit for detecting fuse status - Google Patents

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Abstract

본 발명은 퓨즈 상태 검출 회로에 관한 것으로, 특히 반도체 제조 과정에서 퓨즈 컷팅 상태를 확인하여 퓨즈와 관련한 불량을 사전에 검출하기 위한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse state detection circuit, and more particularly, to a technology for detecting a fuse-related defect in advance by checking a fuse cutting state in a semiconductor manufacturing process.

이를 위한 본 발명은 테스트모드 인에이블 신호의 라이징 에지를 검출하여 리드아웃 신호에 의해 동기된 복수 개의 제어 신호를 순차적으로 활성화시켜 출력하는 제어 신호 발생부와, 퓨즈 커팅에 따라 상태를 달리하는 복수 개의 퓨즈 세팅 신호를 출력하는 복수 개의 퓨즈 세트와, 제어 신호 발생부에서 출력된 복수 개의 제어 신호에 따라 복수 개의 퓨즈 세팅 신호를 하나의 외부 DQ 패드로 순차적으로 출력하는 퓨즈 상태 검출부를 포함한다.To this end, the present invention provides a control signal generator for detecting a rising edge of the test mode enable signal and sequentially activating and outputting a plurality of control signals synchronized with the readout signal, and a plurality of different states depending on fuse cutting. A plurality of fuse sets for outputting a fuse setting signal, and a fuse state detection unit for sequentially outputting a plurality of fuse setting signals to a single external DQ pad in accordance with the plurality of control signals output from the control signal generator.

Description

퓨즈 상태 검출 회로{CIRCUIT FOR DETECTING FUSE STATUS}Fuse State Detection Circuit {CIRCUIT FOR DETECTING FUSE STATUS}

도 1은 종래 기술에 따른 퓨즈 세트를 포함하는 반도체 소자의 개략적 구성도.1 is a schematic configuration diagram of a semiconductor device including a fuse set according to the prior art.

도 2는 종래 기술에 따른 퓨즈 세트를 포함하는 반도체 소자의 동작을 나타내는 타이밍도.2 is a timing diagram showing the operation of a semiconductor device including a fuse set according to the prior art.

도 3은 퓨즈 배열을 도시하는 개략적 평면도.3 is a schematic plan view showing a fuse arrangement;

도 4는 본 발명의 실시 예에 따른 퓨즈 상태 검출 회로의 구성도.4 is a configuration diagram of a fuse state detection circuit according to an embodiment of the present invention.

도 5는 본 발명의 실시 예에 따른 퓨즈 상태 검출 회로의 동작을 나타내는 타이밍도.5 is a timing diagram illustrating an operation of a fuse state detection circuit according to an exemplary embodiment of the present invention.

본 발명은 퓨즈 상태 검출 회로에 관한 것으로, 특히 반도체 제조 과정에서 퓨즈 컷팅 상태를 확인하여 퓨즈와 관련한 불량을 사전에 검출하기 위한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse state detection circuit, and more particularly, to a technology for detecting a fuse-related defect in advance by checking a fuse cutting state in a semiconductor manufacturing process.

일반적인 퓨즈는 펄스 폭을 조정하는 데 사용되거나, 내부 전원 레벨을 조정하거나, 내부 동작 모드를 전환하는 등의 여러 용도로 사용된다.Common fuses are used to adjust the pulse width, to adjust the internal power level, or to switch the internal operating mode.

도 1은 퓨즈 세트를 포함하는 반도체 소자의 개략적 구성도이다.1 is a schematic configuration diagram of a semiconductor device including a fuse set.

도 1을 참조하면, 반도체 소자는 펄스 폭 발생회로(1), 전압 레벨 조정회로(2), 동작 모드 전환회로(3) 등을 구비한다. 여기서, 펄스 폭 발생회로(1)는 펄스 폭 발생부(15)와 이를 제어하는 제어 신호 PWDEC를 출력하는 퓨즈 세트(10)로 이루어진다. 여기서, 퓨즈 세트(10)는 퓨즈 컷팅에 따라 상태를 달리하는 제어 신호 PWDEC를 펄스 폭 발생부(15)로 출력한다. 한편, 전압 레벨 조절회로(2)와 동작 모드 전환회로(3)에 포함된 퓨즈 세트들(20, 30)은 펄스 폭 발생회로(1)의 퓨즈 세트(10)와 동일하게 구성되어 있어, 이에 대한 상세한 설명은 생략한다.Referring to FIG. 1, the semiconductor device includes a pulse width generating circuit 1, a voltage level adjusting circuit 2, an operation mode switching circuit 3, and the like. Here, the pulse width generation circuit 1 is composed of a pulse width generation unit 15 and a fuse set 10 for outputting a control signal PWDEC for controlling it. Here, the fuse set 10 outputs a control signal PWDEC having a different state according to the fuse cutting to the pulse width generator 15. Meanwhile, the fuse sets 20 and 30 included in the voltage level adjusting circuit 2 and the operation mode switching circuit 3 are configured in the same manner as the fuse set 10 of the pulse width generating circuit 1. Detailed description thereof will be omitted.

도 2는 도 1의 펄스 폭 발생회로의 동작을 나타내는 타이밍도이다.FIG. 2 is a timing diagram illustrating an operation of the pulse width generation circuit of FIG. 1.

도 1 및 2를 참조하면, 퓨즈 세트(10)에 POWER_UP 신호가 인가되었을 때, 퓨즈FUSE1이 컷팅된 경우 퓨즈 세트(10)는 하이레벨을 갖는 제어 신호 PWDEC를 펄스 폭 발생부(15)로 출력하고, 퓨즈가 컷팅되지 않는 경우 퓨즈 세트(10)는 로우레벨을 갖는 제어 신호 PWDEC를 펄스 폭 발생부(15)로 출력한다. 한편, 도 1의 전압 레벨 조정회로(2)와 동작 모드 전환회로(3) 내의 퓨즈 세트들(20, 30)은 펄스 폭 발생회로(1)의 퓨즈 세트(10)와 동일하게 구성되어 있어, 이에 대한 동작에 관한 설명도 생략한다.1 and 2, when the POWER_UP signal is applied to the fuse set 10, when the fuse FUSE1 is cut, the fuse set 10 outputs the control signal PWDEC having a high level to the pulse width generator 15. When the fuse is not cut, the fuse set 10 outputs the control signal PWDEC having a low level to the pulse width generator 15. Meanwhile, the fuse sets 20 and 30 in the voltage level adjusting circuit 2 and the operation mode switching circuit 3 of FIG. 1 are configured in the same manner as the fuse set 10 of the pulse width generating circuit 1. The description of the operation thereof will also be omitted.

그러나 종래의 퓨즈 세트를 포함하는 반도체 소자는 퓨즈 컷팅(blowing) 전에 퓨즈 상부에 일정한 두께를 갖는 얇은 산화막을 형성하고, 이를 식각하는 공정을 수행한다. 이때, 식각공정 시 산화막의 두께가 불균일하여 퓨즈를 컷팅하지 않았는데도 퓨즈가 끊어지거나, 이와 반대로 레이저 커터로 퓨즈를 컷팅하였는데도 퓨즈가 끊어지지 않는 퓨즈 불량이 발생한다.However, a semiconductor device including a conventional fuse set performs a process of forming a thin oxide film having a predetermined thickness on the fuse and etching the fuse before blowing the fuse. At this time, the fuse is blown even when the fuse is not cut because the thickness of the oxide film is not uniform during the etching process, or on the contrary, a fuse failure occurs in which the fuse is not blown even when the fuse is cut by the laser cutter.

도 3은 일반적인 퓨즈의 배열을 도시하는 단면도로서, 상술한 퓨즈 불량은 퓨즈가 배열된 양 끝단에서 심하게 발생한다. 따라서, 종래에는 위와 같은 퓨즈 불량을 검출하기 위하여 반도체 기판에서 퓨즈 회로의 출력에 해당하는 내부 신호를 분석해야하는 단점이 있다. 또한, PKG 샘플의 경우에는 이와 같은 분석은 불가능한 문제점이 있다.3 is a cross-sectional view showing an arrangement of a general fuse, in which the above-described fuse failure occurs badly at both ends of the fuse. Therefore, in the related art, an internal signal corresponding to the output of the fuse circuit is analyzed on the semiconductor substrate in order to detect the above fuse failure. In addition, in the case of the PKG sample, such an analysis has a problem that is impossible.

상기와 같은 문제점을 해결하기 위하여, 본 발명은 리드아웃 신호에 의해 동기된 복수 개의 제어 신호에 따라 퓨즈 커팅 상태의 퓨즈 세팅 신호를 하나의 외부 DQ 패드로 순차적으로 출력하여 퓨즈의 커팅 상태를 반도체 제조 과정에서 사전에 검출할 수 있도록 하는데 그 목적이 있다.In order to solve the above problems, the present invention sequentially outputs the fuse setting signal in the fuse cutting state to one external DQ pad according to a plurality of control signals synchronized by the readout signal, thereby manufacturing the semiconductor cutting state. Its purpose is to enable detection in advance.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 퓨즈 상태 검출 회로는The present invention is to achieve the above object, the fuse state detection circuit according to the present invention

테스트모드 인에이블 신호에 응답하여 리드아웃 신호에 의해 동기된 복수 개의 제어 신호를 순차적으로 활성화시켜 출력하는 제어 신호 발생부와, 퓨즈 커팅에 따라 상태를 달리하는 복수 개의 퓨즈 세팅 신호를 출력하는 복수 개의 퓨즈 세트와, 제어 신호 발생부에서 출력된 복수 개의 제어 신호에 따라 상기 복수 개의 퓨즈 세팅 신호를 하나의 외부 DQ 패드로 순차적으로 출력하는 퓨즈 상태 검출부를 포함하여 구성됨을 특징으로 한다.A control signal generator for sequentially activating and outputting a plurality of control signals synchronized with the readout signal in response to the test mode enable signal, and a plurality of fuse setting signals for changing a state according to fuse cutting. And a fuse state detector for sequentially outputting the plurality of fuse setting signals to one external DQ pad according to the plurality of control signals output from the control signal generator.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 4는 본 발명에 따른 퓨즈 상태 검출 회로의 개략적 구성도이다.4 is a schematic configuration diagram of a fuse state detection circuit according to the present invention.

도 4를 참조하면, 본 발명 일 실시 예에 따른 퓨즈 상태 검출 회로는 퓨즈 커팅에 따라 서로 다른 레벨을 갖는 복수 개의 퓨즈 세팅 신호 FS1, FS2, …, FSn을 출력하는 복수 개의 퓨즈 세트(110, 120, 130)와, 복수 개의 제어 신호 Q1, Q2, …, Qn을 순차적으로 활성화시켜 출력하는 제어 신호 발생부(140)와, 제어 신호 발생부(140)에서 출력된 복수 개의 제어 신호 Q1, Q2, …, Qn에 따라 복수 개의 퓨즈 세팅 신호 FS1, FS2, …, FSn을 외부 DQ 패드(160)로 출력하는 퓨즈 상태 검출부(150)를 포함하여 구성된다.Referring to FIG. 4, a fuse state detection circuit according to an embodiment of the present invention may include a plurality of fuse setting signals FS1, FS2,. , A plurality of fuse sets 110, 120, 130 for outputting FSn, and a plurality of control signals Q1, Q2,... , The control signal generator 140 sequentially activates and outputs Qn, and the plurality of control signals Q1, Q2,... Output from the control signal generator 140. , According to Qn, a plurality of fuse setting signals FS1, FS2,... The fuse state detector 150 outputs FSn to the external DQ pad 160.

복수 개의 퓨즈 세트(110, 120, 130)는 퓨즈 커팅에 따라 상태를 달리하는 퓨즈 세팅 신호 FS1, FS2, …, FSn을 출력하며, 동시에 각각의 펄스 폭 발생부(115), 전압 레벨 조정부(125) 및 동작 모드 전환부(135) 등에 제어 신호를 출력하는 역할을 한다. 여기서, 퓨즈 세트(110)는 퓨즈 FUSE110, NMOS 트랜지스터 N110-1, N110-2 및 복수 개의 인버터 INV110-1, INV110-2, INV110-3으로 구성된다. 이때, 퓨즈 FUSE1이 컷팅된 경우, POWER_UP 신호가 트랜지스터 N110-1을 턴-온(turn-on)시킬 때 노드 NODE110-1의 퓨즈 세팅 신호는 로우레벨로 된다. 이후, 퓨즈 세팅 신호는 인버터 INV110-1을 거쳐 노드 NODE110-2에서 하이레벨로 된다. 그리고 노드 NODE110-2의 퓨즈 세팅 신호 FS1는 입력 레벨을 일정하게 유지시키기 위한 트랜지스터 N110-2를 통과하여 입력 레벨 상태를 유지하게 된다. 이와 반대로, 퓨즈 FUSE1이 컷팅되지 않은 경우, POWER_UP 신호가 트랜지스터 N110-1을 턴-온(turn-on)시킬 때 노드 NODE110-1의 퓨즈 세팅 신호는 하이레벨로 된다. 이후, 퓨즈 세팅 신호는 인터버 INV110-1을 거쳐 노드 NODE110-2에서 로우레벨로 된다. 한편, 퓨즈 세트들(120, 130)은 상술한 퓨즈 세트(110)와 동일하게 구성되어 있어, 이에 대한 상세한 설명은 생략한다.The plurality of fuse sets 110, 120, and 130 may include the fuse setting signals FS1, FS2,... , And outputs FSn, and simultaneously outputs a control signal to the pulse width generator 115, the voltage level controller 125, and the operation mode switching unit 135. Here, the fuse set 110 includes a fuse FUSE110, NMOS transistors N110-1, N110-2, and a plurality of inverters INV110-1, INV110-2, and INV110-3. At this time, when the fuse FUSE1 is cut, the fuse setting signal of the node NODE110-1 becomes low level when the POWER_UP signal turns on the transistor N110-1. The fuse setting signal then goes high at node NODE110-2 via inverter INV110-1. The fuse setting signal FS1 of the node NODE110-2 is passed through the transistor N110-2 for maintaining the input level constant to maintain the input level state. In contrast, when the fuse FUSE1 is not cut, the fuse setting signal of the node NODE110-1 goes high when the POWER_UP signal turns on the transistor N110-1. The fuse setting signal then goes low at node NODE110-2 via interleaver INV110-1. Meanwhile, the fuse sets 120 and 130 are configured in the same manner as the fuse set 110 described above, and thus a detailed description thereof will be omitted.

또한, 제어 신호 발생부(140)는 테스트모드 인에이블 신호 TMEN의 라이징 에지를 검출하여 검출신호 DET를 출력하는 라이징 에지 검출부(143)와, 검출신호 DET를 쉬프팅하여 복수 개의 제어 신호 Q1, Q2, … Qn을 순차적으로 출력하는 쉬프트 레지스터(145)로 구성된다. 여기서, 쉬프트 레지스터(145)는 리드아웃 신호 READOUT에 따라 검출신호 DET의 리셋동작을 제어하는 SR 플립플롭(147)과, 리드아웃 신호 READOUT에 동기하여 SR 플립플롭(147)의 출력을 쉬프팅하여 복수 개의 제어신호 Q1, Q2, … Qn을 출력하는 복수 개의 D 플립플롭(149, 151, 153, 155)으로 구성되는 것이 바람직하다. 또한, 복수 개의 D 플립플롭(149, 151, 153, 155)은 복수 개의 퓨즈 세트(110, 120, 130)와 일대일 대응되는 것이 더욱 바람직하다.In addition, the control signal generation unit 140 detects the rising edge of the test mode enable signal TMEN and outputs the detection signal DET, and the rising edge detection unit 143 shifts the detection signal DET, thereby shifting the plurality of control signals Q1, Q2, … The shift register 145 sequentially outputs Qn. Here, the shift register 145 shifts the output of the SR flip-flop 147 and the SR flip-flop 147 in synchronization with the read-out signal READOUT to control the reset operation of the detection signal DET according to the read-out signal READOUT. Control signals Q1, Q2,... It is preferably composed of a plurality of D flip-flops (149, 151, 153, 155) for outputting Qn. In addition, the plurality of D flip-flops 149, 151, 153, and 155 may more preferably correspond one-to-one with the plurality of fuse sets 110, 120, and 130.

그리고 퓨즈 상태 검출부(150)는 복수 개의 제어 신호 Q1, Q2, … Qn의 상태에 따라 선택적으로 스위칭 동작하여 복수 개의 퓨즈 세팅 신호 FS1, FS2, …, FSn을 하나의 글로벌 입출력 라인(157)으로 출력하는 복수 개의 스위칭 소자 NM1, NM2, …, NMn로 구성된다. 여기서, NM1, NM2, …, NMn은 복수 개의 퓨즈 세트(110, 120, 130)와 하나의 글로벌 입출력 라인(157) 사이에 연결되어 게이트 단자를 통해 복수 개의 제어신호 Q1, Q2, … Qn이 인가되는 복수 개의 NMOS 트랜지스터 NM1, NM2, … NMn을 구비하는 것이 바람직하다. 또한, 퓨즈 상태 검출부(150)는 테스트모드 인에이블 신호 TMEN의 활성화 시 글로벌 입출력 라인(157)에 인가된 퓨즈 세팅 신호 FS1, FS2, …, FSn을 버퍼링하여 외부 DQ 패드(160)로 출력하는 버퍼(159)를 구비한다.In addition, the fuse state detection unit 150 includes a plurality of control signals Q1, Q2,... A plurality of fuse setting signals FS1, FS2,... Are selectively switched according to the state of Qn. , A plurality of switching elements NM1, NM2, ... which output FSn to one global input / output line 157. , NMn. Where NM1, NM2,... , NMn is connected between the plurality of fuse sets 110, 120, 130 and one global input / output line 157, and the plurality of control signals Q1, Q2,... A plurality of NMOS transistors NM1, NM2, ... to which Qn is applied; It is preferable to have NMn. In addition, the fuse state detection unit 150 may apply the fuse setting signals FS1, FS2,..., To the global input / output line 157 when the test mode enable signal TMEN is activated. And a buffer 159 for buffering FSn and outputting the buffer to the external DQ pad 160.

도 5는 본 발명의 일 실시 예에 따른 퓨즈 상태 검출 회로에서 제어 신호 발생부의 동작을 나타내는 타이밍도로서, 이를 참조하여 제어 신호 발생부의 동작을 이해할 수 있다.FIG. 5 is a timing diagram illustrating an operation of a control signal generator in a fuse state detection circuit according to an exemplary embodiment of the present disclosure. Referring to this, an operation of the control signal generator may be understood.

도 5를 참조하면, 테스트모드 인에이블 신호 TMEN이 활성화되면, 라이징 에지 검출부(143)가 TMEN의 라이징 에지를 검출하여 하이레벨의 제어 신호 DET를 발생시키고, 이 제어 신호 DET에 의해 SR 플립플롭(147)의 출력 신호 Q0은 하이레벨로 된다. 이후, 테스트 모드 인에이블 신호 TMEN이 활성화된 후 첫 번째 리드아웃 신호 READOUT이 SR 플립플롭(147)과 첫 번째 D 플립플롭(149)에 입력되면, 하이레벨의 SR 플립플롭(147)의 출력 신호 Q0에 의해 첫 번째 D 플립플롭(149)의 출력 신호 Q1은 하이레벨이 된다. 이때, SR 플립플롭(147)의 출력 신호 Q0은 첫 번째 리드아웃 신호 READOUT이 입력된 후 일정한 시간 뒤에 로우레벨로 리셋이 된다. 다음으로, 두 번째 리드아웃 신호 READOUT이 입력되면, 첫 번째 D 플립플롭(149)의 출력 신호 Q1는 로우레벨된 SR 플립플롭(147)의 출력 신호 Q0을 받아 로우레벨로 리셋이 되며, 동시에 두 번째 D 플립플롭(151)의 출력 신호 Q2는 하이레벨로 된다. 따라서, 위와 같은 동작은 반복되어 리드아웃 신호 READOUT 발생 시 제어 신호 발생부(140)는 제어 신호 Q1, Q2, … Qn을 퓨즈 상태 검출부(150)로 순차적으로 출력한다.Referring to FIG. 5, when the test mode enable signal TMEN is activated, the rising edge detector 143 detects the rising edge of the TMEN to generate a high level control signal DET, and the SR flip-flop ( The output signal Q0 of 147 becomes high level. Thereafter, when the first readout signal READOUT is input to the SR flip-flop 147 and the first D flip-flop 149 after the test mode enable signal TMEN is activated, the output signal of the high level SR flip-flop 147 is provided. Q0 causes the output signal Q1 of the first D flip-flop 149 to become high level. At this time, the output signal Q0 of the SR flip-flop 147 is reset to a low level after a predetermined time after the first readout signal READOUT is input. Next, when the second readout signal READOUT is input, the output signal Q1 of the first D flip-flop 149 receives the output signal Q0 of the low-level SR flip-flop 147 and is reset to low level. The output signal Q2 of the first D flip-flop 151 goes high. Therefore, the above operation is repeated, and when the readout signal READOUT occurs, the control signal generator 140 controls the control signals Q1, Q2,... Qn is sequentially output to the fuse state detector 150.

따라서, 리드아웃 신호 READOUT에 의해 동기된 복수 개의 제어 신호 Q1, Q2, …, Qn에 따라 복수 개의 퓨즈 세팅 신호 FS1, FS2, …, FSn을 하나의 외부 DQ 패드(160)로 순차적으로 출력하여 퓨즈의 커팅 상태를 반도체 제조 공정 과정에서 사전에 검출할 수 있다.Therefore, the plurality of control signals Q1, Q2, ... which are synchronized by the readout signal READOUT. , According to Qn, a plurality of fuse setting signals FS1, FS2,... The FSn may be sequentially output to one external DQ pad 160 to detect the cutting state of the fuse in advance in the semiconductor manufacturing process.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이상에서 설명한 바와 같이, 본 발명에 따른 퓨즈 상태 검출 회로는 웨이퍼 테스트 시 퓨즈를 컷팅(blowing)하기 전 퓨즈 이상 여부를 점검할 수 있고, 레이저 커터 장비로 퓨즈를 컷팅한 후 퓨즈 상태를 검정하는데 용이하여 불량분석 시간을 크게 단축할 수 있으며, 반도체 소자의 제조 공정상의 퓨즈 불량 포인트를 쉽게 검출할 수 있는 이점이 있다.As described above, the fuse state detection circuit according to the present invention can check the fuse failure before cutting the fuse during the wafer test, it is easy to test the fuse state after cutting the fuse with a laser cutter equipment Therefore, it is possible to greatly shorten the failure analysis time, and there is an advantage of easily detecting a fuse failure point in the manufacturing process of the semiconductor device.

Claims (7)

테스트모드 인에이블 신호에 응답하여 리드아웃 신호에 의해 동기된 복수 개의 제어 신호를 순차적으로 활성화시켜 출력하는 제어 신호 발생부;A control signal generator for sequentially activating and outputting a plurality of control signals synchronized with the readout signal in response to the test mode enable signal; 퓨즈 커팅에 따라 상태를 달리하는 복수 개의 퓨즈 세팅 신호를 출력하는 복수 개의 퓨즈 세트; 및A plurality of fuse sets for outputting a plurality of fuse setting signals having different states according to the fuse cutting; And 상기 제어 신호 발생부에서 출력된 상기 복수 개의 제어 신호에 따라 상기 복수 개의 퓨즈 세팅 신호를 하나의 외부 DQ 패드로 순차적으로 출력하는 퓨즈 상태 검출부A fuse state detection unit sequentially outputs the plurality of fuse setting signals to one external DQ pad according to the plurality of control signals output from the control signal generator. 를 포함하는 것을 특징으로 하는 퓨즈 상태 검출 회로.A fuse state detection circuit comprising a. 제 1항에 있어서,The method of claim 1, 상기 제어 신호 발생부는The control signal generator 상기 테스트모드 인에이블 신호의 라이징 에지를 검출하여 검출신호를 출력하는 라이징 에지 검출부; 및A rising edge detector detecting a rising edge of the test mode enable signal and outputting a detection signal; And 상기 검출신호를 쉬프팅하여 상기 복수 개의 제어 신호를 순차적으로 출력하는 쉬프트 레지스터A shift register configured to shift the detection signal to sequentially output the plurality of control signals 를 포함하는 것을 특징으로 하는 퓨즈 상태 검출 회로.A fuse state detection circuit comprising a. 제 2항에 있어서,The method of claim 2, 상기 쉬프트 레지스터는The shift register 상기 리드아웃 신호에 따라 상기 검출신호의 리셋동작을 제어하는 SR 플립플롭; 및An SR flip-flop for controlling a reset operation of the detection signal according to the readout signal; And 상기 리드아웃 신호에 동기하여 상기 SR 플립플롭의 출력을 쉬프팅하여 상기 복수 개의 제어신호를 출력하는 복수 개의 D 플립플롭A plurality of D flip-flops that output the plurality of control signals by shifting the output of the SR flip-flop in synchronization with the readout signal 을 포함하는 것을 특징으로 하는 퓨즈 상태 검출 회로.A fuse state detection circuit comprising a. 제 3항에 있어서,The method of claim 3, wherein 상기 복수 개의 D 플립플롭은 복수 개의 퓨즈 세트와 일대일 대응하는 것을 특징으로 하는 퓨즈 상태 검출 회로.And the plurality of D flip-flops correspond one-to-one with a plurality of fuse sets. 제 1항에 있어서,The method of claim 1, 상기 퓨즈 상태 검출부는The fuse state detection unit 상기 복수 개의 제어 신호의 상태에 따라 선택적으로 스위칭 동작하여 상기 복수 개의 퓨즈 세팅 신호를 하나의 글로벌 입출력 라인으로 출력하는 복수 개의 스위칭 소자를 구비하는 것을 특징으로 하는 퓨즈 상태 검출 회로.And a plurality of switching elements configured to selectively switch according to states of the plurality of control signals to output the plurality of fuse setting signals to one global input / output line. 제 5항에 있어서,The method of claim 5, 상기 복수 개의 스위칭 소자는The plurality of switching elements 상기 복수 개의 퓨즈 세트와 상기 하나의 글로벌 입출력 라인을 각각 연결하 며 게이트 단자를 통해 상기 복수 개의 제어신호를 인가하는 복수 개의 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 퓨즈 상태 검출 회로.And a plurality of NMOS transistors respectively connecting the plurality of fuse sets and the one global input / output line and applying the plurality of control signals through a gate terminal. 제 1항에 있어서,The method of claim 1, 상기 퓨즈 상태 검출부는The fuse state detection unit 상기 테스트모드 인에이블 신호의 활성화 시 글로벌 입출력 라인에 인가된 상기 복수 개의 퓨즈 세팅 신호를 버퍼링하여 상기 외부 DQ 패드로 출력하는 버퍼를 더 포함하는 것을 특징으로 하는 퓨즈 상태 검출 회로.And a buffer configured to buffer the plurality of fuse setting signals applied to a global input / output line and output the buffered signal to the external DQ pad when the test mode enable signal is activated.
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