KR100653682B1 - semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 패키지 테스트시에 내부 전압 측정 제어신호 및 복수개의 내부 전압 선택신호들을 저장하기 위한 모드 설정 레지스터, 복수개의 내부 전압 선택신호들 각각에 응답하여 복수개의 내부 전압들중의 하나를 선택하여 출력하기 위한 내부 전압 선택회로, 내부 전압 측정 제어신호에 응답하여 내부 전압 선택회로로부터 출력되는 신호를 패드로 전송하기 위한 패드 스위칭 회로, 및 내부 전압 측정 제어신호에 응답하여 정상 동작시에 패드로부터 전송되는 신호를 버퍼하여 출력하고, 패키지 테스트시에 디스에이블되는 버퍼로 구성되어 있다. 따라서, 세라믹 패키지상에서 내부 전압들을 측정하는 것이 아니라 실제 패키지 상태에서 내부 전압들을 측정하게 되므로 정확한 측정이 이루어질 수 있고, 반도체 메모리 장치의 신뢰성이 향상될 수 있다.The present invention discloses a semiconductor memory device. The device selects and outputs one of the plurality of internal voltages in response to each of the plurality of internal voltage selection signals and a mode setting register for storing the internal voltage measurement control signal and the plurality of internal voltage selection signals during package testing. An internal voltage selection circuit for transmitting, a pad switching circuit for transmitting a signal output from the internal voltage selection circuit in response to the internal voltage measurement control signal, and a pad switching circuit in normal operation in response to the internal voltage measurement control signal It consists of a buffer that is buffered and output and is disabled during package testing. Therefore, since the internal voltages are measured in the actual package state instead of measuring the internal voltages on the ceramic package, accurate measurement can be made and the reliability of the semiconductor memory device can be improved.

Description

반도체 메모리 장치{semiconductor memory device}Semiconductor memory device

도1은 본 발명의 반도체 메모리 장치의 실시예의 블록도이다.1 is a block diagram of an embodiment of a semiconductor memory device of the present invention.

도2는 도1에 나타낸 내부 전압 선택회로의 실시예의 회로도이다.FIG. 2 is a circuit diagram of an embodiment of the internal voltage selection circuit shown in FIG.

도3은 도1에 나타낸 패드 스위칭 회로의 실시예의 회로도이다.3 is a circuit diagram of an embodiment of the pad switching circuit shown in FIG.

도4는 도1에 나타낸 버퍼의 실시예의 회로도이다.4 is a circuit diagram of an embodiment of the buffer shown in FIG.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 패키지 상태에서 내부 전압들의 레벨을 측정할 수 있는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device capable of measuring the level of internal voltages in a package state.

반도체 메모리 장치의 내부에는 많은 내부 전압들이 사용되고 있다. 이 전압들은 외부에서 공급되는 외부 전원전압과 외부에서 공급되는 전압에 의해서 내부에서 발생되는 내부 전압들로 구분된다. Many internal voltages are used in the semiconductor memory device. These voltages are divided into internal voltages generated internally by externally supplied power voltages and externally supplied voltages.

이중 내부에서 발생되는 내부 전압들은 메모리 장치 내부의 회로들을 구동하는데 사용된다. 따라서, 메모리 장치 내부의 내부 전압들의 레벨이 메모리 장치 내부의 회로들을 구동하기에 적합한 레벨로 발생되고, 그 레벨들을 얼마만큼 유지하고 있느냐는 메모리 장치의 안정된 동작 구현에 매우 큰 의미가 있다.Internal voltages generated inside the dual circuit are used to drive circuits inside the memory device. Therefore, the level of the internal voltages inside the memory device is generated at a level suitable for driving circuits inside the memory device, and how much the levels are maintained is very significant for the stable operation of the memory device.

그러나, 종래의 반도체 메모리 장치는 패키지 상태에서 이러한 내부 전압들의 레벨을 직접 측정하는 방법이 불가능했다. However, the conventional semiconductor memory device has not been possible to directly measure the level of these internal voltages in a packaged state.

이는 패키지 상태에서 이들 내부 전압들이 외부의 핀들에 모두 연결되어 있지 않기 때문이다. 즉, 웨이퍼 상태에서는 칩 내부가 노출되어 있으므로 원하는 내부 전압들의 레벨을 직접 측정하는 것이 가능하였지만, 패키지 상태에서는 내부 전압들이 외부의 핀에 연결되어 있지 않기 때문에 내부 전압들의 레벨을 측정할 수 있는 방법이 없었다. This is because these internal voltages are not all connected to external pins in the package. That is, in the wafer state, since the inside of the chip was exposed, it was possible to directly measure the level of the desired internal voltages. However, in the package state, since the internal voltages are not connected to the external pin, there is a method of measuring the level of the internal voltages. There was no.

따라서, 종래의 반도체 메모리 장치는 이러한 내부 전원들을 측정하기 위하여 메모리 패키지와는 별도로 제작된 세라믹 패키지(ceramic package)를 사용하여 이러한 내부 전압들의 레벨을 측정하는 방법을 사용하였다. 세라믹 패키지는 메모리 칩 내부가 보이도록 제작된 패키지로서, 내부 전압들을 테스트 장비를 이용하여 직접 검침(probing)하여 측정할 수 있도록 제작되어 있다.Therefore, the conventional semiconductor memory device uses a method of measuring the level of these internal voltages by using a ceramic package manufactured separately from the memory package to measure such internal power supplies. The ceramic package is a package made so that the inside of the memory chip is visible. The ceramic package is manufactured by measuring the internal voltages directly by using a test equipment.

그런데, 내부 전압들의 레벨을 측정하기 위하여 세라믹 패키지를 특별하게 제작하여야 하고, 이러한 세라믹 패키지를 제작하는데 비용이 많이 든다는 단점이 있었다. However, in order to measure the level of the internal voltages, a special ceramic package has to be manufactured, and there is a disadvantage in that it is expensive to manufacture such a ceramic package.

그리고, 세라믹 패키지상에서의 내부 전압들의 레벨과 실제 패키지로 하였을 경우에 내부 전압들의 레벨과는 오차가 있을 수 있으므로 세라믹 패키지상에서 측정된 내부 전압들의 레벨이 실제 패키지상에서의 내부 전압들의 레벨과 동일하다고는 할 수 없다. 따라서, 정확한 측정이 이루어질 수 없다.In addition, since the level of the internal voltages on the ceramic package may be different from the level of the internal voltages in the actual package, the level of the internal voltages measured on the ceramic package is the same as the level of the internal voltages on the actual package. Can not. Therefore, accurate measurement cannot be made.

본 발명의 목적은 패키지 상태에서 내부 전압들의 레벨을 측정할 수 있는 반도체 메모리 장치를 제공하는데 있다. It is an object of the present invention to provide a semiconductor memory device capable of measuring the level of internal voltages in a package state.

이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 패키지 테스트시에 내부 전압 측정 제어신호 및 복수개의 내부 전압 선택신호들을 저장하기 위한 모드 설정 레지스터, 상기 복수개의 내부 전압 선택신호들 각각에 응답하여 복수개의 내부 전압들중의 하나를 선택하여 출력하기 위한 내부 전압 선택수단, 상기 내부 전압 측정 제어신호에 응답하여 상기 내부 전압 선택수단으로부터 출력되는 신호를 패드로 전송하기 위한 패드 스위칭 수단, 및 상기 내부 전압 측정 제어신호에 응답하여 정상 동작시에 상기 패드로부터 전송되는 신호를 버퍼하여 출력하고, 상기 패키지 테스트시에 디스에이블되는 버퍼를 구비한 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object is a mode setting register for storing an internal voltage measurement control signal and a plurality of internal voltage selection signals during the package test, in response to each of the plurality of internal voltage selection signals Internal voltage selection means for selecting and outputting one of a plurality of internal voltages, a pad switching means for transmitting a signal output from the internal voltage selection means to a pad in response to the internal voltage measurement control signal, and the internal And a buffer which buffers and outputs a signal transmitted from the pad in normal operation in response to the voltage measurement control signal, and is disabled in the package test.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.Hereinafter, a semiconductor memory device of the present invention will be described with reference to the accompanying drawings.

도1은 본 발명의 반도체 메모리 장치의 실시예의 블록도로서, 모드 설정 레지스터(10), 내부 전압 선택 회로(20), 패드 스위칭 회로(30), 버퍼(40), 및 패드(50)로 구성되어 있다.1 is a block diagram of an embodiment of a semiconductor memory device of the present invention, which comprises a mode setting register 10, an internal voltage selection circuit 20, a pad switching circuit 30, a buffer 40, and a pad 50. FIG. It is.

도1에 나타낸 블록도의 동작을 설명하면 다음과 같다.The operation of the block diagram shown in FIG. 1 will now be described.

모드 설정 레지스터(10)는 테스트시에 테스트 모드를 설정하기 위한 레지스터로서, 일반적으로 외부의 테스터(미도시)로부터 어드레스 핀들을 통하여 입력되는 테스트 모드 설정 데이터를 저장한다. 내부 전압 선택회로(20)는 모드 설정 레 지스터(10)로부터 출력되는 내부 전압 선택신호들(M1, M2, ..., Mn) 각각에 응답하여 내부 전압들(IP1, IP2, ..., IPn)을 각각 신호(PP)로 출력한다. 패드 스위칭 회로(30)는 내부 전압 측정 제어신호(MM)에 응답하여 신호(PP)를 신호(P)로 하여 패드(50)로 출력하고, 버퍼(40)의 동작을 제어하기 위한 신호(BU)를 출력한다. 버퍼(40)는 테스트시에는 신호(BU)에 응답하여 디스에이블되고, 정상 동작시에는 패드(50)를 통하여 입력되는 신호(IN)를 버퍼하여 버퍼된 신호(INP)를 발생한다.The mode setting register 10 is a register for setting a test mode during a test, and generally stores test mode setting data input through address pins from an external tester (not shown). The internal voltage selection circuit 20 responds to each of the internal voltage selection signals M1, M2, ..., Mn output from the mode setting register 10. The internal voltages IP1, IP2, ..., IPn) is output as a signal PP, respectively. The pad switching circuit 30 outputs the signal PP as the signal P to the pad 50 in response to the internal voltage measurement control signal MM and controls the operation of the buffer 40. ) The buffer 40 is disabled in response to the signal BU during the test, and in the normal operation, the buffer 40 buffers the signal IN input through the pad 50 to generate the buffered signal INP.

도2는 도1에 나타낸 내부 전압 선택회로의 실시예의 회로도로서, n개의 레벨 쉬프터 및 인버터들(20-11, 20-12, ..., 20-1n), 및 n개의 내부 전압 스위칭 회로들(20-21, 20-22, ..., 20-2n)로 구성되어 있다.FIG. 2 is a circuit diagram of the embodiment of the internal voltage selection circuit shown in FIG. 1, with n level shifters and inverters 20-11, 20-12, ..., 20-1 n, and n internal voltage switching circuits. (20-21, 20-22, ..., 20-2n).

레벨 쉬프터 및 인버터들(20-11, 20-12, ..., 20-1n) 각각은 PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1, N2), 및 인버터(I1)로 구성된 레벨 쉬프터와 인버터(I2)로 구성되어 있다. 그리고, 내부 전압 스위칭 회로들(20-21, 20-22, ..., 20-2n) 각각은 PMOS트랜지스터들(P3)로 구성되어 있다. 레벨 쉬프터들 각각은 외부 전원전압(EVCC)과 접지전압사이에 연결되고, 인버터(I2) 또한 외부 전원전압(EVCC)과 접지전압사이에 연결되어 구성된다. 그리고, PMOS트랜지스터(P3)의 기판은 외부 전원전압(EVCC)에 연결되어 구성된다.Each of the level shifter and inverters 20-11, 20-12, ..., 20-1 n is composed of PMOS transistors P1 and P2, NMOS transistors N1 and N2, and inverter I1. It consists of a shifter and inverter I2. Each of the internal voltage switching circuits 20-21, 20-22,..., 20-2n is composed of PMOS transistors P3. Each of the level shifters is connected between an external power supply voltage EVCC and a ground voltage, and the inverter I2 is also connected between an external power supply voltage EVCC and a ground voltage. The substrate of the PMOS transistor P3 is connected to an external power supply voltage EVCC.

도2에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in Fig. 2 is as follows.

내부 전압 선택신호들(M1, M2, ..., Mn)이 각각 "하이"레벨, "로우"레벨, ..., "로우"레벨이라고 가정하고 설명하면 다음과 같다.Assuming that the internal voltage selection signals M1, M2, ..., Mn are "high" level, "low" level, ..., "low" level, respectively, are as follows.

레벨 쉬프터 및 인버터(20-11)의 레벨 쉬프터는 "하이"레벨의 신호에 응답하 여 NMOS트랜지스터(N1)와 PMOS트랜지스터(P2)가 온되어 "하이"레벨의 신호를 발생한다. 그리고, 레벨 쉬프터 및 인버터(20-11)의 인버터(I2)는 "하이"레벨의 신호를 반전하여 접지전압 레벨의 신호(N1)를 발생한다. The level shifter and the level shifter of the inverter 20-11 turn on the NMOS transistor N1 and the PMOS transistor P2 in response to the "high" level signal to generate a "high" level signal. Then, the level shifter and the inverter I2 of the inverter 20-11 invert the signal of the "high" level to generate the signal N1 of the ground voltage level.

나머지 레벨 쉬프터 및 인버터들(20-12, ..., 20-1n) 각각의 레벨 쉬프터는 "로우"레벨의 신호들(M2, ..., Mn) 각각에 응답하여 NMOS트랜지스터(N2)가 온되어 접지전압 레벨의 신호를 발생한다. 레벨 쉬프터 및 인버터들(20-12, ..., 20-1n) 각각을 구성하는 인버터(I2)는 접지전압 레벨의 신호를 반전하여 외부 전원전압 레벨의 신호를 발생한다. 따라서, 레벨 쉬프터 및 인버터들(20-12, ..., 20-1n) 각각은 외부 전원전압 레벨의 신호들(N2, ..., Nn)을 각각 발생한다.The level shifter of each of the remaining level shifters and the inverters 20-12, ..., 20-1n is connected to the NMOS transistor N2 in response to each of the "low" level signals M2, ..., Mn. On to generate a signal at ground voltage level. The inverter I2 constituting each of the level shifter and the inverters 20-12, ..., 20-1n inverts the signal of the ground voltage level to generate a signal of the external power supply voltage level. Thus, each of the level shifter and inverters 20-12, ..., 20-1n generates signals N2, ..., Nn of the external power supply voltage level, respectively.

내부 전압 스위칭 회로(20-21)는 접지전압 레벨의 신호(N1)에 응답하여 온되어 내부 전압(IP1)을 신호(PP)로 출력한다.The internal voltage switching circuits 20-21 are turned on in response to the signal N1 of the ground voltage level to output the internal voltage IP1 as the signal PP.

나머지 내부 전압 스위칭 회로들(20-22, ..., 20-2n) 각각은 외부 전원전압 레벨의 신호들(N2, ..., Nn) 각각에 응답하여 오프된다.Each of the remaining internal voltage switching circuits 20-22, ..., 20-2n is turned off in response to each of the signals N2, ..., Nn of the external power supply voltage level.

즉, 측정하고자 하는 내부 전압(IP1)이 신호(PP)로서 출력된다.That is, the internal voltage IP1 to be measured is output as the signal PP.

이때, PMOS트랜지스터(P3)의 기판이 외부 전원전압(EVCC)에 연결되어 있으므로, 접지전압 레벨부터 내부 전원전압(IVC) 레벨사이의 다양한 내부 전압들(IP1, IP2, ..., IPn)이 신호(PP)로서 출력될 수 있다. At this time, since the substrate of the PMOS transistor P3 is connected to the external power supply voltage EVCC, various internal voltages IP1, IP2,..., And IPn between the ground voltage level and the internal power supply voltage IVC level are generated. It can be output as a signal PP.

도3은 도1에 나타낸 패드 스위칭 회로의 실시예의 회로도로서, 레벨 쉬프터(32), 인버터들(I4, I5), 및 PMOS트랜지스터(P6)로 구성되어 있다.FIG. 3 is a circuit diagram of the embodiment of the pad switching circuit shown in FIG. 1 and is composed of a level shifter 32, inverters I4 and I5, and a PMOS transistor P6.

레벨 쉬프터(32)는 PMOS트랜지스터들(P4, P5), NMOS트랜지스터들(N3, N4), 및 인버터(I3)로 구성되어 있다. 레벨 쉬프터(32)는 외부 전원전압(EVCC)과 접지전압사이에 연결되고, 인버터(I5)는 외부 전원전압(EVCC)과 접지전압 사이에 연결된다. PMOS트랜지스터(P6)의 기판은 외부 전원전압(EVCC)에 연결되어 구성된다.The level shifter 32 is composed of PMOS transistors P4 and P5, NMOS transistors N3 and N4, and an inverter I3. The level shifter 32 is connected between the external power supply voltage EVCC and the ground voltage, and the inverter I5 is connected between the external power supply voltage EVCC and the ground voltage. The substrate of the PMOS transistor P6 is connected to an external power supply voltage EVCC.

도3에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in Fig. 3 is as follows.

테스트시에 레벨 쉬프터(32)는 모드 설정 레지스터(10)로부터 인가되는 "하이"레벨의 내부 전압 측정 제어신호(MM)에 응답하여 NMOS트랜지스터(N3)와 PMOS트랜지스터(P5)가 온되어 외부 전원전압(EVCC) 레벨을 출력한다. 인버터(I5)는 외부 전원전압(EVCC) 레벨을 반전하여 접지전압 레벨을 출력한다. PMOS트랜지스터(P6)는 접지전압 레벨의 신호에 응답하여 온되어 신호(PP)를 신호(P)로 출력한다. 이때, PMOS트랜지스터(P6)의 기판이 외부 전원전압(EVCC)에 연결되어 있으므로 PMOS트랜지스터(P6)는 접지전압 레벨에서 내부 전원전압(IVC) 레벨사이의 다양한 내부 전압들을 출력하는 것이 가능하다.During the test, the level shifter 32 turns on the NMOS transistor N3 and the PMOS transistor P5 in response to the "high" level internal voltage measurement control signal MM applied from the mode setting register 10. Outputs the voltage (EVCC) level. The inverter I5 inverts the external power supply voltage EVCC level and outputs a ground voltage level. The PMOS transistor P6 is turned on in response to the signal of the ground voltage level and outputs the signal PP as the signal P. FIG. At this time, since the substrate of the PMOS transistor P6 is connected to the external power supply voltage EVCC, the PMOS transistor P6 may output various internal voltages between the ground voltage level and the internal power supply voltage IVC level.

그리고, 인버터(I4)는 "하이"레벨의 내부 전압 측정 제어신호(MM)에 응답하여 "로우"레벨의 신호(BU)를 발생한다. "로우"레벨의 신호(BU)는 도1에 나타낸 버퍼(40)의 동작을 디스에이블한다.The inverter I4 generates a signal BU of the "low" level in response to the internal voltage measurement control signal MM of the "high" level. The signal BU at the " low " level disables the operation of the buffer 40 shown in FIG.

정상 동작시에는 "로우"레벨의 내부 전압 측정 제어신호(MM)에 응답하여 레벨 쉬프터(32)는 "로우"레벨의 신호를 발생하고, 인버터(I5)는 "로우"레벨의 신호를 반전하여 외부 전원전압(EVCC)레벨의 신호를 발생한다. 따라서, PMOS트랜지스터(P6)가 오프됨으로써 신호(P)가 발생되지 않게 된다. 이때, 인버터(I4)는 "하이"레벨의 신호(BU)를 발생하고, "하이"레벨의 신호(BU)는 도1에 나타낸 버퍼(40)의 동작을 인에이블한다.In normal operation, the level shifter 32 generates a signal of the "low" level in response to the internal voltage measurement control signal MM of the "low" level, and the inverter I5 inverts the signal of the "low" level. Generates a signal of the external power supply voltage (EVCC) level. Accordingly, the signal P is not generated by turning off the PMOS transistor P6. At this time, the inverter I4 generates the signal BU of the "high" level, and the signal BU of the "high" level enables the operation of the buffer 40 shown in FIG.

도4는 도1에 나타낸 버퍼의 실시예의 회로도로서, 차동 증폭기(42), PMOS트랜지스터(P10), PMOS트랜지스터(P11)와 NMOS트랜지스터(N7)로 구성된 인버터(44), 및 인버터(I6)로 구성되어 있다.FIG. 4 is a circuit diagram of the embodiment of the buffer shown in FIG. Consists of.

차동 증폭기(42)는 PMOS트랜지스터들(P7, P8, P9), 및 NMOS트랜지스터들(N5, N6)로 구성되어 있다. 차동 증폭기(42)와 인버터(44)는 내부 전원전압(IVC)과 접지전압사이에 연결되어 구성되고, PMOS트랜지스터(P10)의 소스가 내부 전원전압(IVC)에 연결되어 구성된다.The differential amplifier 42 is composed of PMOS transistors P7, P8 and P9, and NMOS transistors N5 and N6. The differential amplifier 42 and the inverter 44 are configured to be connected between the internal power supply voltage IVC and the ground voltage, and the source of the PMOS transistor P10 is connected to the internal power supply voltage IVC.

도4에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in Fig. 4 is as follows.

정상 동작시에 "하이"레벨의 신호(BU)가 인가되면, PMOS트랜지스터(P7)가 온되어 차동 증폭기(42)의 동작이 인에이블된다. 차동 증폭기(42)의 동작이 인에이블되면 차동 증폭기(42)는 기준전압(VREFi)과 도1에 나타낸 패드(50)를 통하여 입력되는 신호(IN)를 비교하여 신호(A)를 출력한다. 차동 증폭기(42)는 만일 기준전압(VREFi)이 신호(IN)의 레벨보다 높다면 NMOS트랜지스터(N5)와 PMOS트랜지스터(P9)가 온되어 내부 전원전압(IVC) 레벨의 신호(A)를 발생한다. 인버터(44)는 신호(A)를 반전하여 접지전압 레벨의 버퍼된 신호(INP)를 발생한다. When the signal BU of the "high" level is applied in the normal operation, the PMOS transistor P7 is turned on to enable the operation of the differential amplifier 42. When the operation of the differential amplifier 42 is enabled, the differential amplifier 42 outputs a signal A by comparing the reference voltage VREFi with the signal IN input through the pad 50 shown in FIG. The differential amplifier 42 generates the signal A of the internal power supply voltage IVC level by turning on the NMOS transistor N5 and the PMOS transistor P9 if the reference voltage VREFi is higher than the level of the signal IN. do. The inverter 44 inverts the signal A to generate the buffered signal INP of the ground voltage level.

테스트시에는 "로우"레벨의 신호(BU)에 응답하여 PMOS트랜지스터(P7)가 오프되어 차동 증폭기(42)의 동작이 디스에이블된다.In the test, the PMOS transistor P7 is turned off in response to the "low" level signal BU to disable the operation of the differential amplifier 42.

따라서, 도4에 나타낸 실시예의 버퍼는 테스트시에는 동작하지 않고, 정상 동작시에 패드(50)를 통하여 인가되는 신호(IN)를 버퍼하여 버퍼된 신호(INP)를 발 생한다.Therefore, the buffer of the embodiment shown in FIG. 4 does not operate during the test, but buffers the signal IN applied through the pad 50 in the normal operation to generate the buffered signal INP.

상술한 실시예의 반도체 메모리 장치는 패키지 상태에서 접지전압 레벨에서 내부 전원전압(IVC) 레벨사이의 다양한 내부 전압들을 측정하는 것이 가능하다.The semiconductor memory device of the above-described embodiment can measure various internal voltages between the ground voltage level and the internal power supply voltage (IVC) level in the package state.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

따라서, 본 발명의 반도체 메모리 장치는 패키지 상태에서 내부 전압들을 측정하는 것이 가능하므로 별도의 세라믹 패키지를 제작할 필요성이 없어지게 된다.Accordingly, the semiconductor memory device of the present invention can measure internal voltages in a package state, thereby eliminating the need to manufacture a separate ceramic package.

또한, 세라믹 패키지상에서 내부 전압들을 측정하는 것이 아니라 실제 패키지 상태에서 내부 전압들을 측정하게 되므로 정확한 측정이 이루어질 수 있다.In addition, since the internal voltages are measured in the actual package state rather than the internal voltages on the ceramic package, accurate measurement can be made.

따라서, 반도체 메모리 장치의 신뢰성이 향상될 수 있다.Therefore, the reliability of the semiconductor memory device can be improved.

Claims (5)

패키지 테스트시에 내부 전압 측정 제어신호 및 복수개의 내부 전압 선택신호들을 저장하기 위한 모드 설정 레지스터;A mode setting register for storing an internal voltage measurement control signal and a plurality of internal voltage selection signals during package testing; 상기 복수개의 내부 전압 선택신호들 각각에 응답하여 복수개의 내부 전압들중의 하나를 선택하여 출력하기 위한 내부 전압 선택수단;Internal voltage selecting means for selecting and outputting one of the plurality of internal voltages in response to each of the plurality of internal voltage selection signals; 상기 내부 전압 측정 제어신호에 응답하여 상기 내부 전압 선택수단으로부터 출력되는 신호를 패드로 전송하기 위한 패드 스위칭 수단; 및Pad switching means for transmitting a signal output from the internal voltage selecting means to a pad in response to the internal voltage measuring control signal; And 상기 내부 전압 측정 제어신호에 응답하여 정상 동작시에 상기 패드로부터 전송되는 신호를 버퍼하여 출력하고, 상기 패키지 테스트시에 디스에이블되는 버퍼를 구비한 것을 특징으로 하는 반도체 메모리 장치.And a buffer configured to buffer and output a signal transmitted from the pad in a normal operation in response to the internal voltage measurement control signal, and to disable the buffer during the package test. 제1항에 있어서, 상기 내부 전압 선택수단은The method of claim 1, wherein the internal voltage selecting means 외부 전원전압과 접지전압사이에 연결되어 상기 복수개의 내부 전압 선택신호들 각각의 레벨을 쉬프트하고 반전하기 위한 복수개의 제1레벨 쉬프터 및 인버터들; 및 A plurality of first level shifters and inverters connected between an external power supply voltage and a ground voltage to shift and invert the levels of each of the plurality of internal voltage selection signals; And 상기 복수개의 제2레벨 쉬프터 및 인버터들 각각의 출력신호에 응답하여 상기 복수개의 내부 전압들중의 하나를 선택하여 출력하기 위한 복수개의 제1스위칭 수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.And a plurality of first switching means for selecting and outputting one of the plurality of internal voltages in response to an output signal of each of the plurality of second level shifters and inverters. 제2항에 있어서, 상기 복수개의 제1스위칭 수단들 각각은The method of claim 2, wherein each of the plurality of first switching means 상기 해당 내부 전압 선택신호가 인가되는 게이트와 상기 해당 내부 전압이 인가되는 소스를 가진 제1PMOS트랜지스터를 구비하고, A first PMOS transistor having a gate to which the corresponding internal voltage selection signal is applied and a source to which the corresponding internal voltage is applied; 상기 복수개의 제1스위칭 수단들 각각에 구비된 제1PMOS트랜지스터의 드레인이 공통 연결된 것을 특징으로 하는 반도체 메모리 장치.And a drain of the first PMOS transistor provided in each of the plurality of first switching means is connected in common. 제1항에 있어서, 상기 패드 스위칭 수단은The method of claim 1, wherein the pad switching means 상기 외부 전원전압과 접지전압사이에 연결되어 상기 내부 전압 측정 제어신호의 레벨을 쉬프트하고 반전하기 위한 제2레벨 쉬프터 및 인버터; 및A second level shifter and an inverter connected between the external power supply voltage and a ground voltage to shift and invert the level of the internal voltage measurement control signal; And 상기 제2레벨 쉬프터 및 인버터의 출력신호에 응답하여 상기 내부 전압 선택수단의 출력신호를 상기 패드로 전송하기 위한 제2스위칭 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치. And second switching means for transmitting an output signal of the internal voltage selecting means to the pad in response to an output signal of the second level shifter and the inverter. 제4항에 있어서, 상기 제2스위칭 수단은The method of claim 4, wherein the second switching means 상기 제2레벨 쉬프터 및 인버터의 출력신호가 인가되는 게이트와 상기 내부 전압 선택수단의 출력신호가 인가되는 소스를 가진 제2PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치. And a second PMOS transistor having a gate to which an output signal of the second level shifter and an inverter is applied and a source to which an output signal of the internal voltage selecting means is applied.
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