KR20030044332A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
KR20030044332A
KR20030044332A KR1020010075047A KR20010075047A KR20030044332A KR 20030044332 A KR20030044332 A KR 20030044332A KR 1020010075047 A KR1020010075047 A KR 1020010075047A KR 20010075047 A KR20010075047 A KR 20010075047A KR 20030044332 A KR20030044332 A KR 20030044332A
Authority
KR
South Korea
Prior art keywords
semiconductor device
conductive
conductive line
substrate
interlayer insulating
Prior art date
Application number
KR1020010075047A
Other languages
Korean (ko)
Inventor
정성웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010075047A priority Critical patent/KR20030044332A/en
Publication of KR20030044332A publication Critical patent/KR20030044332A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent generation of leakage current and short caused by voids by preventing the exposure of voids during CMP or etch-back processing. CONSTITUTION: A conductive line(100) including the first conductive layer(20) and a capping layer(30), is formed on a semiconductor substrate(10). After forming the second conductive layer on the resultant structure, plugs(50A,50B) are formed to connect the substrate and to arrange vertically the conductive line(100) by patterning the second conductive layer. After forming an interlayer dielectric on the resultant structure by using high density plasma CVD, the resultant structure is planarized by etch-back of the interlayer dielectric to expose the surface of the conductive line(100) and to isolate the plugs(50A,50B).

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 플러그 형성시 층간절연막 내에 발생되는 보이드의 위치를 조절하여 보이드로 인한 소자 사이의 숏트 및 누설전류 등의 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, a method of manufacturing a semiconductor device capable of preventing occurrence of short and leakage current between devices due to voids by adjusting the position of voids generated in an interlayer insulating film during plug formation. It is about.

반도체 소자의 고집적화에 따라 미세해지는 콘택홀에 대응하기 위하여, 상부 도전층과 하부 도전층을 전기적으로 연결시키는 통로로서 폴리실리콘등의 도전체로 이루어진 플러그를 이용하여 콘택을 형성하고 있다. 또한, 이러한 플러그는 일반적으로 층간절연막을 형성하고 층간절연막에 자기정렬콘택(self aligned contact; SAC) 방식으로 콘택홀을 형성한 후, 폴리실리콘막으로 콘택홀을 매립한 다음, 에치백이나 화학기계연마(Chemical Mechanical polishing; CMP) 등으로 폴리실리콘막을 전면식각하여 형성한다.In order to cope with contact holes that become minute due to the high integration of semiconductor devices, contacts are formed using plugs made of a conductor such as polysilicon as a path for electrically connecting the upper conductive layer and the lower conductive layer. In addition, such a plug generally forms an interlayer insulating film, forms a contact hole in a self-aligned contact (SAC) method in the interlayer insulating film, and then fills the contact hole with a polysilicon film, and then etches back or a chemical machine. The polysilicon film is etched entirely by chemical mechanical polishing (CMP) or the like.

한편, 최근에는 고집적화에 따라 미세해지는 패턴 사이의 간격에 의해 발생되는 비트라인 사이나 게이트 사이에서의 층간절연막의 갭필(gap fill) 특성 저하 및 콘택홀 형성시의 문제점 등을 감안하여, 층간절연막을 형성한 후 콘택홀을 형성하는 상기 방법과는 달리, 라인 형태로 폴리실리콘막을 먼저 형성한 이후에 층간절연막을 형성하는 방법이 제시되었다.On the other hand, in recent years, the interlayer insulating film is considered in view of deterioration of the gap fill characteristics of the interlayer insulating film between the bit lines and the gates generated by the gap between the patterns becoming finer due to the higher integration and problems in forming the contact holes. Unlike the above method of forming a contact hole after forming, a method of forming an interlayer insulating film after forming a polysilicon film first in a line form has been proposed.

그러나, 후자의 방법에 있어서도 먼저 형성된 폴리실리콘막에 의해 높아진어스펙트비(aspect ration)로 인하여 층간절연막 상부측에 보이드(void)가 발생되고, 이 보이드가 후속 CMP 나 에치백 등의 공정시 노출되어, 캐패시터와 같은 소자 사이의 숏트(short) 및 누설전류 등을 유발하는 문제가 발생한다.However, also in the latter method, voids are generated on the upper side of the interlayer insulating film due to the increased aspect ratio caused by the polysilicon film formed earlier, and the voids are exposed during the subsequent process such as CMP or etchback. Therefore, a problem occurs that causes shorts and leakage currents between devices such as capacitors.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 층간절연막 내에 발생되는 보이드를 완전히 가두어서 후속 CMP 나 에치백 공정시 보이드의 노출을 방지함으로써 상기와 같은 종래의 문제점을 해결할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, it is possible to completely solve the above problems by preventing the exposure of the void during subsequent CMP or etch back process by completely confining the void generated in the interlayer insulating film. It is an object of the present invention to provide a method for manufacturing a semiconductor device.

도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도.1 is a plan view of a semiconductor device according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 반도체 소자의 사시도.2 is a perspective view of a semiconductor device according to an embodiment of the present invention.

도 3 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면으로서,3 to 7 are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention,

도 3, 도 4 및 도 5(a)는 도 1의 A-A'선에 따른 단면도이고,3, 4 and 5 (a) are cross-sectional views taken along the line AA ′ of FIG. 1,

도 5(b), 도 6 및 도 7은 도 1의 B-B' 측에서 본 측면도.5 (b), 6 and 7 are side views seen from the B-B 'side of FIG.

도 8(a)(b)는 고밀도 플라즈마 화학증착법의 D/S 비에 따른 증착특성을 설명하기 위한 도면.8 (a) and (b) are diagrams for explaining the deposition characteristics according to the D / S ratio of the high density plasma chemical vapor deposition method.

※ 도면의 주요부분에 대한 부호의 설명※ Explanation of code for main part of drawing

10 : 반도체 기판 20 : 제 1 도전막10 semiconductor substrate 20 first conductive film

30 : 캡핑층 40 : 스페이서30: capping layer 40: spacer

50 : 제 2 도전막 50A, 50B : 플러그50: second conductive film 50A, 50B: plug

60 : 층간절연막 V : 보이드60: interlayer insulating film V: void

100 : 도전라인100: challenge line

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 도전라인을 형성하는 단계; 도전라인을 덮도록 기판 전면 상에 플러그용 도전막을 형성하는 단계; 도전막을 패터닝하여 기판과 콘택하면서 도전라인과 수직으로 배치된 플러그를 형성하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 및 층간절연막을 도전라인의 표면이 노출되도록 전면식각하여 기판 표면을 평탄화함과 동시에 플러그를 도전라인과 절연시키는 단계를 포함하고, 층간절연막은 고밀도 플라즈마 화학증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, the object of the present invention comprises the steps of forming a conductive line on a semiconductor substrate; Forming a plug conductive film on the entire surface of the substrate to cover the conductive lines; Patterning the conductive film to form a plug in contact with the substrate and disposed perpendicular to the conductive line; Forming an interlayer insulating film on the entire surface of the substrate; And etching the interlayer insulating film to expose the surface of the conductive line, thereby planarizing the surface of the substrate, and insulating the plug from the conductive line, wherein the interlayer insulating film is formed by high density plasma chemical vapor deposition. It can be achieved by a manufacturing method.

바람직하게, 고밀도 플라즈마 화학증착법은 D/S 비를 1 이상 3 이하로 조절하고, 1000 내지 4000W의 바이어스 파워, 및 50 내지 500V 의 바이어스 전압 하에서, Ar, Kr 또는 Xe 등의 비활성 기체를 사용하여 수행한다.Preferably, the high density plasma chemical vapor deposition is carried out using an inert gas such as Ar, Kr or Xe under a bias power of 1000 to 4000 W, and a bias voltage of 50 to 500 V, adjusting the D / S ratio to 1 or more and 3 or less. do.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 1 및 도 2는 본 발명의 실시예에 따른 반도체 소자의 평면도 및 사시도를 나타내고, 도 3, 도 4 및 도 5(a)는 도 1의 A-A'선에 따른 단면도를 나타내며, 도 5(b), 도 6 및 도 7은 도 1의 B-B' 측에서 본 측면도를 나타낸다.1 and 2 are a plan view and a perspective view of a semiconductor device according to an embodiment of the present invention, Figures 3, 4 and 5 (a) is a cross-sectional view taken along the line AA 'of Figure 1, Figure 5 (b), FIG. 6, and FIG. 7 show the side view seen from the BB 'side of FIG.

먼저, 도 1 내지 도 3을 참조하면, 반도체 기판(10) 상에 폴리실리콘과 같은 제 1 도전막과, 캡핑층으로서의 절연막을 순차적으로 증착하고 패터닝하여, 제 1 도전막(20) 및 캡핑층(30)의 적층구조로 이루어진 게이트 또는 비트 라인 등의 도전라인(100)을 형성한다. 이때, 도시되지는 않았지만, 기판(10)과 제 1 도전막(20) 사이에는 게이트 절연막과 같은 절연막이 개재되어 있다. 그 다음, 도전라인(100)의 양 측면에 스페이서(40)를 형성하고, 도 4에 도시된 바와 같이, 기판 전면 상에 플러그용 제 2 도전막(50)으로서 폴리실리콘막을 형성한다.First, referring to FIGS. 1 to 3, the first conductive film such as polysilicon and the insulating film as the capping layer are sequentially deposited and patterned on the semiconductor substrate 10 to form the first conductive film 20 and the capping layer. A conductive line 100 such as a gate or a bit line having a stack structure of 30 is formed. At this time, although not shown, an insulating film such as a gate insulating film is interposed between the substrate 10 and the first conductive film 20. Next, spacers 40 are formed on both sides of the conductive line 100, and as shown in FIG. 4, a polysilicon film is formed as the second conductive film 50 for plugs on the entire surface of the substrate.

도 5의 (a)(b)를 참조하면, 포토리소그라피 및 식각공정을 이용하여 제 2 도전막(50)을 패터닝하여, 도전라인(100) 사이의 기판과 콘택하면서 도전라인(100)과 수직으로 배치된 플러그(50A, 50B)를 형성한다(도 1 참조).Referring to (a) and (b) of FIG. 5, the second conductive film 50 is patterned using photolithography and etching to contact the substrate between the conductive lines 100 and perpendicular to the conductive line 100. Plugs 50A and 50B are arranged (see Fig. 1).

도 6을 참조하면, 기판 전면 상에 고밀도 플라즈마 화학증착법으로 층간절연막(60)을 형성한다. 바람직하게, 고밀도 플라즈마 화학증착법은 증착(depositon)및 스퍼터링(sputtering) 비인 D/S 비를 비교적 낮게, 더욱 바람직하게 약 1 이상 3 이하로 조절한다. 또한, 바이어스 파워는 1000 내지 4000W, 바람직하게는 1000 내지 3000W 로 조절하되, 패턴밀도가 비교적 낮은 곳에서는 패턴의 손상을 방지하기 위하여 약 4000W로 조절하며, 바이어스 전압은 50 내지 500V 로 조절한다. 또한, 예컨대 도전라인(100)을 텅스텐으로 형성하는 경우에는, 상기 고밀도 플라즈마 화학증착법을 약 650℃ 이하의 온도에서 수행하는 것이 바람직하며, D/S 비를 낮게 조절하기 위하여 Ar, Kr 또는 Xe 등의 비활성 기체를 사용하여 수행하며, 이때 비활성 기체는 비율을 10 내지 50% 정도의 비율로 사용한다. 또한, 상기 보이드의 높이를 구현하기 위하여, 고밀도 플라즈마 화학증착법을 2 단계로 나누어서 수행할 수도 있는데, 이 경우 첫 번째 단계에서는 D/S 비를 3 이하로 낮게 조절하여 도전라인(100)의 모양을 변형시키고, 두 번째 단계에서는 D/S 비를 3 이상으로 조절하여 더 이상의 도전라인(100)의 손상을 억제한다.Referring to FIG. 6, an interlayer insulating film 60 is formed on the entire surface of the substrate by high density plasma chemical vapor deposition. Preferably, high density plasma chemical vapor deposition adjusts the D / S ratio, which is the deposition and sputtering ratio, to a relatively low, more preferably about 1 or more and 3 or less. In addition, the bias power is adjusted to 1000 to 4000W, preferably 1000 to 3000W, but at a relatively low pattern density, the bias power is adjusted to about 4000W, and the bias voltage is adjusted to 50 to 500V. In addition, for example, when the conductive line 100 is formed of tungsten, it is preferable to perform the high-density plasma chemical vapor deposition at a temperature of about 650 ° C. or less, and in order to control the D / S ratio low, such as Ar, Kr, or Xe. It is carried out using an inert gas, wherein the inert gas is used in a ratio of about 10 to 50%. In addition, in order to implement the height of the void, high-density plasma chemical vapor deposition may be performed by dividing into two stages. In this case, in the first stage, the shape of the conductive line 100 is adjusted by adjusting the D / S ratio to 3 or less. In the second step, the D / S ratio is adjusted to 3 or more to prevent further damage of the conductive line 100.

이에 따라, 플러그(50A, 50B) 사이의 층간절연막(60) 내에 보이드(V)가 발생되나, 층간절연막(60)을 고밀도 플라즈마 화학증착법으로 형성하는 것에 의해, 상기 보이드(V)가 층간절연막(60) 하부에 위치하여 층간절연막(60) 내에 완전히 매립되므로, 후속 공정시 보이드(V)의 노출을 방지할 수 있다.Accordingly, although voids V are generated in the interlayer insulating film 60 between the plugs 50A and 50B, the voids V are formed by the high density plasma chemical vapor deposition. 60 is located at the lower portion and completely embedded in the interlayer insulating film 60, it is possible to prevent the exposure of the void (V) in the subsequent process.

즉, 고밀도 플라즈마 화학증착법은 D/S 비에 따라 증착특성이 달라지는데, 예컨대 D/S 비가 3 이하로 낮은 경우에는 증착에 비해 스퍼터링의 영향이 크기 때문에 스퍼터링에 의한 재증착(redeposition) 또한 활발하게 일어난다. 이에 따라, 도 8 (a)에 도시된 바와 같이, 도전라인(100) 사이의 기판(10) 상부보다도전라인(100)의 상부 코너 부분에서 약 2배 이상 빨리 스퍼터링되어 도전라인(100)의 높이가 낮아져서 어스펙트비가 감소되나, 빠른 스퍼터링 속도에 의해 기판(10) 상부에서의 재증착도 많이 발생되며 보이드(V) 발생도 억제할 수는 없다. 그러나, 층간절연막(60)의 증착전보다 낮아진 도전라인(100)의 높이에 의해 보이드(V)의 위치도 상대적으로 낮아지게 되므로, 층간절연막(60) 내에 보이드(V)를 완전히 가둘수 있게 된다. 반면, 예컨대 D/S 비가 3 이상으로 높은 경우에는 스퍼터링에 비해 증착의 영향이 크기 때문에 상기와 같이 도전라인(100)의 높이를 낮출 수 없을 뿐만 아니라 보이드(V)의 위치도 상대적으로 높아지게 되므로, 고밀도 플라즈마 화학증착을 이용한 층간절연막(60)의 형성시 D/S 비를 3 이하로 조절하는 것이 바람직함을 알 수 있다.In other words, the high-density plasma chemical vapor deposition method has different deposition characteristics according to the D / S ratio. For example, when the D / S ratio is lower than 3, sputtering has a greater effect of sputtering than the deposition. . Accordingly, as shown in FIG. 8 (a), sputtering is performed about twice as fast as the upper corner portion of the front line 100 than the upper portion of the substrate 10 between the conductive lines 100. Although the height is lowered, the aspect ratio is reduced, but a large amount of redeposition occurs on the substrate 10 due to the high sputtering speed, and voids V cannot be suppressed. However, since the position of the void V is relatively lowered by the height of the conductive line 100 lower than before the deposition of the interlayer insulating film 60, the void V can be completely trapped in the interlayer insulating film 60. On the other hand, if the D / S ratio is higher than 3, for example, since the deposition effect is greater than that of sputtering, the height of the conductive line 100 may not be lowered as described above, and the position of the void V may be relatively high. It can be seen that it is preferable to adjust the D / S ratio to 3 or less when forming the interlayer insulating film 60 using high density plasma chemical vapor deposition.

도 7을 참조하면, CMP 나 에치백 공정 등을 이용하여 도전라인(100)이 노출되도록 플러그(50A, 50B) 및 층간절연막(60)을 전면식각하여, 기판 표면을 평탄화함과 동시에 도전라인(100)과 플러그(50A, 50B)를 절연시킨다. 이때, 전면식각은 과도식각으로 수행하여 도전라인(100)의 표면이 일부 제거되도록 한다.Referring to FIG. 7, the plugs 50A and 50B and the interlayer insulating layer 60 are etched so as to expose the conductive lines 100 by using a CMP or etch back process to planarize the substrate surface and at the same time the conductive lines ( 100) is insulated from the plugs 50A and 50B. At this time, the front surface etching is performed by the excessive etching so that the surface of the conductive line 100 is partially removed.

상기 실시예에 의하면, 플러그의 형성후 층간절연막을 형성할 때, 층간절연막을 고밀도 플라즈마 화학증착법을 이용하여 층간절연막의 D/S 비를 조절하여 형성함으로써, 플러그 사이에 발생되는 보이드의 위치를 플러그 하부로 낮추어서 층간절연막 내에 완전이 가둠으로써, 후속 CMP 등의 공정시 보이드의 노출을 방지할 수 있다.According to the above embodiment, when the interlayer insulating film is formed after the formation of the plug, the interlayer insulating film is formed by adjusting the D / S ratio of the interlayer insulating film by using a high density plasma chemical vapor deposition method, thereby plugging the position of the void generated between the plugs. By lowering it to the bottom and completely confining it in the interlayer insulating film, it is possible to prevent the exposure of the void during the subsequent CMP process.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 층간절연막 내에 발생되는 보이드를 완전히 가두어서 후속 CMP 나 에치백 공정시 보이드의 노출을 방지함으로써, 보이드로 인해 발생되는 소자 사이의 숏트 및 누설전류 등의 문제를 방지할 수 있는 효과를 얻을 수 있다.The present invention described above completely confines the voids generated in the interlayer insulating film to prevent the exposure of the voids during the subsequent CMP or etch back process, thereby preventing problems such as short-circuit and leakage current between devices caused by the voids. Can be obtained.

Claims (8)

반도체 기판 상에 도전라인을 형성하는 단계;Forming a conductive line on the semiconductor substrate; 상기 도전라인을 덮도록 상기 기판 전면 상에 플러그용 도전막을 형성하는 단계;Forming a plug conductive film on an entire surface of the substrate to cover the conductive line; 상기 도전막을 패터닝하여 상기 기판과 콘택하면서 상기 도전라인과 수직으로 배치된 플러그를 형성하는 단계;Patterning the conductive layer to form a plug in contact with the substrate and disposed perpendicularly to the conductive line; 상기 기판 전면 상에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the entire surface of the substrate; And 상기 층간절연막을 상기 도전라인의 표면이 노출되도록 전면식각하여 상기 기판 표면을 평탄화함과 동시에 상기 플러그를 상기 도전라인과 절연시키는 단계를 포함하고,Etching the entire surface of the interlayer insulating layer to expose the surface of the conductive line to planarize the surface of the substrate, and simultaneously insulating the plug with the conductive line; 상기 층간절연막은 고밀도 플라즈마 화학증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The interlayer insulating film is a method of manufacturing a semiconductor device, characterized in that formed by high density plasma chemical vapor deposition. 제 1 항에 있어서,The method of claim 1, 상기 고밀도 플라즈마 화학증착법은 D/S 비를 1 이상 3 이하로 조절하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The high density plasma chemical vapor deposition method is a semiconductor device manufacturing method characterized in that performed by adjusting the D / S ratio to 1 or more and 3 or less. 제 2 항에 있어서,The method of claim 2, 상기 고밀도 플라즈마 화학증착법은 1000 내지 4000W의 바이어스 파워 하에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The high density plasma chemical vapor deposition method is a semiconductor device manufacturing method characterized in that performed under a bias power of 1000 to 4000W. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 고밀도 플라즈마 화학증착법은 50 내지 500V 의 바이어스 전압 하에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The high density plasma chemical vapor deposition method is a semiconductor device manufacturing method characterized in that carried out under a bias voltage of 50 to 500V. 제 4 항에 있어서,The method of claim 4, wherein 상기 고밀도 플라즈마 화학증착법은 Ar, Kr 또는 Xe 등의 비활성 기체를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The high density plasma chemical vapor deposition method is a semiconductor device manufacturing method characterized in that performed using an inert gas, such as Ar, Kr or Xe. 제 1 항에 있어서,The method of claim 1, 상기 플러그용 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The plug conductive film is formed of a polysilicon film. 제 1 항에 있어서,The method of claim 1, 상기 도전라인은 비트라인 또는 게이트 라인인 것을 특징으로 하는 반도체 소자의 제조방법.And the conductive line is a bit line or a gate line. 제 1 항 또는 제 7 항에 있어서,The method according to claim 1 or 7, 상기 도전라인은 도전막과 캡핑층의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The conductive line is a semiconductor device manufacturing method, characterized in that formed in a laminated structure of the conductive film and the capping layer.
KR1020010075047A 2001-11-29 2001-11-29 Method of manufacturing semiconductor device KR20030044332A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010075047A KR20030044332A (en) 2001-11-29 2001-11-29 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010075047A KR20030044332A (en) 2001-11-29 2001-11-29 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20030044332A true KR20030044332A (en) 2003-06-09

Family

ID=29572122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010075047A KR20030044332A (en) 2001-11-29 2001-11-29 Method of manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20030044332A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160068313A (en) * 2014-12-05 2016-06-15 주식회사 성운바이오 Novel microorganism of hyphomicrobium sp. and method of producing pyrrolo-quinoline quinone using the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160068313A (en) * 2014-12-05 2016-06-15 주식회사 성운바이오 Novel microorganism of hyphomicrobium sp. and method of producing pyrrolo-quinoline quinone using the same

Similar Documents

Publication Publication Date Title
US6362073B2 (en) Method for forming semiconductor device having low parasite capacitance using air gap and self-aligned contact plug
KR20040057534A (en) Method for fabricating semiconductor device using damascene process
US7179735B2 (en) Method of manufacturing semiconductor device
KR20030044332A (en) Method of manufacturing semiconductor device
KR100755141B1 (en) Contact flug and fabrication method of semiconductor device
KR20030096660A (en) Method for fabricating semiconductor device
KR100358640B1 (en) Method of tungsten plug for manufacturing semiconductor device
KR100919675B1 (en) Method for fabrication of semiconductor device
KR20010058351A (en) Method of manufacturing semiconductor device
KR100936805B1 (en) Method of manufacturing semiconductor device for prevent not open and punch
KR20020053538A (en) Method of manufacturing a transistor in a semiconductor device
KR100945225B1 (en) Method for fabrication of semiconductor device
KR20040017982A (en) A semiconductor device having a bit line using a damascene and the fabrication thereof
KR20040001938A (en) Forming method of self align contact in semiconductor device
KR100856058B1 (en) Method for forming self align contact in semiconductor device
KR100849818B1 (en) Method for forming semiconductor device
KR100673883B1 (en) Method for forming contact plug of semiconductor device
KR100843903B1 (en) Method for manufacturing of semiconductor device
KR20050116665A (en) Method for fabricating semiconductor device
KR20040001480A (en) Method for forming landing plug
KR20050009358A (en) Method for fabricating contact hole and stack via
KR100571653B1 (en) Method of fabricating semiconductor device using enlarged margin self-aligned contact process
KR20030002749A (en) Method of manufacturing a semiconductor device
KR20030049390A (en) Method for forming of landing plug
KR20020085578A (en) Method for forming a metal insulator metal type capacitor

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination