KR20030043337A - Method for fabricating semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체장치의 제조 방법에 관한 것으로, 특히 GGO막을 구비한 반도체장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a GGO film.
최근에 반도체장치가 고집적화됨에 따라 소스 및 드레인영역으로 이용되는 불순물영역과 게이트전극의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉 저항 및 게이트전극의 시트저항(Sheet resistance; Rs)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.Recently, as semiconductor devices have been highly integrated, the widths of impurity regions and gate electrodes used as source and drain regions have been reduced. Accordingly, the semiconductor device has a problem in that an operating speed decreases due to an increase in contact resistance of an impurity region and sheet resistance (Rs) of a gate electrode.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극과 같이 다결정실리콘으로 형성하는 경우에 실리사이드층(silicide)을 형성하여 저항을 감소시킨다.Therefore, in the case where the wirings of the elements in the semiconductor device are formed of low-resistance materials such as aluminum alloy and tungsten, or formed of polycrystalline silicon such as a gate electrode, a silicide layer is formed to reduce the resistance.
한편, 게이트전극으로 실리사이드(또는 금속)과 폴리실리콘의 2중 적층 구조를 갖는 반도체장치 제조에서는 게이트 패턴 식각시에 드러나는 게이트산화막이 손상되므로, 게이트전극의 저항은 그대로 유지하면서 손상된 게이트산화막을 회복하기 위해 실리사이드(또는 금속)은 산화시키지 않고 게이트산화막과 폴리실리콘만 산화시키는 과정인 재산화(Re-oxidation) 공정이 수반된다.On the other hand, in the manufacture of a semiconductor device having a double stacked structure of silicide (or metal) and polysilicon as the gate electrode, the gate oxide film exposed during the etching of the gate pattern is damaged, so that the damaged gate oxide film is recovered while maintaining the resistance of the gate electrode. This involves a re-oxidation process, in which the gate oxide film and the polysilicon are oxidized without oxidizing the silicide (or metal).
여기서, 게이트산화막의 재산화 공정은 게이트전극 식각시 게이트산화막에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 실리콘기판에 잔류하는 잔류 메탈 또는 폴리실리콘을 산화시키며, 게이트전극의 에지에 있는 게이트산화막의 두께를 증가시켜서 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.Here, the reoxidation process of the gate oxide film recovers microtrench and loss generated in the gate oxide film during etching of the gate electrode, oxidizes residual metal or polysilicon remaining on the silicon substrate, and at the edge of the gate electrode. In order to improve the reliability by increasing the thickness of the gate oxide film, progress is being made.
특히, 게이트전극의 에지쪽에 있는 산화막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도에 많은 영향을 미친다.In particular, the oxide film on the edge of the gate electrode has hot carrier characteristics, sub-threshold voltage characteristics (leakage current, gate induced drain leakage (GIDL)), and punchthrough characteristics depending on the thickness and film quality. This greatly affects the speed of device operation.
그렇기 때문에 게이트전극 에지쪽의 산화막은 일정한 두께 이상으로 성장시켜야 되며, 이렇게 성장된 산화막을 그레이디드게이트산화막(Graded Gate Oxide;이하 'GGO막'이라 약칭함) 또는 SBO(Spacer Bottom Oxide)막이라고 부른다.Therefore, the oxide film at the edge of the gate electrode should be grown to a certain thickness or more, and the oxide film thus grown is called a graded gate oxide film (hereinafter, referred to as a 'GGO film') or a spacer bottom oxide (SBO) film. .
도 1a 내지 도1c는 종래기술에 따른 반도체장치의 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 1a에 도시된 바와 같이, 실리콘기판(11)상에 게이트산화막(12), 폴리실리콘(13), 텅스텐(14)을 차례로 증착한 후, 텅스텐(14)상에 게이트패터닝을 위한 감광막패턴(15)을 형성한다. 여기서, 텅스텐(14)과 같은 금속외에 실리사이드(silicide)가 적용되기도 한다.As shown in FIG. 1A, a gate oxide film 12, a polysilicon 13, and tungsten 14 are sequentially deposited on the silicon substrate 11, and then a photoresist pattern for gate patterning on the tungsten 14 is formed. 15). Here, silicide may be applied in addition to a metal such as tungsten 14.
도 1b에 도시된 바와 같이, 감광막패턴(15)을 식각마스크로 텅스텐(14)과 폴리실리콘(13)을 차례로 식각하여 폴리실리콘패턴(13a)과 텅스텐패턴(14a)의 이중 구조를 갖는 게이트전극(100)을 형성한다. 이 때, 텅스텐(14)과 폴리실리콘(13) 식각시 드러나는 게이트산화막(12)이 손상(12a)을 받는다.As shown in FIG. 1B, the tungsten 14 and the polysilicon 13 are sequentially etched using the photoresist pattern 15 as an etch mask to form a gate electrode having a double structure of the polysilicon pattern 13a and the tungsten pattern 14a. Form 100. At this time, the gate oxide film 12 exposed when the tungsten 14 and the polysilicon 13 are etched is damaged 12a.
다음으로, 감광막패턴(15)을 제거한다.Next, the photosensitive film pattern 15 is removed.
도 1c에 도시된 바와 같이, 게이트전극(100) 형성후 재산화 공정을 거쳐 게이트전극(100)의 저항을 그대로 유지하면서 손상(12a)된 게이트산화막(12)을 회복시킨다.As shown in FIG. 1C, after the gate electrode 100 is formed, the gate oxide film 12 that is damaged 12a is recovered while the resistance of the gate electrode 100 is maintained as it is.
즉, 재산화 공정은 실리콘기판(11) 상의 노출된 게이트산화막(12) 표면 및 폴리실리콘패턴(13a) 측면만을 산화시키고, 텅스텐패턴(14a)은 산화되지 않도록 해야 한다.That is, the reoxidation process oxidizes only the exposed surface of the gate oxide film 12 and the side surface of the polysilicon pattern 13a on the silicon substrate 11, and prevents the tungsten pattern 14a from being oxidized.
재산화 과정에서, 게이트산화막(12)은 그 두께가 증가된 GGO막(16a)으로 개질되고, 또한, 폴리실리콘패턴(14)에는 노출된 측면으로 산화됨에 따라 실리콘산화막(16b)이 형성된다. 여기서, GGO막(16a)은 게이트전극(100)인 폴리실리콘패턴(13a)의 에지를 소정 부분 침투한 형태를 가져 게이트전극(100) 하측에 비해 게이트전극(100) 에지에서 그 두께가 더 두껍다.In the reoxidation process, the gate oxide film 12 is modified to a GGO film 16a having an increased thickness, and a silicon oxide film 16b is formed on the polysilicon pattern 14 as it is oxidized to the exposed side. Here, the GGO film 16a has a shape that penetrates the edge of the polysilicon pattern 13a, which is the gate electrode 100, by a predetermined thickness, and is thicker at the edge of the gate electrode 100 than at the bottom of the gate electrode 100. .
도면에서와 같이, 폴리실리콘패턴(13a)은 노출된 측면으로 산화되어 실리사이드패턴(14a)보다도 패턴크기가 작아지게 된다.As shown in the figure, the polysilicon pattern 13a is oxidized to the exposed side surface so that the pattern size is smaller than that of the silicide pattern 14a.
즉, 재산화 과정에서, 실리콘이 함유된 막은 산화되어 SiO2막인 GGO막(16a) 및 실리콘산화막(16b)이 된다.That is, in the reoxidation process, the silicon-containing film is oxidized to become the GGO film 16a and the silicon oxide film 16b, which are SiO 2 films.
상술한 종래기술에서는 게이트전극 형성후 손상된 게이트산화막을 회복시켜주기 위해 재산화 공정을 실시하는데, 일정 두께, 예컨대 10Å∼100Å의 GGO막을 성장시키려면 고온(700℃ 이상)에서 산화분위기로 재산화 공정이 진행되어야 하기 때문에 시트저항(Rs)을 낮추어주기 위해 폴리실리콘상부에 증착된 텅스텐이나 실리사이드가 위상천이(phase transistion)되거나 산화되는 문제점이 발생한다.In the above-described prior art, a reoxidation process is carried out to recover a damaged gate oxide film after the formation of a gate electrode. To grow a GGO film having a predetermined thickness, for example, 10 kPa to 100 kPa, a reoxidation process is performed at high temperature (700 ° C. or higher) at an oxidation atmosphere. Since this has to be done, a problem arises in that phase tungsten or silicide deposited on the polysilicon phase transition or oxidation to lower the sheet resistance (Rs).
특히, 금속실리사이드로 최근에 주로 연구되고 있는 티타늄실리사이드(Ti-silicide)는 750℃ 이상의 산화분위기에서의 산화공정에 의해서 급격한 부피 팽창이 일어나게 되어 공정 적용상 큰 문제를 안고 있다(도 2a 내지 도 2c 참조).In particular, titanium silicide (Ti-silicide), which has been mainly studied recently as a metal silicide, has a large problem in the process application due to rapid volume expansion caused by an oxidation process in an oxidation atmosphere of 750 ° C. or higher (FIGS. 2A to 2C). Reference).
또한 비록 산화분위기가 아니더라도, 질소(N2)분위기의 800℃ 이상의 온도에서 C54상의 응집화(agglomeration) 현상이 발생하여 게이트전극의 시트저항(Rs)이 급격히 증가하는 문제도 갖고 있다(도 3 참조).In addition, although not in an oxidizing atmosphere, agglomeration of C54 phase occurs at a temperature of 800 ° C. or higher in a nitrogen (N 2 ) atmosphere, thereby causing a problem in that the sheet resistance (Rs) of the gate electrode is rapidly increased (see FIG. 3). ).
도 3을 참조하면, 게이트전극의 선폭이 작아짐에 따라 질소분위기에서의 재산화 온도에 따라 시트저항이 증가함을 알 수 있다.Referring to FIG. 3, it can be seen that as the line width of the gate electrode decreases, sheet resistance increases with reoxidation temperature in a nitrogen atmosphere.
한편, 니켈실리사이드(Ni-silicide)의 경우는, 낮은 저항의 NiSi(∼15μΩ㎝)를 적용을 위하여 연구중에 있지만 일정 온도(750℃∼800℃) 이상에서는 실리콘이 다량 함유된 NiSi2상(∼40μΩ㎝)이 형성되어 시트저항이 높아지게 된다.Meanwhile, in the case of nickel silicide (Ni-silicide), NiSi (˜15 µΩcm) of low resistance is being studied, but NiSi 2 phase containing a large amount of silicon (~ 750 ° C. to 800 ° C.) or higher (~ 40 Ωcm) is formed, resulting in high sheet resistance.
상술한 문제점들을 해결하기 위해, 재산화 공정시 건식 산화(dry oxidation), 선택 산화(selective oxidation) 등의 방법을 사용하고 있지만, 대부분이 공정 온도가 높아 그 효과가 낮다.In order to solve the above problems, dry oxidation, selective oxidation, and the like are used in the reoxidation process, but most of them have high process temperatures and low effects.
또한, 상술한 종래기술에 의한 GGO막은 일정한 두께를 갖기 때문에, 그에 따른 소자 특성도 일정하게 고정되는 문제점이 있다.In addition, since the GGO film according to the prior art described above has a constant thickness, there is a problem in that the device characteristics are also fixed accordingly.
즉, CMOS 제조 공정 중 셀트랜지스터(Cell transistor)의 경우 리프레쉬(refresh) 등의 문제로 인하여 주변회로영역(peri)의 트랜지스터보다 높은 문턱전압(threshold voltage; Vt)이 요구됨에 따라 높은 게이트 전압이 가해지고 결과적으로 주변회로영역의 트랜지스터보다는 전기적 특성이 열화되는 단점이 나타난다.That is, in the case of a CMOS transistor, a high gate voltage is applied to a cell transistor due to a higher threshold voltage (Vt) than a transistor in a peripheral circuit region due to a refresh or the like. As a result, electrical characteristics deteriorate rather than transistors in the peripheral circuit region.
이러한 셀영역의 트랜지스터 특성을 향상시키기 위해서는 셀영역의 트랜지스터의 게이트절연막의 두께를 증가시킬 필요가 있는데 이를 위해 셀영역의 게이트절연막을 주변회로영역의 게이트절연막에 비해 두께를 더 두껍게 형성해야만 한다.In order to improve the transistor characteristics of the cell region, it is necessary to increase the thickness of the gate insulating layer of the transistor of the cell region. For this purpose, the gate insulating layer of the cell region must be formed thicker than the gate insulating layer of the peripheral circuit region.
그러나, 상술한 종래기술에서는 일정한 두께로 셀영역 및 주변회로영역에 GGO막을 형성하므로써 고전압이 인가되는 셀영역의 게이트절연막의 특성열화를 피할 수 없는 문제점이 있다.However, in the above-described conventional technology, there is a problem that the deterioration of the characteristics of the gate insulating film of the cell region to which high voltage is applied is inevitable by forming the GGO film in the cell region and the peripheral circuit region with a constant thickness.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 공정온도 및 시트저항을 줄이면서 요구되는 두께의 GGO막을 성장시킬 수 있는데 적합한 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art, and an object thereof is to provide a method for manufacturing a semiconductor device suitable for growing a GGO film having a required thickness while reducing process temperature and sheet resistance.
본 발명의 다른 목적은 셀영역과 주변회로영역에서 일정한 두께의 GGO막이 성장됨에 따른 반도체장치의 성능 저하를 방지하는데 적합한 반도체장치의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device suitable for preventing the performance degradation of a semiconductor device as a GGO film having a constant thickness is grown in a cell region and a peripheral circuit region.
도 1a 내지 도 1c는 종래기술에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art;
도 2a 내지 도 2c는 종래 산소(O2) 분위기에서의 온도에 따른 TiSi2의 산화특성을 도시한 사진,2a to 2c are photographs showing the oxidation characteristics of TiSi 2 with temperature in a conventional oxygen (O 2 ) atmosphere,
도 3은 종래 질소 분위기에서의 온도에 따른 게이트전극의 시트저항 특성을 도시한 도면,3 is a diagram illustrating sheet resistance characteristics of a gate electrode according to a temperature in a conventional nitrogen atmosphere;
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention;
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,5A through 5C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention;
도 6a 내지 도 6c는 본 발명의 제3실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,6A through 6C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention;
도 7은 본 발명의 GGO막의 두께에 따른 누설전류 및 GIDL 특성을 도시한 도면,7 is a view showing leakage current and GIDL characteristics according to the thickness of the GGO film of the present invention,
도 8은 본 발명의 GGO막의 두께에 따른 펀치쓰루 특성을 도시한 도면,8 is a view showing a punch-through characteristic according to the thickness of the GGO film of the present invention,
도 9는 본 발명의 GGO막의 두께에 따른 충돌이온화 특성을 도시한 도면,9 is a view showing the collision ionization characteristics according to the thickness of the GGO film of the present invention,
도 10은 본 발명의 GGO막의 두께에 따른 드레인전류(Idsat) 특성을 도시한 도면,10 is a view showing drain current (Idsat) characteristics according to the thickness of the GGO film of the present invention,
도 11a 내지 도 11d는 본 발명의 제4실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.11A to 11D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a fourth embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film
33 : 게이트절연막 34 : 폴리실리콘33: gate insulating film 34: polysilicon
35 : 텅스텐 37a : 제1GGO막35 tungsten 37a first GGO film
37b : 제2GGO막37b: second GGO film
상기의 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 반도체기판상에 게이트산화막, 도전막을 차례로 형성하는 단계, 상기 도전막을 선택적으로 식각하여 게이트전극을 형성하는 단계, 상기 게이트전극 형성후 드러난 상기 게이트산화막에 산화속도를 증가시키는 불순물을 이온주입하는 단계, 및 재산화 공정을 실시하여 상기 게이트전극의 에지측 상기 게이트산화막의 두께를 증가시키는 단계를 포함하여 이루어짐을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of sequentially forming a gate oxide film, a conductive film on a semiconductor substrate, selectively etching the conductive film to form a gate electrode, after the gate electrode is formed And implanting an impurity which increases the oxidation rate into the gate oxide film, and increasing the thickness of the gate oxide film on the edge side of the gate electrode by performing a reoxidation process.
또한, 본 발명의 반도체장치의 제조 방법은 저전압동작영역과 고전압동작영역이 정의된 반도체기판상에 1차 게이트절연막, 도전막을 차례로 형성하는 단계, 상기 도전막을 선택적으로 제거하여 상기 저전압동작영역과 상기 고전압동작영역상에 각각 게이트전극을 형성하는 단계, 상기 1차 게이트절연막 중 상기 저전압동작영역에 포함된 부분에 산화속도를 감소시키는 불순물을 이온주입하는 단계, 및 상기 1차 게이트절연막을 재산화시켜 상기 고전압동작영역과 상기 저전압동작영역에서 두께가 서로 다른 2차 게이트절연막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.In addition, the method of manufacturing a semiconductor device of the present invention comprises the steps of sequentially forming a primary gate insulating film and a conductive film on a semiconductor substrate in which a low voltage operating region and a high voltage operating region are defined, and selectively removing the conductive film to remove the low voltage operating region and the Forming a gate electrode on each of the high voltage operating regions, ion implanting an impurity reducing an oxidation rate in a portion of the primary gate insulating layer included in the low voltage operating region, and reoxidizing the primary gate insulating layer And forming a second gate insulating film having a different thickness in the high voltage operating region and the low voltage operating region.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 4a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(21)상에 게이트산화막(22), 폴리실리콘(23), 텅스텐(24)을 차례로 증착한 후, 텅스텐(24)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한다.As shown in FIG. 4A, after the field oxide film process, the well process, and the channel ion implantation process for isolation between devices are performed on the semiconductor substrate 21, the gate oxide film 22 and the polysilicon ( 23), the tungsten 24 is sequentially deposited, and then a photosensitive film pattern (not shown) for gate patterning is formed on the tungsten 24.
계속해서, 감광막패턴을 식각마스크로 텅스텐(24)과 폴리실리콘(23)을 차례로 식각하여 폴리실리콘/텅스텐(23/24)의 순서로 적층된 이중 구조를 갖는 게이트전극(200)을 형성한 후, 감광막패턴을 제거한다.Subsequently, tungsten 24 and polysilicon 23 are etched sequentially using the photoresist pattern as an etch mask to form a gate electrode 200 having a double structure stacked in the order of polysilicon / tungsten 23/24. Remove the photoresist pattern.
여기서, 게이트전극(200)으로는 폴리실리콘의 단독구조, 폴리실리콘/실리사이드(W-silicide, Ti-silicide, Ni-silicide)의 이중구조, 폴리실리콘/금속(W/WN,W/TiN, W/TiAlN)의 이중구조, 금속(W/WN, W/TiN, W/TiAlN, W/TaN, W/WC)의 단독구조도 적용 가능하다.Here, as the gate electrode 200, a single structure of polysilicon, a double structure of polysilicon / silicide (W-silicide, Ti-silicide, Ni-silicide), polysilicon / metal (W / WN, W / TiN, W A dual structure of / TiAlN and a single structure of metal (W / WN, W / TiN, W / TiAlN, W / TaN, W / WC) are also applicable.
상술한 게이트 전극 형성시, 텅스텐(24)과 폴리실리콘(23) 식각으로 드러난 게이트산화막(22)의 일부분이 손상(22a)을 받는다.When forming the above-described gate electrode, a portion of the gate oxide film 22 exposed by etching tungsten 24 and polysilicon 23 is damaged 22a.
도 4b에 도시된 바와 같이, 산화 속도를 증가시킬 목적으로 도즈(dose)가 1×1013cm-2∼1×1016cm-2인 불순물(I)을 이온주입하는데, 이러한 산화속도 증가용 불순물(I)로는 O2, Si, Ge, 비활성원소(Ar, Xe), 할로겐원소(F, Cl, Br, I)를 이용한다.As shown in FIG. 4B, the ion is implanted with an impurity (I) having a dose of 1 × 10 13 cm −2 to 1 × 10 16 cm −2 for the purpose of increasing the oxidation rate. As the impurity (I), O 2 , Si, Ge, inactive elements (Ar, Xe) and halogen elements (F, Cl, Br, I) are used.
여기서, O2, Si, Ge의 소스는 O2, SiH4, SiF4, GeH4, GeF4이며, 비활성원소의 소스는 Ar, Xe이고, 할로겐원소의 소스는 Cl2, BCl2, CF4, CHF6, BF2, F2, NF3, SF6, I2이다.Here, O 2, Si, a source of Ge is O 2, SiH 4, SiF 4 , GeH 4, and GeF 4, and the source of the inert element is Ar, Xe, sources of the halogen element is Cl 2, BCl 2, CF 4 , CHF 6 , BF 2 , F 2 , NF 3 , SF 6 , I 2 .
상술한 산화속도 증가용 불순물(I)의 이온주입에너지는 1keV∼50keV이다.The ion implantation energy of the impurity (I) for increasing the oxidation rate described above is 1 keV to 50 keV.
도 4c에 도시된 바와 같이, 산화속도 증가용 불순물(I)의 이온주입후 재산화공정(300℃∼800℃)을 거쳐 게이트전극(200)의 저항을 그대로 유지하면서 손상된 게이트산화막(22)을 회복시킨다.As shown in FIG. 4C, after the ion implantation of the impurity (I) for increasing the oxidation rate, the gate oxide film 22 is damaged while maintaining the resistance of the gate electrode 200 through the reoxidation process (300 ° C to 800 ° C). Recover.
재산화 과정에서, 게이트산화막(22)은 그 두께가 증가된 GGO막(25a)으로 개질되고, 또한, 폴리실리콘패턴(23a)에는 노출된 측면으로 산화됨에 따라 실리콘산화막(25b)이 형성된다.In the reoxidation process, the gate oxide film 22 is modified to a GGO film 25a having an increased thickness, and a silicon oxide film 25b is formed on the polysilicon pattern 23a as it is oxidized to the exposed side surface.
여기서, GGO막(25a)은 게이트전극(200)을 이루는 폴리실리콘패턴(23)의 에지를 소정 부분 침투한 형태를 가져 게이트전극(200) 하측에 비해 게이트전극(200) 에지에서 그 두께가 더 두껍다.Here, the GGO film 25a has a shape that partially penetrates the edge of the polysilicon pattern 23 constituting the gate electrode 200 and has a thickness at the edge of the gate electrode 200 more than the lower side of the gate electrode 200. thick.
도면에서와 같이, 폴리실리콘(23)은 노출된 측면으로 산화되어 텅스텐(24)보다도 패턴크기가 작아지게 된다. 즉, 재산화 과정에서, 실리콘이 함유된 막은 산화되어 SiO2막인 GGO막(25a) 및 실리콘산화막(25b)이 된다.As shown in the figure, the polysilicon 23 is oxidized to the exposed side so that the pattern size is smaller than that of the tungsten 24. That is, in the reoxidation process, the film containing silicon is oxidized to become the GGO film 25a and the silicon oxide film 25b, which are SiO 2 films.
상술한 재산화 공정후, 10Å∼100Å 두께의 GGO막(25a)이 성장된다.After the reoxidation process described above, a GGO film 25a having a thickness of 10 kPa to 100 kPa is grown.
한편, 게이트산화막의 재산화 공정은 건식, 습식 산화가 가능하며, 메탈게이트인 경우 메탈 이외의 실리콘부분만 선택적으로 산화해주는 선택적산화가 가능하다.On the other hand, the reoxidation process of the gate oxide film may be dry or wet oxidation, and in the case of the metal gate, selective oxidation may be performed by selectively oxidizing only silicon parts other than the metal.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 하고, 게이트전극의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.In a subsequent process, although not shown in the figure, a low concentration impurity ion implantation for forming an LDD region is formed, a spacer contacting both side walls of the gate electrode is formed, and a high concentration impurity ion implantation for forming a source / drain region is performed. .
상술한 실시예의 게이트산화막으로는 실리콘산화막(SiO2), 실리콘산화질화막 (SiON), 고유전 금속산화막(Al2O3, Ta2O5, HfO2, ZrO2), 고유전 금속산화막의 실리케이트(Hf-silicate, Zr-silicate) 및 고유전 금속산화막의 혼합막, 고유전 금속산화막의 나노래미네이트(Nano-laminate) 구조를 갖는 고유전막중에서 선택되는 적어도 하나 또는 이들의 적층막을 이용할 수 있다.As a gate oxide film of the above-described embodiment, silicates of a silicon oxide film (SiO 2 ), a silicon oxynitride film (SiON), a high dielectric metal oxide film (Al 2 O 3 , Ta 2 O 5 , HfO 2 , ZrO 2 ) and a high dielectric metal oxide film At least one selected from a mixed film of (Hf-silicate, Zr-silicate) and a high dielectric metal oxide film, and a high dielectric film having a nano-laminate structure of a high dielectric metal oxide film may be used.
상술한 실시예에 의하면, 게이트전극 식각후 산화속도를 증가해주기 위한 상술한 불순물들을 이온주입하면, 종래 사용되었던 재산화 온도(700℃ 이상)보다도 낮은 온도(300℃∼800℃)에서 같은 두께(10Å∼100Å)의 GGO막을 성장시킬 수 있다.According to the embodiment described above, when the above-mentioned impurities are implanted to increase the oxidation rate after etching the gate electrode, the same thickness (at a temperature lower than the conventional reoxidation temperature (700 ° C. or higher) (300 ° C. to 800 ° C.) is obtained. 10 GV to 100 GV) of GGO film can be grown.
이와 같이 낮은 온도에서 재산화 공정을 진행함에 따라 고온 공정으로 문제로 되었던 실리사이드의 응집, 위상천이 등을 억제하고, 낮은 온도의 산화 분위기에 의해 TiSi2의 급격한 부피 팽창 등을 방지하는 효과가 있다.As the reoxidation process is carried out at such a low temperature as described above, it is possible to suppress aggregation of the silicide, phase shift, and the like, which is a problem in the high temperature process, and to prevent rapid volume expansion of TiSi 2 due to the low temperature oxidizing atmosphere.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.5A through 5C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
도 5a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(31)의 소정 부분에 소자의 활성영역과 필드영역을 한정하고 셀영역(Ⅰ)과 주변회로(Ⅱ)을 격리시키는 필드산화막(32)을 형성한다. 이 때, 필드산화막(32)은 반도체기판(31)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(32)을 STI(Shallow Trench Isolation) 방법으로 형성하는 것을 보였으나, LOCOS(Local Oxidation of Silicon) 방법으로도 형성할 수 있다.As shown in FIG. 5A, the active region and the field region of the element are defined in a predetermined portion of the semiconductor substrate 31 in which the cell region I and the peripheral circuit region II are defined, and the cell region I and the peripheral circuit are defined. A field oxide film 32 is formed to isolate (II). At this time, the field oxide film 32 is formed by etching the semiconductor substrate 31 to a predetermined depth to form a trench, and filling the trench with an insulating film. On the other hand, although the field oxide film 32 has been shown to be formed by a shallow trench isolation (STI) method, it may also be formed by a local oxide of silicon (LOCOS) method.
계속해서, 반도체기판(31)의 활성영역상에 게이트절연막(33)을 성장시킨다. 이 때, 게이트절연막(33)으로는 실리콘산화막(SiO2)외에 실리콘산화질화막(SiON), 고유전 금속산화막(Al2O3, Ta2O5, HfO2, ZrO2), 고유전 금속산화막의 실리케이트(Hf-silicate, Zr-silicate) 및 고유전 금속산화막의 혼합막, 고유전 금속산화막의 나노래미네이트(Nano-laminate) 구조를 갖는 고유전막중에서 선택되는 적어도 하나 또는 이들의 적층막을 이용할 수 있다.Subsequently, the gate insulating film 33 is grown on the active region of the semiconductor substrate 31. In this case, the gate insulating film 33 may be a silicon oxynitride film (SiON), a high-k dielectric metal film (Al 2 O 3 , Ta 2 O 5 , HfO 2 , ZrO 2 ), a high-k metal oxide film in addition to the silicon oxide film (SiO 2 ). At least one selected from a mixture of a silicate (Hf-silicate, Zr-silicate) and a high dielectric metal oxide film and a high dielectric film having a nano-laminate structure of the high dielectric metal oxide film may be used. have.
다음으로, 게이트절연막(33)상에 폴리실리콘(34), 텅스텐(35)을 차례로 증착한 후, 텅스텐(35)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한다. 계속해서, 감광막패턴을 식각마스크로 텅스텐(35)과 폴리실리콘(34)을 차례로 식각하여 셀영역(Ⅰ)과 주변회로영역(Ⅱ)상에 각각 폴리실리콘/텅스텐(34/35)의 순서로 적층된 이중 구조를 갖는 게이트전극(300)을 형성한다.Next, polysilicon 34 and tungsten 35 are sequentially deposited on the gate insulating film 33, and then a photosensitive film pattern (not shown) for gate patterning is formed on the tungsten 35. Subsequently, tungsten (35) and polysilicon (34) are sequentially etched using the photoresist pattern as an etch mask, and then in the order of polysilicon / tungsten (34/35) on the cell region (I) and the peripheral circuit region (II), respectively. A gate electrode 300 having a stacked double structure is formed.
여기서, 게이트전극(300)으로는 폴리실리콘의 단독구조, 폴리실리콘/실리사이드(W-silicide, Ti-silicide, Ni-silicide)의 이중구조, 폴리실리콘/금속(W/WN, W/TiN, W/TiAlN)의 이중구조, 금속(W/WN, W/TiN, W/TiAlN, W/TaN, W/WC)의 단독구조도 적용 가능하다.Here, as the gate electrode 300, a single structure of polysilicon, a double structure of polysilicon / silicide (W-silicide, Ti-silicide, Ni-silicide), polysilicon / metal (W / WN, W / TiN, W) A dual structure of / TiAlN and a single structure of metal (W / WN, W / TiN, W / TiAlN, W / TaN, W / WC) are also applicable.
상술한 게이트전극(300) 형성시, 텅스텐(35)과 폴리실리콘(34) 식각으로 드러난 게이트절연막(33)의 일부분이 손상(33a)을 받는다.When the above-described gate electrode 300 is formed, a portion of the gate insulating layer 33 exposed by the etching of the tungsten 35 and the polysilicon 34 is damaged 33a.
도 5b에 도시된 바와 같이, 감광막패턴을 제거한 후, 게이트전극(300)을 포함한 반도체기판(31)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역(Ⅰ)을 노출시키는 셀오픈마스크(36)를 형성한다.As shown in FIG. 5B, after the photoresist pattern is removed, a cell open mask is formed on the semiconductor substrate 31 including the gate electrode 300 to expose the cell region I by patterning by exposure and development. Form 36).
계속해서, 셀오픈마스크(36)을 마스크로 하여 노출된 셀영역(Ⅰ)의 게이트절연막(33)에 산화 속도를 증가시킬 목적으로 도즈(dose)가 1×1013cm-2∼1×1016cm-2인불순물(I1)을 이온주입하는데, 이러한 산화속도 증가용 불순물(I1)로는 O2, Si, Ge,비활성원소(Ar, Xe), 할로겐원소(F, Cl, Br, I)를 이용한다.Subsequently, the dose is 1 × 10 13 cm -2 to 1 × 10 for the purpose of increasing the oxidation rate in the gate insulating film 33 of the exposed cell region I using the cell open mask 36 as a mask. 16 cm -2 phosphorus impurity (I 1 ) is ion-implanted. The impurities for increasing the oxidation rate (I 1 ) include O 2 , Si, Ge, inactive elements (Ar, Xe), halogen elements (F, Cl, Br, Use I).
여기서, O2, Si, Ge의 소스는 O2, SiH4, SiF4, GeH4, GeF4이며, 비활성원소의 소스는 Ar, Xe이고, 할로겐원소의 소스는 Cl2, BCl2, CF4, CHF6, BF2, F2, NF3, SF6, I2이다.Here, O 2, Si, a source of Ge is O 2, SiH 4, SiF 4 , GeH 4, and GeF 4, and the source of the inert element is Ar, Xe, sources of the halogen element is Cl 2, BCl 2, CF 4 , CHF 6 , BF 2 , F 2 , NF 3 , SF 6 , I 2 .
상술한 산화속도 증가용 불순물(I1)의 이온주입에너지는 1keV∼50keV이다.The ion implantation energy of the above-mentioned impurity (I 1 ) for increasing the oxidation rate is 1 keV to 50 keV.
도 5c에 도시된 바와 같이, 셀오픈마스크(36)를 제거한 후, 재산화공정을 거쳐 게이트전극(300)의 저항을 그대로 유지하면서 손상된 게이트절연막(33)을 회복시킨다.As shown in FIG. 5C, after the cell open mask 36 is removed, the damaged gate insulating layer 33 is recovered while maintaining the resistance of the gate electrode 300 as it is after reoxidation.
재산화 과정에서, 산화속도를 증가시키는 불순물(I1)이 이온주입된 셀영역(Ⅰ)의 게이트절연막(33)은 제1GGO막(37a)으로 개질되고, 산화속도를 증가시키는 물질이 이온주입되지 않은 로직소자영역(Ⅱ)의 게이트절연막(33)은 제2GGO막(37b)으로 개질되며, 아울러 폴리실리콘(34)에는 노출된 측면으로 산화됨에 따라 실리콘산화막(38)이 형성된다.In the reoxidation process, the gate insulating film 33 of the cell region I into which the impurity I 1 which increases the oxidation rate is ion-implanted is modified to the first GGO film 37a, and the material which increases the oxidation rate is ion implanted. The gate insulating film 33 of the non-logic device region II is modified to the second GGO film 37b, and the silicon oxide film 38 is formed on the polysilicon 34 by being oxidized to the exposed side.
여기서, 제1,2 GGO막(37a, 37b)은 게이트전극(300)을 이루는 폴리실리콘(34)의 에지를 소정 부분 침투한 형태를 가져 게이트전극(300) 하측에 비해 게이트전극(300) 에지에서 그 두께가 더 두껍고, 산화속도를 증가시키는 불순물(I1)이 이온주입된 셀영역(Ⅰ)의 제1GGO막(37a)은 동일한 온도에서 재산화공정을 거치므로 제2GGO막(37b)에 비해 그 두께가 더 두껍다.Here, the first and second GGO layers 37a and 37b have a shape of penetrating a predetermined portion of the edge of the polysilicon 34 forming the gate electrode 300, so that the edges of the gate electrode 300 are lower than those of the lower side of the gate electrode 300. The first GGO film 37a in the cell region (I) in which the thickness thereof is thicker and the impurity (I 1 ) ion-implanted to increase the oxidation rate is subjected to the reoxidation process at the same temperature, so that the second GGO film (37b) It is thicker than that.
도면에서와 같이, 폴리실리콘(34)은 노출된 측면으로 산화되어 텅스텐(35)보다도 패턴크기가 작아지게 된다.As shown in the figure, the polysilicon 34 is oxidized to the exposed side so that the pattern size is smaller than that of the tungsten 35.
한편, 게이트절연막(33)의 재산화 공정은 건식, 습식 산화가 가능하며, 메탈게이트인 경우 메탈 이외의 실리콘부분만 선택적으로 산화해주는 선택산화가 가능하다.On the other hand, the reoxidation process of the gate insulating film 33 can be dry and wet oxidation, and in the case of the metal gate can be selectively oxidized to selectively oxidize only the silicon portion other than the metal.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 하고, 게이트전극의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.In a subsequent process, although not shown in the figure, a low concentration impurity ion implantation for forming an LDD region is formed, a spacer contacting both side walls of the gate electrode is formed, and a high concentration impurity ion implantation for forming a source / drain region is performed. .
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화(Metallization) 공정을 실시한다.Then, an interlayer insulating film is formed to insulate each transistor, and a metallization process is performed to connect the source, drain, and gate electrodes with external terminals.
도 6a 내지 도 6c는 본 발명의 제3실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.6A to 6C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention.
도 6a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(31)의 소정 부분에 소자의 활성영역과 필드영역을 한정하고 셀영역(Ⅰ)과 주변회로(Ⅱ)을 격리시키는 필드산화막(32)을 형성한다. 이 때, 필드산화막(32)은 반도체기판(31)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(32)을 STI 방법으로 형성하는 것을 보였으나, LOCOS 방법으로도 형성할 수 있다.As shown in FIG. 6A, the active region and the field region of the device are defined in a predetermined portion of the semiconductor substrate 31 in which the cell region I and the peripheral circuit region II are defined, and the cell region I and the peripheral circuit are defined. A field oxide film 32 is formed to isolate (II). At this time, the field oxide film 32 is formed by etching the semiconductor substrate 31 to a predetermined depth to form a trench, and filling the trench with an insulating film. On the other hand, although the field oxide film 32 has been shown to be formed by the STI method, it can also be formed by the LOCOS method.
계속해서, 반도체기판(31)의 활성영역상에 게이트절연막(33)을 성장시킨다.이 때, 게이트절연막(33)으로는 실리콘산화막(SiO2)외에 실리콘산화질화막(SiON), 고유전 금속산화막(Al2O3, Ta2O5, HfO2, ZrO2), 고유전 금속산화막의 실리케이트(Hf-silicate, Zr-silicate) 및 고유전 금속산화막의 혼합막, 고유전 금속산화막의 나노래미네이트(Nano-laminate) 구조를 갖는 고유전막중에서 선택되는 적어도 하나 또는 이들의 적층막을 이용할 수 있다.Subsequently, the gate insulating film 33 is grown on the active region of the semiconductor substrate 31. At this time, the gate insulating film 33 is a silicon oxynitride film (SiON) and a high-k dielectric metal oxide film in addition to the silicon oxide film (SiO 2 ). (Al 2 O 3 , Ta 2 O 5 , HfO 2 , ZrO 2 ), mixed films of high dielectric metal oxide films (Hf-silicate, Zr-silicate) and high dielectric metal oxide films, nanolaminate of high dielectric metal oxide films At least one selected from a high dielectric film having a nano-laminate structure or a laminated film thereof may be used.
다음으로, 게이트절연막(33)상에 폴리실리콘(34), 텅스텐(35)을 차례로 증착한 후, 텅스텐(35)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한다. 계속해서, 감광막패턴을 식각마스크로 텅스텐(35)과 폴리실리콘(34)을 차례로 식각하여 셀영역(Ⅰ)과 주변회로영역(Ⅱ)상에 각각 폴리실리콘/텅스텐(34/35)의 순서로 적층된 이중 구조를 갖는 게이트전극(300)을 형성한다.Next, polysilicon 34 and tungsten 35 are sequentially deposited on the gate insulating film 33, and then a photosensitive film pattern (not shown) for gate patterning is formed on the tungsten 35. Subsequently, tungsten (35) and polysilicon (34) are sequentially etched using the photoresist pattern as an etch mask, and then in the order of polysilicon / tungsten (34/35) on the cell region (I) and the peripheral circuit region (II), respectively. A gate electrode 300 having a stacked double structure is formed.
여기서, 게이트전극(300)으로는 폴리실리콘의 단독구조, 폴리실리콘/실리사이드(W-silicide, Ti-silicide, Ni-silicide)의 이중구조, 폴리실리콘/금속(W/WN, W/TiN, W/TiAlN)의 이중구조, 금속(W/WN, W/TiN, W/TiAlN, W/TaN, W/WC)의 단독구조도 적용 가능하다.Here, as the gate electrode 300, a single structure of polysilicon, a double structure of polysilicon / silicide (W-silicide, Ti-silicide, Ni-silicide), polysilicon / metal (W / WN, W / TiN, W) A dual structure of / TiAlN and a single structure of metal (W / WN, W / TiN, W / TiAlN, W / TaN, W / WC) are also applicable.
상술한 게이트전극(300) 형성시, 텅스텐(35)과 폴리실리콘(34) 식각으로 드러난 게이트절연막(33)의 일부분이 손상(33a)을 받는다.When the above-described gate electrode 300 is formed, a portion of the gate insulating layer 33 exposed by the etching of the tungsten 35 and the polysilicon 34 is damaged 33a.
도 6b에 도시된 바와 같이, 감광막패턴을 제거한 후, 게이트전극(300)을 포함한 반도체기판(31)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로영역(Ⅱ)을 오픈시키는 주변회로영역오픈마스크(36a)를 형성한다.As shown in FIG. 6B, after removing the photoresist pattern, the peripheral circuit region is formed by applying the photoresist on the semiconductor substrate 31 including the gate electrode 300 and patterning it by exposure and development to open the peripheral circuit region II. An open mask 36a is formed.
계속해서, 주변회로영역오픈마스크(36a)을 마스크로 하여 노출된 주변회로영역(Ⅱ)의 게이트절연막(33)에 산화 속도를 감소시킬 목적으로 도즈(dose)가 1×1013cm-2∼1×1016cm-2인 불순물(I2)을 이온주입하는데, 이러한 산화속도 감소용 불순물(I2)로는 질소를 이용한다.Subsequently, the dose is 1 × 10 13 cm −2 to the purpose of reducing the oxidation rate in the gate insulating film 33 of the peripheral circuit region II exposed by using the peripheral circuit region open mask 36a as a mask. Ions are implanted with 1 × 10 16 cm −2 of impurity (I 2 ), and nitrogen is used as the impurity (I 2 ) for reducing the oxidation rate.
여기서, 질소의 소스로는 N2, N이고, 이들 불순물(I2)의 이온주입에너지는 1keV∼50keV이다.Here, the sources of nitrogen are N 2 and N, and the ion implantation energy of these impurities (I 2 ) is 1 keV to 50 keV.
도 6c에 도시된 바와 같이, 주변회로영역오픈마스크(36a)를 제거한 후, 재산화공정을 거쳐 게이트전극(300)의 저항을 그대로 유지하면서 손상된 게이트절연막(33)을 회복시킨다.As shown in FIG. 6C, after the peripheral circuit region open mask 36a is removed, the damaged gate insulating film 33 is recovered while maintaining the resistance of the gate electrode 300 as it is after reoxidation.
재산화 과정에서, 산화속도를 감소시키는 불순물(I2)이 이온주입된 주변회로영역(Ⅱ)의 게이트절연막(33)은 제2GGO막(37b)으로 개질되고, 불순물(I2)이 이온주입되지 않은 셀영역(Ⅰ)의 게이트절연막(33)은 제1GGO막(37a)으로 개질되며, 아울러 폴리실리콘(34)에는 노출된 측면으로 산화됨에 따라 실리콘산화막(38)이 형성된다.In the reoxidation process, the gate insulating film 33 of the peripheral circuit region II into which the impurity I 2 is ion-implanted is modified to the second GGO film 37b, and the impurity I 2 is implanted. The gate insulating film 33 of the non-cell region I is modified to the first GGO film 37a, and the silicon oxide film 38 is formed on the polysilicon 34 as it is oxidized to the exposed side.
여기서, 제1,2 GGO막(37a, 37b)은 게이트전극(300)을 이루는 폴리실리콘(34)의 에지를 소정 부분 침투한 형태를 가져 게이트전극(300) 하측에 비해 게이트전극(300) 에지에서 그 두께가 더 두껍고, 산화속도를 감소시키는 불순물(I2)이 이온주입된 주변회로영역(Ⅱ)의 제2GGO막(37b)은 셀영역(Ⅰ)의 제1GGO막(37a)에비해 동일한 온도에서 재산화공정시 산화속도가 느리므로 그 두께가 얇다.Here, the first and second GGO layers 37a and 37b have a shape of penetrating a predetermined portion of the edge of the polysilicon 34 forming the gate electrode 300, so that the edges of the gate electrode 300 are lower than those of the lower side of the gate electrode 300. The second GGO film 37b in the peripheral circuit region (II) in which the thickness thereof is thicker and the ion I impregnated with the impurity (I 2 ) which reduces the oxidation rate is the same as that of the first GGO film 37a in the cell region (I). The oxidation rate is slow during the reoxidation process at temperature, so the thickness is thin.
도면에서와 같이, 폴리실리콘(34)은 노출된 측면으로 산화되어 텅스텐(35)보다도 패턴크기가 작아지게 된다.As shown in the figure, the polysilicon 34 is oxidized to the exposed side so that the pattern size is smaller than that of the tungsten 35.
한편, 게이트절연막(33)의 재산화 공정은 건식, 습식 산화가 가능하며, 메탈게이트인 경우 메탈 이외의 실리콘부분만 선택적으로 산화해주는 선택산화가 가능하다.On the other hand, the reoxidation process of the gate insulating film 33 can be dry and wet oxidation, and in the case of the metal gate can be selectively oxidized to selectively oxidize only the silicon portion other than the metal.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 하고, 게이트전극의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.In a subsequent process, although not shown in the figure, a low concentration impurity ion implantation for forming an LDD region is formed, a spacer contacting both side walls of the gate electrode is formed, and a high concentration impurity ion implantation for forming a source / drain region is performed. .
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.Then, an interlayer insulating film is formed to insulate each transistor, and a metallization process is performed to connect the source, drain, and gate electrodes with external terminals.
상술한 제2실시예 및 제3실시예와 같이 게이트전극 식각후 목적하는 부분에 산화속도를 증가 또는 감소시키기 위한 불순물을 이온주입하면, 서로 상이한 두께의 GGO막(37a, 37b)을 형성할 수 있으며, 이로 인해 누설전류 및 소자의 신뢰성이 중요시되는 셀영역(Ⅰ)에는 일정한 산화 공정에서 두꺼운 제1GGO막(37a)이 성장되고, 소자의 동작속도가 중요시되는 주변회로영역(Ⅱ)에서는 상대적으로 얇은 두께의 제2GGO막(37b)이 성장된다.As in the above-described second and third embodiments, when ion implantation of impurities to increase or decrease the oxidation rate after etching the gate electrode, GGO films 37a and 37b having different thicknesses can be formed. As a result, a thick first GGO film 37a is grown in a certain oxidation process in the cell region I where leakage current and reliability of the device are important, and relatively in the peripheral circuit area II where the operation speed of the device is important. A thin second GGO film 37b is grown.
즉, 고전압이 인가되는 셀영역(Ⅰ)에는 두꺼운 GGO막이 형성되고, 저전압이 인가되는 주변회로영역(Ⅱ)에는 상대적으로 얇은 GGO막이 형성된다.That is, a thick GGO film is formed in the cell region I to which a high voltage is applied, and a relatively thin GGO film is formed in the peripheral circuit region II to which a low voltage is applied.
도 7은 GGO막의 두께에 따른 누설전류 및 GIDL 특성을 도시한 도면으로서, GGO막의 두께(thick, medium, thin)가 두꺼울수록 일정한 드레인전압(Vd)에서 오프 누설(off leakage) 및 GIDL이 감소함을 알 수 있다. 이로 인해 소자에서 중요시되는 서브문턱전압 특성이 향상되어 셀영역의 리프레쉬 특성이 개선된다.FIG. 7 is a diagram illustrating leakage current and GIDL characteristics according to the thickness of the GGO film. As the thickness of the GGO film is thick, medium, and thin, off leakage and GIDL decrease at a constant drain voltage Vd. It can be seen. As a result, the subthreshold voltage characteristic, which is important in the device, is improved, thereby improving the refresh characteristics of the cell region.
도 8은 채널길이(Channel length)에 따른 BVDSS(drain-source breakdown voltage)를 도시한 그래프로서, BVDSS는 펀치쓰루 특성을 나타내는 변수이다.FIG. 8 is a graph showing drain-source breakdown voltage (BVDSS) according to channel length, and BVDSS is a variable representing punchthrough characteristics.
도 8을 참조하면, 두께(thick, medium, thin)가 두꺼울수록 BVDSS가 큰 것을 알 수 있는데, 이는 두께가 두꺼울수록 펀치쓰루특성이 향상됨을 의미하며, 즉 소자의 집적도가 증가하더라도 두꺼운 GGO막을 갖는 부분은 각각의 소자가 안정된 특성을 갖는다.Referring to FIG. 8, it can be seen that the larger the thickness (thick, medium, thin) is, the larger the BVDSS, which means that the thicker the thickness, the punch-through property is improved, that is, the thickness of the device has a thicker GGO film. The part has the property that each element is stable.
도 9는 GGO막의 두께에 따른 충돌이온화(impact ionization) 특성을 도시한 도면으로서, 10/0.25㎛인 트랜지스터에서 드레인전압(Vd)이 3.9V와 4.3V일 때 스트레스시간에 따른 충돌이온화율(impact ionization rate)의 변화를 보여주고 있다.FIG. 9 is a diagram illustrating impact ionization characteristics according to the thickness of a GGO film, and the impact ionization rate according to stress time when the drain voltages Vd are 3.9V and 4.3V in a transistor having a 10 / 0.25㎛. The change in ionization rate is shown.
드레인전압(Vd)이 4.3V인 경우 스트레스시간이 증가함에 따라 충돌이온화율이 증가하고, GGO막의 두께(thick, medium, thin)가 증가할수록 충돌이온화율이 작은 것을 알 수 있다. 이러한 충돌이온화율은 소스에서 드레인으로 캐리어들이 이동시 측면전계(lateral field)에 의해서 가속되어 반도체기판의 격자들과 충돌후 정공(hole)과 전자(electron)를 발생시키게 되는데, 이 때 기판쪽으로 흐르는 캐리어의 양으로 측정한다.When the drain voltage Vd is 4.3V, the collision ionization rate increases as the stress time increases, and the collision ionization rate decreases as the thickness (thick, medium, thin) of the GGO film increases. This collision ionization rate is accelerated by the lateral field when the carriers move from the source to the drain to generate holes and electrons after colliding with the lattices of the semiconductor substrate. Measure with the amount.
즉, GGO막의 두께가 증가될수록 충돌이온화율이 감소하기 때문에 핫캐리어에대한 신뢰성이 향상되는 효과를 갖는다.That is, since the collision ionization rate decreases as the thickness of the GGO film increases, reliability of the hot carrier is improved.
도 10은 GGO막의 두께에 따른 드레인전류(Idsat) 특성을 도시한 도면으로서, GGO막의 두께(thick, medium, thin)가 감소함에 따라 드레인 전류가 급격히 증가함을 알 수 있다. 즉, 소자의 누설전류보다는 동작속도가 중요시되는 주변회로영역에서는 GGO막의 두께를 얇게 형성하므로써 드레인 전류를 증가시킬 수 있다.FIG. 10 is a view illustrating drain current (Idsat) characteristics according to the thickness of the GGO film. As the thickness (thick, medium, thin) of the GGO film decreases, the drain current rapidly increases. That is, in the peripheral circuit region where the operation speed is more important than the leakage current of the device, the drain current can be increased by forming a thin thickness of the GGO film.
도 11a 내지 도 11d는 본 발명의 제4실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도로서, 임베디드형(embedded type)의 메모리소자(DRAM, SRAM, FLASH)와 로직소자를 결합한 시스템온칩(System On Chip;SOC)과 같은 소자에서 로직소자영역에서는 얇은게이트산화막을 형성하고, 메모리소자의 셀영역에서는 두꺼운 게이트산화막을 형성하는 방법을 설명하고 있다.11A to 11D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a fourth embodiment of the present invention. A system-on-chip combining an embedded memory device (DRAM, SRAM, FLASH) and a logic device is shown. A method of forming a thin gate oxide film in a logic device region in a device such as a system on chip (SOC) and a thick gate oxide film in a cell region of a memory device has been described.
도 11a에 도시된 바와 같이, 셀영역(Ⅰ)과 저전압영역(Ⅱ1) 및 고전압영역(Ⅱ2)을 갖는 로직소자영역(Ⅱ)이 정의된 반도체기판(41)의 소정 부분에 소자의 활성영역과 필드영역을 한정하는 필드산화막(42)을 형성한다. 이 때, 필드산화막(42)은 반도체기판(41)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(42)을 STI 방법으로 형성하는 것을 보였으나, LOCOS 방법으로도 형성할 수 있다.As shown in FIG. 11A, the device is active in a predetermined portion of the semiconductor substrate 41 in which a logic element region II having a cell region I, a low voltage region II 1 and a high voltage region II 2 is defined. A field oxide film 42 defining a region and a field region is formed. At this time, the field oxide film 42 is formed by etching the semiconductor substrate 41 to a predetermined depth to form a trench, and filling the trench with an insulating film. On the other hand, although the field oxide film 42 has been shown to be formed by the STI method, it can also be formed by the LOCOS method.
계속해서, 반도체기판(41)의 활성영역상에 게이트절연막(43)을 성장시킨다. 이 때, 게이트절연막(43)으로는 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 고유전 금속산화막(Al2O3, Ta2O5, HfO2, ZrO2), 고유전 금속의 실리케이트(Hf-silicate,Zr-silicate) 및 고유전 금속산화막의 혼합막, 고유전 금속산화막의 나노래미네이트(Nano-laminate) 구조를 갖는 고유전막중에서 선택되는 적어도 하나 또는 이들의 적층막을 이용할 수 있다.Subsequently, the gate insulating film 43 is grown on the active region of the semiconductor substrate 41. In this case, the gate insulating film 43 may be formed of a silicon oxide film (SiO 2 ), a silicon oxynitride film (SiON), a high dielectric metal oxide film (Al 2 O 3 , Ta 2 O 5 , HfO 2 , ZrO 2 ), or a high dielectric metal. At least one selected from a mixed film of silicate (Hf-silicate, Zr-silicate) and a high dielectric metal oxide film, and a high dielectric film having a nano-laminate structure of the high dielectric metal oxide film may be used. .
다음으로, 게이트절연막(43)상에 폴리실리콘(44), 텅스텐(45)을 차례로 증착한 후, 텅스텐(45)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한다. 계속해서, 감광막패턴을 식각마스크로 텅스텐(45)과 폴리실리콘(44)을 차례로 식각하여 셀영역(Ⅰ)과 로직소자영역(Ⅱ)상에 각각 폴리실리콘/텅스텐(44/45)의 순서로 적층된 이중 구조를 갖는 게이트전극(400)을 형성한다.Next, polysilicon 44 and tungsten 45 are sequentially deposited on the gate insulating film 43, and then a photosensitive film pattern (not shown) for gate patterning is formed on the tungsten 45. Subsequently, tungsten 45 and polysilicon 44 are sequentially etched using the photoresist pattern as an etch mask, and then polysilicon / tungsten (44/45) on the cell region I and the logic element region II, respectively. A gate electrode 400 having a stacked double structure is formed.
여기서, 게이트전극(400)으로는 폴리실리콘의 단독구조, 폴리실리콘/실리사이드(W-silicide, Ti-silicide, Ni-silicide)의 이중구조, 폴리실리콘/금속(W/WN, W/TiN, W/TiAlN)의 이중구조, 금속(W/WN, W/TiN, W/TiAlN, W/TaN, W/WC)의 단독구조도 적용 가능하다.Here, as the gate electrode 400, a single structure of polysilicon, a double structure of polysilicon / silicide (W-silicide, Ti-silicide, Ni-silicide), polysilicon / metal (W / WN, W / TiN, W) A dual structure of / TiAlN and a single structure of metal (W / WN, W / TiN, W / TiAlN, W / TaN, W / WC) are also applicable.
상술한 게이트 전극 형성시, 텅스텐(45)과 폴리실리콘(44) 식각으로 드러난 게이트절연막(43)의 일부분이 손상(43a)을 받는다.When forming the gate electrode described above, a portion of the gate insulating film 43 exposed by the etching of the tungsten 45 and the polysilicon 44 is damaged 43a.
도 11b에 도시된 바와 같이, 감광막패턴을 제거한 후, 게이트전극(400)을 포함한 반도체기판(41)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역(Ⅰ)을 노출시키는 셀오픈마스크(46)를 형성한다.As shown in FIG. 11B, after the photoresist pattern is removed, a cell open mask is applied to the semiconductor substrate 41 including the gate electrode 400, and then patterned by exposure and development to expose the cell region I. 46).
계속해서, 셀오픈마스크(46)을 마스크로 하여 노출된 셀영역(Ⅰ)의 게이트절연막(43)에 산화 속도를 증가시킬 목적으로 도즈(dose)가 1×1013cm-2∼1×1016cm-2인불순물(I1)을 이온주입하는데, 이러한 산화속도 증가용 불순물(I1)로는 O2, Si, Ge, 비활성원소(Ar, Xe), 할로겐원소(F, Cl, Br, I)를 이용한다.Subsequently, the dose is 1 × 10 13 cm -2 to 1 × 10 for the purpose of increasing the oxidation rate in the gate insulating film 43 of the exposed cell region I using the cell open mask 46 as a mask. 16 cm -2 phosphorus impurity (I 1 ) is ion-implanted. The impurities for increasing the oxidation rate (I 1 ) include O 2 , Si, Ge, inactive elements (Ar, Xe), halogen elements (F, Cl, Br, Use I).
여기서, O2, Si, Ge의 소스는 O2, SiH4, SiF4, GeH4, GeF4이며, 비활성원소의 소스는 Ar, Xe이고, 할로겐원소의 소스는 Cl2, BCl2, CF4, CHF6, BF2, F2, NF3, SF6, I2이다.Here, O 2, Si, a source of Ge is O 2, SiH 4, SiF 4 , GeH 4, and GeF 4, and the source of the inert element is Ar, Xe, sources of the halogen element is Cl 2, BCl 2, CF 4 , CHF 6 , BF 2 , F 2 , NF 3 , SF 6 , I 2 .
상술한 산화속도 증가용 불순물(I1)의 이온주입에너지는 1keV∼50keV이다.The ion implantation energy of the above-mentioned impurity (I 1 ) for increasing the oxidation rate is 1 keV to 50 keV.
도 11c에 도시된 바와 같이, 셀영역오픈마스크(46)을 제거한 후, 게이트전극(400)을 포함한 반도체기판(41)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 로직소자영역(Ⅱ)의 저전압영역(Ⅱ1)을 오픈시키는 저전압영역오픈마스크(47)를 형성한다.As shown in FIG. 11C, after removing the cell region open mask 46, a photosensitive film is coated on the semiconductor substrate 41 including the gate electrode 400, and patterned by exposure and development to form the logic element region II. A low voltage region open mask 47 for opening the low voltage region II 1 is formed.
계속해서, 저전압영역오픈마스크(47)을 마스크로 하여 노출된 저전압영역(Ⅱ1)의 게이트절연막(43)에 산화 속도를 감소시킬 목적으로 도즈(dose)가 1×1013cm-2∼1×1016cm-2인 불순물(I2)을 이온주입하는데, 이러한 산화속도 감소용 불순물(I2)로는 질소를 이용한다.Subsequently, the dose is 1 × 10 13 cm −2 to 1 for the purpose of reducing the oxidation rate in the gate insulating film 43 of the low voltage region II 1 exposed by using the low voltage region open mask 47 as a mask. An ion (I 2 ) of 10 × 10 16 cm −2 is ion-implanted, and nitrogen is used as the impurity (I 2 ) for reducing the oxidation rate.
여기서, 질소의 소스로는 N2, N이고, 이들 불순물(I2)의 이온주입에너지는 1keV∼50keV이다.Here, the sources of nitrogen are N 2 and N, and the ion implantation energy of these impurities (I 2 ) is 1 keV to 50 keV.
도 11d에 도시된 바와 같이, 저전압영역오픈마스크(47)를 제거한 후, 재산화공정을 거쳐 게이트전극(400)의 저항을 그대로 유지하면서 손상된 게이트절연막(43)을 회복시킨다.As shown in FIG. 11D, after the low voltage region open mask 47 is removed, the damaged gate insulating film 43 is recovered while maintaining the resistance of the gate electrode 400 through the reoxidation process.
재산화 과정에서, 게이트절연막(43)은 산화속도를 증가시키는 불순물(I1)이 이온주입된 셀영역의 제1GGO막(48a), 산화속도를 감소시키는 불순물(I2)이 이온주입된 로직소자영역(Ⅱ)의 저전압영역(Ⅱ1)의 제2GGO막(48b), 어떠한 불순물도 이온주입되지 않은 로직소자영역(Ⅱ)의 고전압영역(Ⅱ2)의 제3GGO막(48c)으로 개질된다.In the reoxidation process, the gate insulating film 43 is a logic in which the first GGO film 48a of the cell region into which the impurity (I 1 ) increasing the oxidation rate is ion-implanted and the impurity (I 2 ) of the impurity (I 2 ) reducing the oxidation rate are ion-implanted. The second GGO film 48b in the low voltage region II 1 of the element region II and the third GGO film 48c in the high voltage region II 2 of the logic element region II in which no impurities are implanted are modified. .
여기서, 제1GGO막(48a)은 제2GGO막(48b) 및 제3GGO막(48c)에 비해 더 두껍고 제3GGO막(48c)은 제2GGO막(48b)에 비해 더 두껍다. 즉, 동일한 온도에서 재산화공정을 실시할 때, 산화속도를 증가시키는 불순물(I1)이 이온주입된 제1GGO막(48a)이 더 빨리 성장되어 제2GGO막(48b) 및 제3GGO막(48c)에 비해 두껍고 제2GGO막(48b)은 산화속도를 감소시키는 불순물(I2)이 이온주입되었기 때문에 제3GGO막(48c)에 비해 산화속도가 더 느려 두께가 얇다.Here, the first GGO film 48a is thicker than the second GGO film 48b and the third GGO film 48c, and the third GGO film 48c is thicker than the second GGO film 48b. That is, when the reoxidation process is performed at the same temperature, the first GGO film 48a into which the impurity I 1 which increases the oxidation rate is ion-implanted is grown faster, so that the second GGO film 48b and the third GGO film 48c are grown. The second GGO film 48b is thinner than the third GGO film 48c because the second GGO film 48b is thicker than the third GGO film 48c because the impurity I 2 is ion-implanted.
또한, 폴리실리콘패턴(44)에는 노출된 측면으로 산화됨에 따라 실리콘산화막(49)이 형성된다.In addition, the silicon oxide film 49 is formed on the polysilicon pattern 44 as it is oxidized to the exposed side surface.
그리고, 제1,2 및 제3 GGO막(48a, 48b, 48c)은 게이트전극(400)을 이루는 폴리실리콘(44)의 에지를 소정 부분 침투한 형태를 가져 게이트전극(400) 하측에 비해 게이트전극(400) 에지에서 그 두께가 더 두껍다.The first, second and third GGO films 48a, 48b, and 48c have a shape in which the edges of the polysilicon 44 constituting the gate electrode 400 penetrate a predetermined portion, so that the gates of the first, second, and third GGO films 48a, 48b, and 48c are lower than the gate electrode 400. It is thicker at the edge of electrode 400.
도면에서와 같이, 폴리실리콘(44)은 노출된 측면으로 산화되어 텅스텐(45)보다도 패턴크기가 작아지게 된다.As shown in the figure, the polysilicon 44 is oxidized to the exposed side so that the pattern size is smaller than that of the tungsten 45.
한편, 게이트절연막(43)의 재산화 공정은 건식, 습식 산화가 가능하며, 메탈게이트인 경우 메탈 이외의 실리콘부분만 선택적으로 산화해주는 선택산화가 가능하다.On the other hand, the reoxidation process of the gate insulating film 43 can be dry and wet oxidation, and in the case of the metal gate can be selectively oxidized to selectively oxidize only the silicon portion other than the metal.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 하고, 게이트전극의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.In a subsequent process, although not shown in the figure, a low concentration impurity ion implantation for forming an LDD region is formed, a spacer contacting both side walls of the gate electrode is formed, and a high concentration impurity ion implantation for forming a source / drain region is performed. .
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.Then, an interlayer insulating film is formed to insulate each transistor, and a metallization process is performed to connect the source, drain, and gate electrodes with external terminals.
상술한 제3실시예에 따르면, 제3실시예에서는 소자의 동작속도보다는 누설전류 및 신뢰성이 중요시되는 셀영역(Ⅰ)에는 산화속도를 증가시키는 불순물을 이온주입하고, 소자의 동작속도가 중요시되는 로직소자영역(Ⅱ) 중에서 저전압영역(Ⅱ1)은 산화속도를 감소시키는 불순물을 이온주입하고, 로직소자영역(Ⅱ) 중에서 고전압이 인가되는 고전압영역(Ⅱ2)(동작속도 및 신뢰성이 중요시되는 부분)은 이온주입공정을 생략하므로서 트리플(tripple) GGO막을 서로 상이하게 성장시킬 수 있다.According to the third embodiment described above, in the third embodiment, impurities are implanted to increase the oxidation rate in the cell region I where leakage current and reliability are more important than the operation speed of the device, and the operation speed of the device is important. The low voltage region (II 1 ) in the logic element region (II) is ion implanted with impurities that reduce the oxidation rate, and the high voltage region (II 2 ) where high voltage is applied in the logic element region (II). Part) can grow the triple GGO film differently from each other by omitting the ion implantation process.
여기서, 셀영역(Ⅰ)에 가장 높은 전압이 인가되고, 로직소자영역(Ⅱ)은 셀영역(Ⅰ)에 비해 낮은 전압이 인가되며 그 중 저전압영역(Ⅱ1)에 비해 고전압영역(Ⅱ2)에 인가되는 전압이 더 높다.Here, the highest voltage is applied to the cell region (I), and a lower voltage is applied to the logic element region (II) than the cell region (I), among which the high voltage region (II 2 ) compared to the low voltage region (II 1 ). The voltage applied to is higher.
상술한 제4실시예에서도 도 7 내지 도 10에서 설명된 효과가 나타나며, 제1,2 및 제3실시예에서, 게이트전극 식각후 GGO막이 형성될 부분에 산화속도를 증가시키기 위한 물질을 이온주입하여 재산화시 산화속도를 증가시키므로써 일정 두께의 GGO막 형성시 공정 온도를 효과적으로 감소시킬 수 있다.In the fourth embodiment described above, the effects described with reference to FIGS. 7 through 10 are also exhibited. In the first, second and third embodiments, a material for increasing the oxidation rate in the portion where the GGO film is to be formed after the gate electrode is etched is ion implanted. By increasing the oxidation rate during reoxidation, it is possible to effectively reduce the process temperature when forming a GGO film of a certain thickness.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
상술한 본 발명은 게이트전극 식각후 GGO막이 형성될 부분에 산화속도를 증가시키기 위한 물질을 이온주입하여 재산화시 산화속도를 증가시키므로써 일정 두께의 GGO막 형성시 공정 온도를 효과적으로 감소시킬 수 있고, 이로 인해 메탈실리사이드, 메탈게이트 적용시 메탈실리사이드, 메탈게이트의 산화, 응집 및 위상천이를 억제하여 게이트전극의 시트저항을 낮출 수 있는 효과가 있다.The present invention described above can effectively reduce the process temperature when forming a GGO film of a certain thickness by increasing the oxidation rate during reoxidation by ion implanting a material for increasing the oxidation rate in the portion where the GGO film is to be formed after etching the gate electrode. Therefore, when the metal silicide and the metal gate are applied, the sheet resistance of the gate electrode may be reduced by suppressing oxidation, aggregation, and phase shift of the metal silicide and the metal gate.
또한, 본 발명은 목적에 맞게 서로 상이한 두께를 갖는 GGO막을 형성하므로써 하나의 칩에서 서로 상이한 특성의 소자를 형성할 수 있어 소자의 성능을 향상시킬 수 있는 효과가 있다.In addition, according to the present invention, by forming GGO films having different thicknesses according to the purpose, devices having different characteristics can be formed in one chip, thereby improving the performance of the devices.
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| KR100574176B1 (en) * | 2004-08-20 | 2006-04-27 | 동부일렉트로닉스 주식회사 | Method of forming dual gate oxide of semiconductor devices |
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