KR20030042820A - Semiconductor Package, Stack Package the same & Manufacture method the Packages - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로써 보다 상세하게는 경박단소화된 반도체 패키지 및 그 제조방법 및 상기 경박단소화된 반도체 패키지를 적층구성한 적층형 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a light and thin semiconductor package, a method for manufacturing the same, and a stacked semiconductor package in which the light and thin semiconductor package is laminated.
일반적으로 반도체 패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package)패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology,SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic LeadedChip Carrier), BGA(Ball Grid Array) 등이 있다.In general, semiconductor packages include resin sealing packages, tape carrier packages (TCP), glass sealing packages, and metal sealing packages. Such semiconductor packages are classified into insert type and surface mount technology (SMT) type according to the mounting method. Representative types include insert type dual in-line package (DIP) and pin grid array (PGA). Typical examples of the mounting type include QFP (Quad Flat Package), PLCC (Plastic Leaded Chip Carrier), CLCC (Ceramic Leaded Chip Carrier), and BGA (Ball Grid Array).
최근에는 상술한 반도체 패키지의 제조기술이 발전하여 초박형, 초소형의 반도체 패키지를 구현하고자 다양한 기술이 시도되고 있다.Recently, various techniques have been attempted to implement the above-described semiconductor package manufacturing technology to implement an ultra-thin and ultra-small semiconductor package.
도 1과 도 2는 대한민국 공개특허 2001-45017에 개시된 발명으로써, 도 1 은 일반적인 반도체 패키지를 도시한 단면도이고, 도 2 는 상기 반도체 패키지를 적층구성한 측면도이다.1 and 2 are the invention disclosed in the Republic of Korea Patent Publication 2001-45017, Figure 1 is a cross-sectional view showing a general semiconductor package, Figure 2 is a side view of the semiconductor package laminated.
도시된 바와 같이, 상기 도 1의 반도체 패키지는 반도체 칩(1)의 상면 양측에 리드(2)가 절연성 양면테이프(3)에 의하여 고정부착되어 있고, 그 리드(2)의 인너리드(2a)는 범프(4)에 의하여 칩패드(1a)에 고정부착되어 있으며, 상기 칩(1), 인너리드(2a), 범프(4) 등의 일정부분을 감싸도록 봉지재(5)가 몰딩되어 있고, 상기 인너리드(2a)에 각각 연결됨과 아울러 봉지재(5)의 외측으로 돌출되도록 아웃리드(2b)들이 형성되어 있으며, 그 아웃리드(2b)들의 단부에는 적층시 삽입하기 위한 결합홈(2c)이형성되도록 절곡부(2d)가 형성되어 있다.As shown in the drawing, the semiconductor package of FIG. 1 has a lead 2 fixedly attached to both sides of an upper surface of the semiconductor chip 1 by an insulating double-sided tape 3, and the inner lead 2a of the lead 2 is fixed. Is fixed to the chip pad (1a) by the bump (4), the encapsulant (5) is molded so as to surround a predetermined portion of the chip (1), inner lead (2a), bump (4), Outreads 2b are connected to each of the inner leads 2a and protrude outwardly of the encapsulant 5, and coupling grooves 2c are inserted at the ends of the outleads 2b for lamination. The bent part 2d is formed so that) is formed.
상기 결합홈(2c)은 상측이 개구되도록 "U"자형으로 절곡형성되어, 상측에서 다른 패키지의 아웃리드(미도시)를 삽입하여 결합할 수 있도록 되어 있다.The coupling groove 2c is bent into a “U” shape so that the upper side is opened, and the coupling groove 2c can be coupled by inserting an outlead (not shown) of another package from the upper side.
도 2는 상기와 반도체 패키지(10)를 여러개 적층하여 메모리 용량을 증대시킨 것으로, 도시된 바와 같이, 여러개의 패키지(10',10" …10n)를 적층하되, 최하위에 위치된 패키지(10')의 결합홈(2c)에 그 패키지(10')의 상측 적층되는 패키지(10")의 절곡부(2d')를 삽입하는 형식으로 여러개의 패키지(10n)를 적층하여 메모리 용량을 증대시킬 수 있다.Figure 2 is but stacked, a number of packages (10 ', 10 "... 10 n) as that in which the multiple stacked above the semiconductor package 10 increase the memory capacity, in the drawing, the package (10, located in the least significant In order to increase the memory capacity by stacking a plurality of packages 10 n in the form of inserting the bent portion 2d 'of the package 10 " You can.
그러나 상기와 같은 반도체 패키지 및 이를 적층한 적층형 반도체 패키지는반도체 패키지의 외관을 감싸는 봉지재에 의해 그 부피가 커짐은 물론 상기 반도체 패키지를 단순 적층함에 의해 공간상 절약되는 효과가 없어 경박단소화를 추구하는 기술동향상 제약을 받게 되는 문제점이 있다.However, the semiconductor package as described above and the stacked semiconductor package stacked thereon have a bulky encapsulation material surrounding the exterior of the semiconductor package, and have no effect of saving space by simply stacking the semiconductor package. There is a problem that is limited by the technical trend.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로써, 단일 반도체 패키지의 두께를 최소화함과 동시에 상기 반도체 패키지를 용이하게 적층할 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and it is an object of the present invention to provide a stacked semiconductor package and a method of manufacturing the same, which can easily stack the semiconductor packages while minimizing the thickness of a single semiconductor package. It is done.
도 1 은 종래 반도체 패키지의 일례를 도시한 단면도.1 is a cross-sectional view showing an example of a conventional semiconductor package.
도 2 는 상기 도 1의 반도체 패키지를 적층한 적층형 반도체 패키지의 일례를 도시한 측면도.FIG. 2 is a side view illustrating an example of a stacked semiconductor package in which the semiconductor package of FIG. 1 is stacked. FIG.
도 3a 내지 도 3f 는 본 발명에 의한 반도체 패키지를 제조하는 과정을 순차적으로 도시한 단면도3A to 3F are cross-sectional views sequentially illustrating a process of manufacturing a semiconductor package according to the present invention.
도 4 는 본 발명의 반도체 패키지의 바람직한 실시예를 도시한 단면도.4 is a sectional view showing a preferred embodiment of the semiconductor package of the present invention.
도 5 는 상기 실시예의 반도체 패키지의 상면도.5 is a top view of the semiconductor package of the embodiment;
도 6 은 상기 실시예의 반도체 패키지를 적층한 적층형 반도체 패키지의 단면도.Fig. 6 is a sectional view of a stacked semiconductor package in which the semiconductor package of the embodiment is stacked.
도 7a 내지 도 7f 는 본 발명의 반도체 패키지의 다른 실시예를 제조하는 과정을 순차적으로 도시한 단면도7A through 7F are cross-sectional views sequentially illustrating a process of manufacturing another embodiment of a semiconductor package of the present invention.
도 8 은 상기 다른 실시예의 완성된 단면도.8 is a completed cross-sectional view of the other embodiment.
도 9 는 상기 도 8 의 반도체 패키지를 적층구성한 적층형 반도체 패키지의 단면도.9 is a cross-sectional view of a stacked semiconductor package in which the semiconductor package of FIG. 8 is laminated.
** 도면의 주요 부분에 대한 부호의 설명 **** Description of symbols for the main parts of the drawing **
11: 반도체 칩12: 도전 트레이스11: semiconductor chip 12: conductive trace
12a: 볼랜드12b: 본드패드12a: Borland 12b: Bond Pad
13: 절연성 필름14: 솔더마스크13: insulating film 14: solder mask
15: 이방성 도전필름16: PI 봉지재15: anisotropic conductive film 16: PI encapsulant
17: Ni/Au 도금면18: 도전성 볼17: Ni / Au plated surface 18: conductive ball
상기 목적을 달성하기 위하여 본 발명은 반도체 칩과, 상기 반도체 칩의 메탈패드에 접속되는 본드패드와 상기 본드패드에서 인출된 통로를 따라 외부로 전기신호를 인출하는 도전성 볼이 부착되는 볼랜드로 구성된 도전 트레이스와, 상기 본드패드와 반도체 칩간을 접착시키는 접착수단과, 상기 반도체 칩을 포함하여 볼랜드외곽까지 봉지하되 볼랜드영역을 노출시키는 봉지재와, 상기 볼랜드에 부착되는 도전성 볼을 포함한 것을 특징으로 하는 반도체 패키지를 제공한다.In order to achieve the above object, the present invention provides a semiconductor chip, a conductive pad comprising a bond pad connected to a metal pad of the semiconductor chip, and a ball land attached to a conductive ball for drawing electrical signals to the outside along a path drawn from the bond pad. A semiconductor comprising: a trace, an adhesive means for bonding the bond pad to the semiconductor chip, an encapsulant for encapsulating the borland area including the semiconductor chip and exposing the borland area, and a conductive ball attached to the ballland. Provide the package.
또한 본 발명은 상기 반도체 패키지의 제조방법에 있어서, 절연성 필름위에 솔더 마스크로 도전 트레이스를 형성하기 위한 패턴을 형성하는 단계와, 상기 솔더 마스크가 형성되지 않은 절연성 필름위에 도전재로 박막패턴화하여 도전 트레이스를 형성하는 단계와, 상기 도전 트레이스 중 중앙의 본드패드위에 반도체 칩을 부착하되 접착수단을 개재하여 부착하는 단계와, 상기 반도체 칩을 포함하여 절연성필름위를 봉지하되 도전성 볼이 부착되기 위한 볼랜드 영역을 노출시키는 단계와, 상기 절연성 필름을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법을 제공한다.In addition, the present invention provides a method for manufacturing a semiconductor package, the step of forming a pattern for forming a conductive trace on the insulating film with a solder mask, and a thin film patterned with a conductive material on the insulating film on which the solder mask is not formed to conduct Forming a trace, attaching a semiconductor chip onto a bond pad in the center of the conductive trace, but attaching the semiconductor chip through an adhesive means, and encapsulating an insulating film including the semiconductor chip, wherein the ball land is attached to the conductive ball. And exposing the region, and removing the insulating film.
아울러 본 발명은 반도체 칩과, 상기 반도체 칩의 메탈패드에 접속되는 본드패드와 상기 본드패드에서 인출된 통로를 따라 외부로 전기신호를 인출하는 도전성 볼이 부착되는 볼랜드로 구성된 도전 트레이스와, 상기 본드패드와 반도체 칩간을 접착시키는 접착수단과, 상기 반도체 칩을 포함하여 볼랜드외곽까지 봉지하되 볼랜드영역을 노출시키는 봉지재와, 상기 볼랜드에 부착되는 도전성 볼을 포함한 것을 특징으로 하는 제1반도체 패키지 위에 상기 제1반도체 패키지와 동일한 구성의 반도체 패키지가 차례로 적층구성되며, 각각의 반도체 패키지의 볼랜드에 도전성 볼이 융착되어 통전된 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.The present invention also provides a conductive trace including a semiconductor chip, a bond pad connected to a metal pad of the semiconductor chip, and a ball land attached to a conductive ball for drawing an electrical signal to the outside along a path drawn from the bond pad, and the bond. An adhesive means for adhering the pad and the semiconductor chip, an encapsulant to encapsulate the borland, including the semiconductor chip, and to expose the borland region, and a conductive ball attached to the borland. A semiconductor package having the same configuration as that of the first semiconductor package is sequentially stacked, and a conductive semiconductor ball is fused and energized to a ball land of each semiconductor package to provide a stacked semiconductor package.
이하 본 발명의 구성 및 방법에 대하여 첨부한 도면을 참조하면서 보다 상세하게 설명한다.Hereinafter, the configuration and method of the present invention will be described in more detail with reference to the accompanying drawings.
도 3a 내지 도 3f 는 본 발명에 의한 반도체 패키지의 바람직한 일실시예를 제조하기 위한 제조방법을 순차적으로 도시한 단면도이다.3A to 3F are cross-sectional views sequentially illustrating a manufacturing method for manufacturing a preferred embodiment of a semiconductor package according to the present invention.
도 3a 는 본 발명의 반도체 패키지를 제조하기 위한 절연성 필름(13)을 도시한 것이다. 상기 절연성 필름(13)은 다양한 재질의 필름을 채용할 수 있으나 바람직하게는 폴리이미드 재질의 필름을 채택함이 적합하다.3A shows an insulating film 13 for producing a semiconductor package of the present invention. The insulating film 13 may be a film of various materials, but preferably adopting a film of polyimide material.
도 3b 는 상기 절연성 필름(13) 위에 솔더 마스크(14)를 형성한 상태를 도시한 것으로 상기 솔더 마스크(14)는 도전 트레이스(12)를 형성하기 위한 마스크로사용되었다. 상기 솔더 마스크(14)는 본래 도전 트레이스(12)간의 쇼트를 방지하고 도전 트레이스(12)가 서브스트레이트에서 박리되는 것을 방지하는 수단으로 사용되는 것이 통상이나, 본 발명에서는 도전 트레이스(12)를 형성하기 위한 가이드 로드를 구성한다.3B illustrates a state in which a solder mask 14 is formed on the insulating film 13, and the solder mask 14 is used as a mask for forming the conductive trace 12. The solder mask 14 is typically used as a means of preventing short between the conductive traces 12 and preventing the conductive traces 12 from peeling off from the substrate. However, in the present invention, the conductive traces 12 are formed. Configure the guide rod for
도 3c 는 상기 솔더 마스크(14)에 의해 형성된 홈을 따라 도전 트레이스(12)를 형성한 상태를 도시한 단면도이다. 상기 도전 트레이스(12)는 통상 구리(Cu)를 사용하며 절연성 필름(13)위에 박막형성한다. 상기 도전 트레이스(12)는 크게 볼랜드(12a)와 본드패드(12b) 및 상기 볼랜드(12a)와 본드패드(12b)를 연결하는 통전로(도시 생략함)로 이루어지며 본 도면에서는 상기 통전로는 도시 생략하였다.3C is a cross-sectional view showing a state where the conductive trace 12 is formed along the groove formed by the solder mask 14. The conductive trace 12 typically uses copper (Cu) and forms a thin film on the insulating film 13. The conductive trace 12 is largely composed of a ball land 12a and a bond pad 12b and a conductive path (not shown) connecting the ball land 12a and the bond pad 12b. Illustration is omitted.
상기 볼랜드(12a)는 절연성 필름(13)의 외곽부에 형성하며 중앙부에 형성하는 본드패드(12b)와 연결되어 있다. 상기 본드패드(12b)는 이후 부착되는 반도체 칩(11)의 메탈패드(11a)와 대응되는 위치에 형성되며 개별 본드패드(12b)는 통상 하나의 볼랜드(12a)와 연결되어 있다.The ball land 12a is formed at the outer portion of the insulating film 13 and is connected to the bond pad 12b formed at the center portion. The bond pad 12b is formed at a position corresponding to the metal pad 11a of the semiconductor chip 11 to be attached later, and the individual bond pads 12b are usually connected to one ball land 12a.
도 3d 는 절연성 필름(13) 위에서 솔더 마스크(14)를 제거한 후 반도체 칩(11)을 부착한 상태를 도시한 단면도이다.3D is a cross-sectional view illustrating a state in which the semiconductor chip 11 is attached after the solder mask 14 is removed from the insulating film 13.
상기 솔더 마스크(14)를 제거할 때는 여러가지 방법이 채용될 수 있으나, 상기 솔더 마스크(14)와 반응하는 에칭액을 사용하여 제거함이 바람직하다.Various methods may be employed to remove the solder mask 14, but it is preferable to remove the solder mask 14 using an etchant reacting with the solder mask 14.
상기 절연성 필름(13)의 도전 트레이스(12) 위에 반도체 칩(11)을 부착할 때는 반도체 칩(11)의 메탈패드(11a)와 도전 트레이스(12)의 본드패드(12b)가 정확히 얼라인된 상태에서 부착한다. 이때 특징적인 것은 상기 반도체 칩(11)과 도전 트레이스(12) 사이에 이방성 도전필름(15)을 개재하는 것이다.When the semiconductor chip 11 is attached onto the conductive trace 12 of the insulating film 13, the metal pad 11a of the semiconductor chip 11 and the bond pad 12b of the conductive trace 12 are correctly aligned. Attach in the state. At this time, the characteristic is to interpose the anisotropic conductive film 15 between the semiconductor chip 11 and the conductive trace 12.
상기 이방성 도전필름(Anisotropic Conductive Film:이하 ACF:15)은 수~수십 마이크로 단위의 얇은 접착수지의 내부에 대략 5㎛의 직경으로 된 다수의 전도성 알맹이에 폴리머(polymer)가 코팅된 것으로, 열압력을 받게 되면 압력에 의해 전도성 알맹이에 코팅된 폴리머가 깨지면서 전도성 알맹이끼리 연결되어 통전상태를 유지하고, 그 외부분은 절연상태가 지속된다.The anisotropic conductive film (ACF: 15) is a polymer coated on a plurality of conductive particles having a diameter of approximately 5 μm inside a thin adhesive resin of several tens to several tens of micro units. When it receives, the polymer coated on the conductive kernel is broken by the pressure, and the conductive kernels are connected to each other to maintain the energized state.
이와 같은 특성을 지니고 있는 ACF(15)을 개재하게 되면 반도체 칩(11)의 메탈패드(11a)와 도전 트레이스(12)의 본드패드(12b)사이에서 ACF(15)가 압착되면서 상기 두 금속사이에서만 도전이 이루어지고 기타 영역에서는 도전이 이루어지지 않은채 접착성만이 유지된다.When the ACF 15 having such characteristics is interposed therebetween, the ACF 15 is compressed between the metal pad 11a of the semiconductor chip 11 and the bond pad 12b of the conductive trace 12. Only adhesion is maintained without conduction in other areas.
즉, ACF가 개재된 반도체 칩(11)과 절연성 필름(13)은 리플로우 과정을 거치면서 고온에서 융착되고 저온에서 고착되는데 이때 소정의 압력을 가해주므로써 서로 접착력을 갖게 되고 아울러 반도체 칩(11)의 메탈패드(11a)와 도전 트레이스(12)의 본드패드(12b)가 ACF(15)의 금속 알맹이에 의해 더욱 뛰어난 접속신뢰성을 갖게 되는 것이다.That is, the semiconductor chip 11 and the insulating film 13 interposed between the ACF are fused at high temperature and fixed at low temperature during the reflow process. At this time, the semiconductor chip 11 is bonded to each other by applying a predetermined pressure. The metal pad 11a of the ()) and the bond pad 12b of the conductive trace 12 will have more excellent connection reliability by the metal grain of the ACF15.
도 3e 는 상술한 바와 같이 반도체 칩이 부착된 후 절연성 필름(13)위를 봉지한 상태를 도시한 단면도이다.3E is a cross-sectional view showing a state of encapsulating the insulating film 13 after the semiconductor chip is attached as described above.
상기 봉지재(16)로는 에폭시와 같은 몰딩재를 사용함도 바람직하나 본 발명에서는 PI(폴리이미드)재(16)를 채용하여 봉지함이 적합하다. 상기 폴리이미드(16) 코팅은 반도체 칩(11)을 보호하고 도전 트레이스(12)의 박리를 방지하기 위함이며각 도전 트레이스(12)가 서로 접촉되어 쇼트되는 것을 방지한다.As the encapsulation material 16, a molding material such as epoxy is preferably used, but in the present invention, encapsulation is suitable by employing a PI (polyimide) material 16. The polyimide 16 coating protects the semiconductor chip 11 and prevents peeling of the conductive traces 12 and prevents the conductive traces 12 from contacting and shorting with each other.
도 3f 는 상기 도전 트레이스(12) 중 도전성 볼(18)이 부착되기 위한 볼랜드(12a)에 Nl/Au(17)를 도금(plating)한 상태를 도시한 단면도이다.FIG. 3F is a cross-sectional view showing a state in which the Nl / Au 17 is plated on the ball land 12a to which the conductive balls 18 are attached among the conductive traces 12.
통상 도전 트레이스(12)는 구리(Cu)로 형성하기 때문에 그 특성상 산화되기 쉽다. 이를 방지하기 위하여 산화가 잘 되지 않는 Au를 도금시켜 산화성을 방지한다. 더불어 솔더볼과 같은 도전성 볼(18)이 부착되기 위해서는 볼랜드(12a) 표면이 어느정도 경도를 가져야 하는데 구리에 Au도금을 하여도 재질상 경도를 갖기 힘들다.Since the conductive traces 12 are usually formed of copper (Cu), they are easily oxidized due to their characteristics. In order to prevent this, the oxidation is prevented by plating Au which is not oxidized well. In addition, in order to attach the conductive balls 18, such as solder balls, the surface of the ball land 12a must have a certain degree of hardness.
이를 보완하기 위하여 상기 Au도금된 면에 다시 Ni도금을 하여 볼랜드면을 하드(hard)하게 해 줌으로써 도전성 볼이 융착되기 쉽도록 해준다.To compensate for this, Ni plating on the Au-plated surface makes the borland surface hard, so that the conductive balls are easily fused.
도 4 는 본 발명에 의한 반도체 패키지의 완성된 단면도를 보여주는 것으로, 도전 트레이스(12) 및 부품들을 지지하기 위해 사용되었던 절연성 필름(13)을 제거한 상태를 보여주는 단면도이다.4 shows a complete cross-sectional view of a semiconductor package according to the present invention, showing a state in which the insulating film 13 used to support the conductive trace 12 and the components is removed.
상기 절연성 필름(13)은 본 발명의 특징인 반도체 패키지의 경박단소화를 위하여 제조공정상 일시적으로 사용되었을 뿐 반도체 패키지의 구성품을 이루는 것은 아니다. 본 발명의 반도체 패키지 제조공정에서 절연성 필름(13)은 솔더 마스크(14)와 도전 트레이스(12)를 형성하고, 반도체 칩(11) 및 폴리이미드(16) 코팅을 하기 위한 지지판 역할을 수행한다. 상기 폴리이미드(16)에 의해 패키지 구조가 고착되면 절연성 필름(13)을 제거하여도 무방하게 된다.The insulating film 13 is temporarily used in the manufacturing process for light and small size reduction of the semiconductor package, which is a feature of the present invention, but does not form a component of the semiconductor package. In the semiconductor package manufacturing process of the present invention, the insulating film 13 forms a solder mask 14 and a conductive trace 12, and serves as a support plate for coating the semiconductor chip 11 and the polyimide 16. When the package structure is fixed by the polyimide 16, the insulating film 13 may be removed.
도 4 는 이와 같이 폴리이미드(16)에 의해 봉지된 상태에서 절연성 필름(13)을 제거하고 볼랜드(12a)에 도전성 볼(18)을 부착시킨 상태이다. 이로 인해 본 발명의 반도체 패키지는 기존의 반도체 패키지에 필수적으로 구성되어 있던 서브스트레이트를 제거하는 효과를 얻게 된다. 또한 그 두께 역시 반도체 칩(11)과 도전 트레이스(12)를 합한 두께에 근접하여 초박형의 반도체 패키지를 제조할 수 있다.4 is a state in which the insulating film 13 is removed in the state sealed in the polyimide 16 and the conductive balls 18 are attached to the ball land 12a. As a result, the semiconductor package of the present invention has an effect of removing the substrate which is essentially configured in the conventional semiconductor package. In addition, the thickness of the semiconductor package 11 and the conductive traces 12 may be close to the combined thickness of the ultra-thin semiconductor package can be manufactured.
도 5 는 본 발명에 의한 반도체 패키지를 상면에서 도시한 상면도이다. 도면에서 보는바와 같이 반도체 패키지의 중앙에는 내장된 반도체 칩(11)이 위치하고 있으며 상기 반도체 칩(11) 주변에 볼랜드(12a)가 형성되어 있다. 외관은 폴리이미드(16)로 봉지되어 반도체 칩(11) 및 내부의 도전 트레이스(12)를 보호하며 도시되지 않은 배면에는 반도체 칩(11) 배면의 본드패드(12b)들이 노출되어 반도체 칩(11)에서 발생하는 열방출이 용이한 구조로 되어 있다.5 is a top view showing a semiconductor package according to the present invention from the top. As shown in the drawing, an embedded semiconductor chip 11 is located at the center of the semiconductor package, and a borland 12a is formed around the semiconductor chip 11. The exterior is encapsulated with polyimide 16 to protect the semiconductor chip 11 and the conductive traces 12 therein, and the bond pads 12b on the back surface of the semiconductor chip 11 are exposed on the back surface (not shown), thereby providing a semiconductor chip 11. It is easy to dissipate heat generated from).
도 6 은 상기 도 4에 도시된 본 발명의 반도체 패키지를 적층한 적층형 반도체 패키지를 구성한 단면도이다.FIG. 6 is a cross-sectional view illustrating a stacked semiconductor package in which the semiconductor package of the present invention illustrated in FIG. 4 is stacked.
도면에서 보는 바와 같이, 상기 적층형 반도체 패키지의 일례로 3개의 유닛 반도체 패키지를 적층하였으며, 제조하고자 하는 제품에 따라 다양한 개수의 반도체 패키지 적층이 가능하다.As shown in the figure, as an example of the stacked semiconductor package, three unit semiconductor packages are stacked, and various numbers of semiconductor packages may be stacked according to a product to be manufactured.
도 3a 내지 도 3g 의 제조과정을 통하여 완성된 반도체 패키지(이하 제1반도체 패키지:20a)와 동일한 구성의 제2(20b), 제3의 반도체 패키지(20c)가 차례로 적층되어 있으며, 각 반도체 패키지의 외곽 사이즈가 정확히 일치하도록 얼라인되어 적층된다.The second and third semiconductor packages 20c having the same configuration as the semiconductor package (hereinafter referred to as the first semiconductor package 20a) completed through the manufacturing process of FIGS. 3A to 3G are sequentially stacked, and each semiconductor package is sequentially stacked. The outer dimensions of are aligned and stacked so that they exactly match.
상기 각 유닛 반도체 패키지간의 결합수단으로는 도전성 볼(18)이 사용된다.상기 도전성 볼(18)은 별도로 사용되지 않고 유닛 반도체 패키지의 볼랜드(12a)에 부착되어 있던 도전성 볼(18)을 이용하여 각 반도체 패키지를 결합시킨다.Conductive balls 18 are used as the coupling means between the unit semiconductor packages. The conductive balls 18 are not used separately, but are used by the conductive balls 18 attached to the ball lands 12a of the unit semiconductor package. Each semiconductor package is combined.
상기와 같은 적층형 반도체 패키지를 제조시 유닛 반도체 패키지를 적층한 상태에서 리플로우 과정을 거치면 도전성 볼들이 융착되면서 고착되어 특별한 공정없이 반도체 패키지를 적층시킬 수 있다.When manufacturing the stacked semiconductor package as described above, when the reflow process is performed in a state in which the unit semiconductor packages are stacked, the conductive balls are fused and adhered, thereby stacking the semiconductor packages without a special process.
도 8 은 본 발명에 의한 반도체 패키지의 다른 실시예를 도시한 단면도이다.8 is a cross-sectional view showing another embodiment of a semiconductor package according to the present invention.
상기 도 8의 반도체 패키지를 제조하는 과정은 도 7a 내지 도 7f에 도시되어 있는바, 도 3a 내지 도 3f 의 과정과 유사하므로 별도의 자세한 기술은 생략하기로 한다.The process of manufacturing the semiconductor package of FIG. 8 is illustrated in FIGS. 7A to 7F, and thus, detailed description thereof will be omitted since it is similar to the process of FIGS. 3A to 3F.
도 8에 도시된 반도체 패키지는 도전성 볼(18')이 패키지의 배면에 형성되지 않고 상면측에 형성됨을 특징으로 한다. 이와 같이 구성함으로써 상기 반도체 패키지를 마더보드 등에 실장할 때는 도 4 의 반도체 패키지와는 반대로 뒤집어 실장하도록 한다.The semiconductor package shown in FIG. 8 is characterized in that the conductive balls 18 'are formed on the upper surface side rather than the rear surface of the package. In such a configuration, the semiconductor package is mounted upside down as opposed to the semiconductor package of FIG.
상기 절연성 필름(13)은 봉지재(16)로 봉지한 뒤 도전성 볼(18')이 부착되는 과정에서 제거함이 바람직하다.The insulating film 13 is preferably removed by encapsulating with the encapsulant 16 and then attaching the conductive ball 18 '.
상기 도 8의 반도체 패키지를 적층한 상태를 도 8에 도시하였다.8 illustrates a state in which the semiconductor package of FIG. 8 is stacked.
도 6에 도시된 반도체 패키지에 비해 도전성 볼(18')이 배면에 형성되지 않음으로 적층 두께가 약간 감소되었음을 알수 있다.Compared to the semiconductor package shown in FIG. 6, the conductive balls 18 ′ are not formed on the rear surface, so that the stack thickness is slightly reduced.
위와 같은 본 발명의 구성 및 제조방법을 통해 반도체 패키지 및 이를 적층한 적층형 반도체 패키지의 경박단소화를 구현하여 제품에 적용할 수 있다.Through the configuration and manufacturing method of the present invention as described above it can be applied to a product by implementing a thin and short reduction of the semiconductor package and a stacked semiconductor package laminated thereon.
기존의 인쇄회로기판이나 리드프레임과 같은 서브스트레이트를 제거하여 반도체 패키지의 두께를 감소시켰으며, 상기와 같은 유닛 반도체 패키지를 손쉽게 적층할 수 있는 구조를 제공하여 적층형 반도체 패키지 역시 경박단소화할 수 있게The thickness of the semiconductor package is reduced by eliminating the substrates such as the existing printed circuit boards or lead frames, and by providing a structure that enables easy stacking of the unit semiconductor packages as described above, the stacked semiconductor package can be made light and short.
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