KR20030040020A

KR20030040020A - 레이크 수신기의 다중 복조 경로간의 자원 공유 장치

Info

Publication number: KR20030040020A
Application number: KR1020020045351A
Authority: KR
Inventors: 한성철
Original assignee: 삼성전자주식회사
Priority date: 2001-11-16
Filing date: 2002-07-31
Publication date: 2003-05-22
Also published as: US7039096B2; KR100480302B1; US20030103556A1

Abstract

고속 데이터 레이트을 위한 이동 통신 시스템의 레이크 수신기에 있어, 각 핑거를 위한 독립적인 하드웨어를 사용하지 않고, 복조 경로간의 자원 공유하는 장치를 제공한다. 본 발명의 첫 번째 실시예는 레이크 수신기에 있어 각 복조 경로로부터 복조된 심벌을 공통 시간 조정 버퍼를 사용하여 처리함으로서 자원을 공유하고, 본 발명의 두 번째 실시예에서는 레이크 수신기에 있어 각 복조 경로로부터 전달된 신호들을 위상 왜곡 보정부와 공통 시간 조정 버퍼를 공유함으로서 자원을 효율적으로 사용한다.

Description

레이크 수신기의 다중 복조 경로간의 자원 공유 장치{APPARATUS FOR RESOURCE SHARING BETWEEN DEMODULATION PATHS OF A RAKE RECEIVER}

본 발명은 이동 통신 시스템에 관한 것으로서, 특히 레이크 수신기의 다중 복조 경로간의 자원 공유 장치에 관한 것이다. 일반적으로 상기 레이크 수신기는 무선 채널상에서 송신단으로부터 서로 다른 경로를 통해 서로 다른 시간에 수신된 신호들의 수신 성능을 증가시키기 위해 경로 다이버시티 효과를 이용하여 상기 수신 신호들을 결합한다. 이하 도 1과 도 2를 중심으로 종래의 레이크 수신기의 구조를 설명한다. 즉, 상기 도 1과 도 2는 일반적인 레이크 수신기(100)의 구조를 나타낸 도면이다. 상기 레이크 수신기(100)는 안테나(104)로부터 수신된 신호를 디지털 데이터로 변환하는 RF 아날로그 서브시스템부(102)를 포함하며, 상기 변환된 디지털 데이터는 각 핑거(106(1)-106(N))로 전달된다. 이하 상기 각 핑거(106(1)-106(N))의 기능을 설명한다. 송신단으로 전송된 심벌들은 PN역확산부에 의해 역확산되고, 상기 역확산된 심벌들과 추정 파일럿 채널 이득은 왈시 디커버링부(110(1)-110(N))와 파일럿 필터부(111(1)-111(N))에 전달된다. 상기의 과정을 거친 심벌들은 채널 추정과 위상 왜곡 보정부(112(1)-112(N))로 전달된 후 FIFO메모리의 일종인 시간 조정 버퍼들(114(1)-114(N))에 저장된다. 심벌 결합기(116)는 일정 시간 후 동일한 시각에서 상기 각 핑거들의 시간 조정 버퍼들(114(1)-114(N))로부터 각 심벌들을 읽어 결합한 후, 롱 코드 심벌들과 결합하기 위해 상기 결합된 심벌들을 롱 코드 디스크램블러(118)로 보낸다. 전력 비트 추출부(120)는 상기 각 시간 조정 버퍼들(114(1)-114(N))과 상기 심벌 결합기(116)에 연결되어 있다. 상기의 심벌 결합기와 롱 코드 디스크램블러, 전력 비트 추출부는 하나의 장치(기록 해독 제어부:122)로 구현할 수 있다.

도 2는 핑거에서 전달된 심벌들이 상기 심벌 결합기(116)에서 결합되는 과정을 보인 것으로서 A,B,C,D의 기호는 상기 레이크 수신기(100)의 상기 시간 조정 버퍼들(114(1), 114(2), 114(3)그리고114(N))에 저장되어 있는 데이터 심벌을 의미한다. 심벌의 숫자는 임의 프레임에서의 그들의 연속적인 심벌 순서를 의미한다. 다수의 복조 핑거(106(1)-106(N))는 다른 도착 시간을 가진 복조된 신호들을 동일한 동작으로 처리한다. 그러므로, 상기 각 복조 핑거(106(1)-106(N))의 하드웨어는 동일한 구성을 가진다.

상기 레이크 수신기(100)의 상기 각 복조 핑거(106(1)-106(N)는 시간적으로서로 독립하여 심벌들을 복조하고 상기 복조된 심벌들은 상기 시간 조정 버퍼들(114(1)-114(N))에 저장된다. 즉 모든 경로로부터 심벌이 복조된 후에야 심벌 결합이 가능함으로서 상기 시간 조정 버퍼들(114(1)-114(N))은 시간적으로 가장 늦은 경로로부터 신호가 수신되어 심벌이 복조될 때까지 먼저 복조된 다른 심벌들을 저장한다. 이후 모든 경로의 심벌들이 복조된 후 상기 각 복조 핑거의 시간 조정 버퍼에 저장된 모든 심벌에 대한 결합을 수행한다. 자신의 시간 기준을 가지고 동작하는 것이 가능하도록 각 복조 핑거들(106(1)-106(N))의 시간 조정 버퍼는 같은 크기의 시간 조정 버퍼로 구현되어야 한다.

예를 들면 CDMA-2000시스템의 RC3,4,5모드 중의 하나의 모드에서 요구하는 시간 조정 버퍼는 다음과 같다.

(FCH_FIFO_DEPTH + SCH_FIFO_DEPTH + DCCH_FIFO_DEPTH + PILOT_ENERGY_FIFO_DEPTH) *DATA_WIDTH * 핑거의 수

즉, 높은 데이터 레이트를 지원하기 위해서는 데이터를 저장하기 위한 FIFO 메모리의 크기가 증가되고, 또한 레이크 수신기의 구조도 복잡해진다.

CDMA2000이나 UMTS와 같은 3세대 이동 통신방식이나 다른 고속 데이터 레이트을 위한 이동통신 시스템에서는 상기 고속 데이터 레이트을 위해 저장되어야 할 심벌이 더 많아짐에 따라 FIFO의 크기가 현저히 증가될 것이 요구된다. 게다가 효율적인 소프트 핸드오프와 다중 경로 다이버시티의 효과를 증대시키기 위해 핑거의 수도 증가된다. 이를 위해 각 핑거에서 같은 크기의 시간 조정 버퍼들이 독립적으로 구현됨에 따라 FIFO 메모리 크기의 증가와 상기 핑거의 증가에 따른 시간 조정버퍼의 수도 증가하게 된다. 즉 상기 레이크 수신기의 크기가 증대되고 구조 또한 복잡해진다.

따라서 고속 데이터 레이트를 가지는 이동통신 시스템을 위한 레이크 수신기는 같은 크기의 시간 조정 버퍼를 독립적인 하드웨어로 사용하지 않고 복조 경로 사이에 자원 공유함으로서 상기 레이크 수신기의 하드웨어 크기와 복잡성은 줄일 수 있다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 레이크 수신기는 각 핑거를 위해 독립적인 하드웨어 자원을 사용하지 않고 복조 경로간에 자원 공유가 가능한 고속 데이터 레이트를 위한 이동 통신 시스템을 구현한다. 즉, 본 발명의 레이크 수신기는 복조 경로의 수가 증가함에도 불구하고 더 작은 회로를 사용함으로서, 고속 데이터 레이트에 대하여 더 많은 복조 경로를 지원할 수 있으며 하드에어의 복잡도도 줄일수 있다. 이로 인해 본 발명의 레이크 수신기는 고속 데이터 레이트를 위한 이동 통신 시스템에 있어 구조적으로 간단함을 가져온다.

본 발명의 첫 번째 실시예에 따른 레이크 수신기는 복조 심벌들을 위한 복수개의 복조 경로와 상기 각 복수 개의 복조 경로로부터 복조된 해당 복조 심벌들을 저장하기 위한 메모리 저장부(공통 시간 조정 버퍼)와 복조된 심벌들을 수신하고, 메모리 저장부내의 복조된 심벌들의 저장을 제어하기 위해 복수 개의 복조 경로와 연결되어 있는 저장 제어 회로부(메모리 제어부)를 포함한다.

본 발명의 두 번째 실시예에 따른 레이크 수신기는 복조 심벌을 위한 복수 개의 복조 경로와 상기 복조된 심벌들을 수신하기 위한 복수 개의 각 복조 경로와 연결되어 있는 저장 제어 회로부(메모리 제어부)와 복조된 심벌의 위상 왜곡을 보정하기 위해 상기 저장 제어 회로와 연결되어 있는 위상 왜곡 보정부와 상기 저장 제어 회로부로부터 수신된 신호에 따라 상기 복조된 심벌들을 저장하기 위한 메모리 저장부(공통 시간 조정 버퍼)를 포함한다.

도 1은 종래의 일반적인 레이크 수신기를 나타낸 도면.

도 2는 도 1의 레이크 수신기에 있어 시간의 흐름에 따라 심벌이 결합되는 과정을 나타낸 도면.

도 3은 본 발명의 첫 번째 실시 예인 공통 시간 조정 버퍼를 사용한 레이크 수신기를 나타낸 도면.

도 4는 도 3의 레이크 수신기에 있어 시간의 흐름에 따라 심벌이 결합되는 과정을 나타낸 도면.

도 5는 본 발명의 두 번째 실시 예인 공통 시간 조정 버퍼와 위상 왜곡 보정부를 사용한 레이크 수신기를 나타낸 도면.

도 6은 본 발명인 공통 시간 조정 버퍼와 위상 왜곡 보정부를 사용한 자원 공유 장치에 있어 우선 순위 결정부를 나타낸 도면.

도 7은 도 6의 우선 순위 결정부에 있어, 대기 상태부를 나타낸 도면.

도 8은 도 6의 우선 순위 결정부에 있어, 대기 상태부의 동작을 설명한 도면.

도 9은 도 6의 우선 순위 결정부에 있어, 자원 공유 상태부를 나타낸 도면.

도 10은 도 6의 우선 순위 결정부에 있어, 인식 신호 발생부를 나타낸 도면.

도 11은 도 3의 레이크 수신기에 있어, 타이밍도를 나타낸 도면.

도 12는 도 5의 레이크 수신기에 있어, 타이밍도를 나타낸 도면.

도 13a~13c는 핑거와 탐색기의 포지션을 시간으로 나타낸 도면.

도 14는 2개의 핑거 포지션 비교기를 나타낸 도면.

도 15는 4개의 핑거 포지션 비교기를 나타낸 도면.

도 16은 가장 빠른 핑거를 결정하는 논리도를 나타낸 도면.

본 발명은 이동통신 시스템에서 고속 데이터 레이트을 위한 레이크 수신기에 있어 각 핑거를 위해 독립적인 하드웨어 자원을 사용하는 대신 복조 경로 사이에 자원을 공유하는 장치에 관한 것이다. 즉, 본 발명의 상기 레이크 수신기는 복조 경로의 수가 증가함에도 불구하고 더 작은 회로를 사용함으로서, 고속 데이터 레이트에 대하여 더 많은 복조 경로를 지원할 수 있으며 하드에어의 복잡도도 줄일수 있다. 따라서 상기 고속 데이터 레이트를 위한 이동통신 시스템에서의 종래의 레이크 수신기와 비교하여 간단한 구성을 가지게 된다.

상기 레이크 수신기에 있어, 본 발명의 첫 번째 자원 공유구조는 시간 조정 버퍼를 복조 경로 사이에서 자원 공유하는 것이고, 본 발명의 두 번째 자원 공유구조는 시간 조정 버퍼와 위상 왜곡 보정부를 복조 경로 사이에서 자원공유하는 것이다. 상기 시간 조정 버퍼만을 공유하는 경우에는 FIFO 구현에 소요되는 메모리의 면적이 도 1에 도시된 종래의 일반적인 레이크 수신기에 비해 1/(복조 경로의 수)로 감소하게 된다. 상기 두 번째 자원 공유구조의 상기 레이크 수신기의 크기는 더욱 감소하게 된다. 왜냐하면 위상 보상을 구현하기 위해 요구되는 회로의 면적은 1/(복조 경로의 수)로 감소하게 되고, 또한 시간 조정 버퍼의 공유 자원을 제어하기 위한 메모리 제어부는 위상 보상을 위한 자원을 제어하기 위해서도 사용되기 때문이다.

이하 본 발명의 첫 번째 실시 예를 도 3과 도 4를 중심으로 설명한다.

도 3은 본 발명의 일 실시 예에 따른 시간 조정 버퍼의 공유 구조를 가진 레이크 수신기(300)를 나타낸 도면이다. 이하 상기 도 3을 중심으로 본 발명의 내용을 상세하게 설명한다. 상기 레이크 수신기(300)는 안테나(304)로부터 수신된 신호를 디지털 데이터 심벌로 변환하는 RF 아날로그 서브 시스템부(302)를 포함하며, 상기 변환된 디지털 데이터 심벌은 각 핑거(306(1)-306(N))로 전달된다. 이하 상기 각 핑거(306(1)-306(N))의 기능을 설명한다. 송신단으로 전송된 심벌들은 PN역확산부(308(1)-308(N))에 의해 역확산되고, 상기 역확산된 심벌들과 추정 파일럿 채널 이득은 왈시 디커버링부(310(1)-310(N))와 파일럿 필터부(311(1)-311(N))에 전달된다. 상기의 과정을 거친 심벌들은 위상 왜곡 보정부(312(1)-312(N))로 전달된다. 즉 각 복조 핑거들(306(1)-306(N))에서는 마지막으로 위상 보상된 심벌 데이터가 출력된다. 심벌 데이터는 다른 물리 채널에 속하고, 다른 물리 채널에 속하는 데이터 심벌과 각 채널의 데이터 레이트는 주위 환경에 의해서 변화된다. 물리 채널에서 각 채널은 무선 링크상에서 왈시 코드나 OVSF 코드에 의해 구분된다. 이하에서는 CDMA 2000 시스템에서의 구현 방법을 예로 들어 보인다.

상기 CDMA2000 시스템은 RC(Radio Configuration)에 따라 물리 채널의 종류와 수가 달라진다. RC가 3, 4, 5에서의 물리 채널은 음성 신호의 전송을 위한 FCH(Fundamental Channel), 데이터의 전송을 위한 SCH(Supplemental Channel), 제어 신호의 전송을 위한 DCCH(Dedicated Control Channel), 순방향 전력 제어를 위한 파일럿 채널 에너지(Pilot Channel Energy), 역방향 전력 제어를 위한 전력 제어 서브채널(Power Control Subchannel) 1, 2, 3이 있다. 또한 RC가 1, 2에서 물리 채널은 음성 신호 및 데이터 전송을 위한 채널(FCH,SCH) 1,2,3,4,5,6,7이 있고 전력 제어 서브채널을 위한 채널 1,2,3이 있다.

상기 위상 왜곡 보정부(312(1)-312(N))를 통해 위상 보상된 심벌들은 공통 시간 조정 버퍼부(314)에 전달되어 저장된다. 이 때 상기의 심벌들은 피연산자 선택부(316)와 심벌 결합기(318)를 경유한 후에 상기 공통 시간 조정 버퍼부(314)에 전달된다. 따라서 상기 각 핑거(306(1)-306(N))에 대응하는 복조 심벌들은 상기 공통 시간 조정 버퍼부(314)에 저장된다. 즉 상기 공통 시간 조정 버퍼부(314)는 모든 핑거들(306(1)-306(N))에 의해 공유된다.

상기 공통 시간 조정 버퍼부(314)는 가장 효율적인 면적을 사용하기 위해 특정 시간에, 단 하나의 읽기 요구나 기록 요구를 수행하도록 하는 싱글 포트 메모리로 구현된다. 따라서 상기 레이크 수신기(300)의 상기 피연산자 선택부(316)는 상기 공통 시간 조정 버퍼부(314)에 동일한 시간에 2 이상의 데이터를 기록하는 데이터 기록 요구는 허용하지 않는다. 더욱이 각 경로의 각 채널에서 기록 요구 신호가 발생하면 해당 심벌들은 즉시 저장되지 않는다. 대신 기록 요구가 허락될 때까지대기한다. 같은 방법으로 읽기 요구도 허락될 때까지 대기한다. 각 핑거와 심벌 결합기는 서로 독립적으로 작용함으로서 동일한 시간에 읽기 요구나 기록 요구가 발생한다. 그러므로 상기 읽기 요구나 기록 요구에 대해 어느 하나를 먼저 선택할지 결정하는 것이 필요하다.

이런 목적을 위해 우선 순위 결정부(600)는 대기하고 있는 상기 읽기 요구나 기록 요구 사이에서 높은 우선 순위를 가지는 신호를 결정하여야 한다. 상기 선택된 요구에 대한 피연산은 상기 피연산자 선택부(316)에 의해 다루어진다. 상기 우선 순위 결정부(600)의 기능과 동작에 대한 자세한 설명은 하기에서 설명할 도 6부터 도 10에서 자세히 설명한다. 상기 메모리 제어부(326)는 선택된 요구가 읽기 요구인지 기록 요구인지의 여부에 따라 동작 상태를 결정한다. 상기 선택된 요구가 기록 동작이라면 상기 피연산자 선택부(316)에 의해 선택된 심벌을 상기 공통 시간 조정 버퍼부(314)에 직접 저장할 것인지, 상기 공통 시간 조정 버퍼부(314)에 저장되어 있는 심벌과 심벌 결합기(318)에 의해 결합하야 저장할 것이지 결정한다. 직접 저장은 가장 먼저 처리된 복조 경로에 의한 심벌일 때에 선택된다. 그 외의 경우에는 심벌이 저장된 심벌들과 결합하는 것이 선택된다. N복조 핑거에 의해 N심벌들이 수신되면 공통 시간 조정 버퍼의 해당 위치에 수신된 순서에 따라 더해진다. 이에 대해 하기에서 더욱 자세히 설명한다.

N복조 경로에 의해 심벌들이 수신된 후, 상기 심벌 결합기(318)는 상기 공통 시간 조정 버퍼부(314)에 의해 결합된 신호들을 읽어 결합함으로서 하나의 결과치가 발생되도록 결합된다. 상기 결합된 심벌들은 롱 코드를 가진 심벌을 가지고 역확산을 수행하기 위해 롱 코드 디스크램블러(320)로 보내진다. 또한 결합된 심벌들은 전력 비트들을 추출하기 위해 전력 비트 추출부(322)로 보내진다. 상기의 심벌 결합기와 롱 코드 디스크램블러, 전력 비트 추출부는 하나의 장치(기록 해독 제어부:122)로 구현할 수 있다.

도 4에서는 핑거의 수가 4라고 가정하고, 각 핑거 A, B,C,D는 도3의 핑거 306(1), 306(2), 306(3),306(N)에 해당된다. 즉 심벌의 수는 임의의 프레임에서의 심벌 순서를 의미한다. 상기 복수개의 복조 핑거(306(1)-306(N))들은 서로 다른 수신 시간을 가진 복조 신호들을 동일한 방법으로 처리한다. 따라서 각 핑거의 하드웨어는 동일한 구성을 가진다.

동일한 번호를 가진 심벌들은 상기 공통 시간 조정 버퍼부(314)의 동일한 위치에 저장된다. 상기 도 4에서는 심벌 3에 대한 저장 과정을 예로 보이고 있다. 심벌 A3(A3는 복조 심벌 A3와 D3 중에서 가장 빨리 수신된 심벌)가 수신되면 미리 결정된 상기 공통 시간 조정 버퍼부(314)의 특정 위치에 기록된다. B3가 수신되면 상기 공통 시간 조정 버퍼부(314)로부터 상기 심벌 A3을 읽고 상기 심벌 B3와 결합한 뒤 상기 공통 시간 조정 버퍼(314)의 동일한 위치에 다시 기록한다. 심벌 C3와 D3도 동일한 방법으로 이전 심벌들과 결합된다. 마지막으로 상기 심벌 D3가 수신된 후에는 상기 공통 시간 조정 버퍼부(314)에 A3+B3+C3+D3의 값이 저장된다. 따라서 심벌 결합기(318)는 상기 시간 조정 버퍼부(314)의 해당 위치에서 A3+B3+C3+D3의 값을 읽는다.

레이크 수신기(300)의 각 복조 경로나 핑거(306(1)-306(N))에서는 상기 공통시간 조정 버퍼부(314)에 위상 왜곡이 보상된 심벌들을 저장하기 전에 자원 공유를 위해 메모리 제어부(326)에 기록 요구 신호를 전달한다. 예를 들면 CDMA2000시스템에서의 RC가 3,4,5중의 하나이고 상기 시스템의 핑거 수가 4개이면, 각 핑거는 7개의 물리 채널을 가진다. 그러므로 기록 요구는 28개의 물리 채널로부터 매 순간마다 일어난다. 반면에 읽기 요구는 7개의 물리 채널로부터 매 순간마다 일어난다. 우선 순위 결정부(600)는 핑거와 심벌 결합기로부터 매 순간 기록요구를 탐지하여 우선 순위에 따라서 한번에 하나씩 처리한다.

즉, 상기 레이크 수신기(300)는 단 하나의 공통 시간 조정 버퍼부(314)를 포함하며, 가장 빠른 경로로부터 심벌에 대한 기록 요구가 있으면 상기 공통 시간 조정 버퍼부(314)의 미리 결정된 영역에 기록한다. 그리고 다른 복조 경로로부터 수신된 심벌의 기록 요구가 있으면, 상기 심벌은 미리 저장된 심벌과 결합한다. 그리고 상기 결합된 심벌은 상기 공통 시간 조정 버퍼부(314)의 동일한 위치에 새로이 저장된다. 이러한 동작은 가장 마지막 경로에 의한 심벌의 기록 요구가 완전히 진행될 때까지 반복적으로 수행한다. 그러므로 마지막 경로로부터 수신된 심벌과 결합이 이루어지면 모든 경로로부터 전송된 심벌의 결합이 이루어지고, 상기 공통 시간 조정 버퍼부(314)의 특정한 위치에 저장된다.

그러므로, 본 발명에 의하면 상기 레이크 수신기(300)는 자원 공유를 위한 공통 시간 조정 버퍼부(314)에 현재 심벌을 기록하기 전에 상기 심벌이 가장 빠른 경로에 의한 복조 핑거인지의 여부를 결정하여야한다. 본 발명의 실시예에서는 각 핑거의 포지션(Position)을 비교함으로서 결정된다. 특정 핑거의 포지션은 탐색기의 PN열 생성기와 초기값이 0인 핑거사이의 PN열 생성기의 상대적인 시간의 차이로 알 수 있다.

상기 탐색기의 PN열 생성기와 상기 각 핑거의 PN열 생성기는 상기 탐색기의 PN열 생성기와 이에 대응되는 레이크 수신기의 핑거의 PN열 생성기 사이에 상대적인 시간차를 파악하기 위해 임의의 시점에서 0으로 초기화한다. CDMA 2000시스템에서는 포지션의 범위가 쇼트 PN열의 주기인 26.67ms이므로 32768 PN 칩이 되고 해상도는 1/8칩이다.

설명을 쉽게 하기 위해, 초기화 후 규칙적으로 동작하는 임의의 PN열 생성기를 가정한다. 상기 각 핑거나 탐색기의 PN열 생성기는 상기 임의의 PN열 생성기보다 빠르거나 느리게 동작하며 이를 회전(slew) 동작이라 한다. 상기 회전 동작의 시간적 차이에 대해서는 도 13 A부터 도 13 C에서 보여준다. 상기 쇼트 PN 코드의 주기가 32768칩이므로 PN 생성기의 위치는 원으로 나타낼 수 있다. 임의의 PN 생성기가 회전하지 않는다면, 그것의 위치는 0으로 고정된다. 상기 PN열 생성기의 위치가 상기 임의의 PN열 생성기보다 느리게 동작하면 도 13 A와 도 13 C에서 보인 것처럼 시계 방향으로 양의 값을 가진다. 반면에 상기 PN열 생성기의 위치가 상기 임의의 PN열 생성기보다 빠르게 동작하면 도 13 B와 도 13 C에서 보인 것처럼 시계 방향으로 음의 값을 가진다. 따라서 상기 핑거의 포지션은 두 핑거의 포지션을 비교하여 하나의 핑거에서 다른 하나의 핑거의 차를 구함으로서 이루어진다.

만약 2이상의 핑거가 동일한 포지션에 있다면, 복조 핑거의 1/8 PN 칩 단위인 18비트 위치에 부가되어 있는 00, 01, 10, 11을 분석하여 가장 빠른 핑거를 결정하여야 한다. 따라서 각 핑거의 관계있는 시퀀스는 20비트의 포지션의 차를 구함으로서 결정된다.

도 14는 2개의 핑거의 위치를 비교하는 20비트 포지션을 보인다. 20비트 포지션을 가진 P0와 P1는 각 핑거 1또는 2의 18비트 포지션과 그들 각각에 해당하는 테일 비트(Tail bit)(00, 01)로 이루어져 있다. P0에서 P1을 감산한 20비트의 결과 비트값은 P0_LE_P1으로 나타낸다. 만약 P0가 P1보다 양의 방향으로 180도 떨어져 있는 0도라면, P0_LE_P1의 값은 0이 된다. 이것의 의미는 핑거 1이 핑거 0보다 빠르다는 것을 의미한다. 또한 만약 P0가 P1보다 음의 방향으로 180도 떨어져 있는 0도라면, P0_LE_P1의 값은 1이 된다. 이것의 의미는 핑거 0이 핑거 1보다 빠르다는 것을 의미한다. 두 핑거가 180도 떨어져 있을 경우 빠른 핑거를 결정하는 것은 수월하다. 그러나 그런 상태는 핑거들이 서로 떨어져 배치될 수 없기에 다중 경로에 의한 도착 시간은 상기와 같은 제약 때문에 구별이 불가능하다.

도 14의 두 핑거의 포지션을 비교하는 비교기의 기능을 확장하여, 4개의 핑거거 주어진다면 독립적으로 핑거를 2개씩 2쌍을 비교한 후, 비교된 각 핑거에 의해 다시 가장 빠른 핑거를 결정하는 과정을 도 15에서 보여준다. 이하 상기 도 15를 살펴보면, 4개의 비교하여야 할 핑거가 주어진다면 먼저 P0과 P1중에서 빠른 핑거를 감산기(1501)와 MSB(Most Significant Bit) 선택기(1502)를 사용하여 찾는다. 그런 다음 두 핑거 중 빠른 포지션의 값은 P0_LE_P1의 결과값을 이용하여 멀티플렉스(1503)로 선택하여 PA로 지정한다. 같은 방법으로 P2와 P3중 빠른 포지션의 값을 감산기(1504)와 MSB 선택기(1505)와 멀티플렉스(1506)를 이용하여 PB로 지정한다.마지막으로 PA가 PB보다 빠른지 아니면 그 반대의 경우인지 감산기(1507)와 MSB 선택기(1508)를 사용하여 결정한다. 즉, PA_LE_PB, P0_LE_P1, P2_LE_P3에 의해서 가장 빠른 핑거를 선택한다. 만약 PA_LE_PB의 값이 1이면 P0이나 P1이 빠른 값이고 그리고 P0_LE_P1의 값을 이용하여 더 둘 중에서 더 빠른 값을 찾는다. 만약 PA_LE_PB의 값이 0이면 P2나 P3이 빠른 값이고 둘 중에서 더 빠른 값은 P2_LE_P3을 이용하여 찾는다.

도 16은 상기의 결정하는 과정을 보인 도면이다. 상기 도 16의 회로에서 4개의 출력 중 단 하나만이 1을 출력하고 상기 1의 값을 가지는 출력이 가장 빠른 핑거를 나타낸다. 따라서 기록 요구가 발생하면, 기록 요구를 발생한 핑거가 가장 빠른 것인지 여부를 분석하여 상기 메모리 제어부(326)는 상기 공통 시간 조정 버퍼부(314)에 직접 기록할지, 심벌을 이전의 심벌과 결합하고 이를 기록 요구가 발생한 순서에 따라 상기 공통 시간 조정 버퍼부(314)에 저장할 지의 여부를 결정한다.

모든 복조 경로로부터의 해당 신호들은 결합되어 상기 공통 시간 조정 버퍼부(314)의 동일한 위치에 저장되므로 레이크 수신기에서 요구되는 상기 공통 시간 조정 버퍼부(314)의 면적은 감소하게 된다. 예를 레이크 수신기를 사용하는 CDMA 2000 시스템의 RC3,4,5중에 하나라면 공통 시간 조정 버퍼가 요구하는 크기는 다음과 같다.

(FCH_FIFO_DEPTH + SCH_FIFO_DEPTH +DCCH_FIFO_DEPTH + PILOT_ENERGY_FIFO_DEPTH + PWR_SUBCHANNEL_DEPTH*3)*DATA_WIDTH+GUARD_BIT_WIDTH)

상기 GUARD_BIT_WIDTH는 결합 과정에서 발생하는 캐리(carry)를 저장하기 위한 것으로, LOG₂(핑거 개수)이다. 상기 GUARD BIT으로 인해 공유 구조에 필요한 메모리는 기존의 구조에서 1개의 핑거에 요구되는 메모리의 크기보다 약간 커지지만 그 증가분은 미미한 수준이다. 무엇보다도 메모리 요구량은 본 발명인 레이크 수신기(300)에서 핑거가 4개인 시스템에서는 75%로 줄어든다.

또한 각 셀(cell) 별 전력제어 심벌을 따로 저장하여 결합하기 위해 필요한 공간인 PWR_SUBCHANNEL_DEPTH는 SCH_DEPTH에 비해 휠씬 작으므로 이로 인한 증가분은 무시할 수 있다. 한편, RC가 1, 2모드일 경우에는 RC 3, 4, 5모드에서 사용되는 SCH가 사용되지 않는 대신에 7개의 SCCH가 사용된다. SCH에서 사용되는 메모리는 7개의 SCCH에 사용되는 메모리보다 크다. 따라서 SCH의 메모리의 용량을 나누어 7개의 SCCH에 할당함으로서 RC 1, 2에서 추가적인 메모리의 소요없이 구현이 가능하다.

기존의 레이크 수신기의 구조는 기준 시간 발생기(Reference Timing Generator; RTG)에 의한 해당 심벌 경계에 의해 병렬로 다른 물리 채널에 속하는 심벌들을 결합한다. 하지만 자원 공유 레이크 수신기(300)의 구조에서는 RTG 타이밍에 의하여 메모리 제어부(326)에 읽기 요구를 전달한다. 즉 RC가 3, 4, 5일 경우 7개의 물리 채널로부터 가변적인 타이밍으로 읽기 요구가 발생하며, 메모리 제어기는 기록 요구에 대한 처리 방식과 동일하게 우선 순위를 적용하여 한번에 하나의 물리 채널에 대한 읽기 요구를 수행한다. 한편 구현된 예에서는 기록 요구와 읽기 요구가 동시에 발생하더라도 우선 순위를 적용하여 하나만을 수행한다. 즉 공통 시간 조정 버퍼(314)는 읽기와 기록 요구가 동시에 가능한 이중포토메모리(Dual Port Memory)가 아닌 단일포트메모리(Signal Port Memory)로 구현하게 된다.

심벌 결합에 관해 전력 제어 심벌의 경우를 예로 들어본다. 일반적으로 모든 경로로부터의 심벌들을 레이크 수신기에 의해 단순히 더함으로서 심벌 결합이 이루어지는 반면, 전력 제어 심벌은 상기 심벌들을 결합하기 전에 해당 셀 별로 그룹을 짓는다.

종래의 레이크 수신기는 각 경로로부터의 심벌이 해당 시간 조정 버퍼에 분리되어 저장되기 때문에 시간 조정 버퍼부로부터 전달된 특정 심벌을 셀 별로 구분하는 것이 가능하였다. 그러나 본 발명인 자원 공유 레이크 수신기(300)의 구조에서는 모든 심벌이 기록 과정에서 결합되기 때문에 상기 전력 제어 심벌인 경우에는 다른 심벌과 구분하는 것을 고려하여야 한다. 즉, 기존 구조와 달리 전력 제어 신호를 저장하기 위한 별도의 물리 채널이 셀의 갯수만큼 있어야 한다. 구현 예에서는 3개의 셀을 지원하는데, PWR_SUBCHANNEL 1,2,3가 각각 셀 1,2,3,에 속한 심벌들만 분리하여 결합한다.

이하에서는 본 발명의 두 번째 실시 예에 대해 도 5를 중심으로 설명한다.

도 5는 본 발명의 다른 실시 예에 따른 레이크 수신기(500)의 구조를 보인 도면이다. 상기 레이크 수신기(500)는 안테나(304)로부터 수신된 신호를 디지털 데이터로 변환하는 RF 아날로그 서브시스템부(302)를 포함하며 상기 변환된 디지털 데이터들은 각 핑거(306(1)-306(N))로 전달된다. 이하 상기 각 핑거의 기능을 설명한다. 송신단에서 전송된 데이터들은 PN역확산부(308(1)-308(N))에 의해 역확산되고, 상기 역확산된 심벌들과 추정 파일럿 채널 이득은 왈시 디커버링부(310(1)-310(N))와 파일럿 필터부(311(1)-311(N))에 전달된다. 상기의 과정을 거친 데이터들은 피연산자 선택부(316)로 전달된다. 각 핑거의 출력은 심벌이 아니라 각 채널별 상관기 출력과 파일럿 채널 이득 추정값이다.

첫 번째 실시 예에 의한 공통 시간 조정 버퍼(314)만 공유할 때와 마찬가지로 우선 순위 결정부(600)는 현재 처리되지 않은 요청들 중 하나를 선택하여 이에 해당하는 피연산자를 받아들인다. 위상 왜곡 보상기(502)는 상기 피연산자 선택부(316)에 의해 선택된 상관기 출력값에 위상 왜곡 보상을 수행하기 위해 채널 추정값의 켤레 복소수를 곱하게 된다.

즉 상기 위상 보상기(502)는 선택된 핑거에 있어 선택된 채널을 위한 상관기의 출력에 선택된 핑거에 있어 채널 추정 필터의 출력을 곱하게 된다.

메모리 제어부(326)는 첫 번째 실시예인 공통 시간 조정 버퍼(314)만 공유하는 것과 마찬가지로, 현재의 기록 요구가 가장 빠른 복조 경로에 의한 것인지의 여부와 현재의 심벌을 상기 공통 시간 조정 버퍼(314)에 직접 기록할 것인지 이전에 저장된 심벌과 결합하여 기록할 것인지 결정한다. 즉 각 핑거(306(1)-306(N))는 상관이 끝난 후 우선 순위 결정부(600)에 기록 요구 신호를 요청한다. 상기 기록 요구 신호가 수신되면, 상기 우선 순위 결정부(600)는 공통 시간 조정 버퍼(314)로부터 미리 저장된 심벌들을 읽는 동시에 현재의 심벌과 복소 곱셈을 수행하기 위해 위상 왜곡 보정부(502)를 제어한다. 그러면, 메모리 제어기(326)는 복소 곱셈 결과인 심벌을 읽어 결합하고 이를 공통 시간 조정 버퍼(314)의 동일한 위치에 저장한다.

위상 보정부(502)는 2개의 MAC단위로 이루어져 있으며, 이 구현 예에서는 복소 곱셈을 수행하기 위해 2클럭이 소요된다. 게다가 2클럭은 메모리로부터 심벌을 읽고 또 다른 심벌과 결합하여 그 결과치을 다시 메모리에 저장하는 데에도 걸린다. 이들 2과정이 동시에 진행됨으로서 상기의 제 1실시예와 같이 읽기와 기록의 진행 과정에 단지 2클럭만이 소요된다.

도 6은 레이크 수신기(300,500)의 자원 공유 구조에 있어 우선 순위 결정부(600)의 전체 구성을 보인 것이다. 대응되는 각 핑거로부터 전달되는 물리 채널별 기록요구와 기준 시간 발생부(Reference Timing Generator :RTG)의 FIFO 읽기 포인터로부터 전달되는 채널별 읽기요구가 대기 상태부(Pending Status State Machine)(700)에 등록된다. 여기에서 요구가 등록된다는 의미는 기록 요구의 경우 해당 기록 대기(Write Pending:WrPend)비트가 1로 천이 된다는 것이며, 읽기 요청의 경우 해당 읽기 대기(Read Pending:RdPend)비트가 1로 천이 된다는 의미이다. 상기 각 읽기나 기록 대기 비트는 대응되는 읽기나 기록 요청이 발생하였으나 아직 처리되지 않은 것을 의미한다.

채널 우선 순위 결정부(604)와 핑거 우선 순위 결정부(606)는 현재 기록 대기 요구(Write Pending Request)나 읽기 대기 요구(Read Pending Request)들 중에서 우선 순위에 따라서 처리할 채널과 핑거를 각각 선택한다. 선택된 채널이나 핑거에 대한 정보는 메모리 제어부(326)를 제어하기 위해 자원 공유 상태부(Resource sharing State Machine Block)(900)에 입력된다. 상기 자원 공유 상태부(900)는 메모리 제어부(326)로 채널 상태(State Channel:StCH)와 읽기 상태(State Read:StRd), 그리고 핑거 상태(State Finger:StFng)를 보낸다. 또한 인식 신호 발생부(1000)는 처리된 요구에 대한 인식 신호인 기록 인식(WrAck)와 읽기 인식(RdAck)를 생성하여 이를 대기 상태부(700)에 전달하여 해당 요구에 대한 처리가 완료되었음을 알리고 FIFO 기록/읽기 포인터부(610,612)에도 전달하여 포인터가 증가될 수 있도록 한다.

도 7과 도 8은 대기 상태부(700)의 구조와 동작을 보인 도면이다. 도 7의 상위 회로는 J번째 핑거에 있어 K번째 채널에 대한 기록 요구 처리 회로이고, 상기 도 7의 하위 회로는 J번째 핑거에 있어 K번째 채널에 대한 읽기 요구 처리 회로이다.

대기 상태부(700)는 읽기나 쓰기 요청이 발생하면 플립플롭(Flip Flop)의 상태를 1로 천이시키고, 해당되는 읽기나 기록 요청이 등록되었음을 알린다. 해당되는 읽기나 기록 요청에 대한 처리가 완료되었으면 상기 요청에 대한 승인 신호가 발생하고, 플립플롭의 상태가 다시 0으로 복귀한다. 즉, 일단 1의 상태로 천이하면 대응되는 요구에 대한 승인 신호가 수신될 때까지 그 상태를 유지한다.

채널 우선 순위 결정부(604)는 펜딩 비트 신호들 중 1의 상태에 있는 비트들을 대상으로 우선순위를 고려하여 어느 채널을 먼저 처리할 지를 결정하고 선택된 결과를 우선 채널(Priority Channel:PrioCh) 신호로 출력한다. 즉, 상기 우선 채널신호는 멀티플렉스를 사용하여 각 채널별 기록 대기 신호 중에서 해당 채널의 신호 벡터를 선택한다. 상기 멀티플렉스는 해당 채널을 위한 기록 대기 선택(WritePending Selection)신호를 출력한다.

표 1은 CDMA 2000시스템에서 물리 채널의 채널 할당의 예를 보인다. 본 발명의 실시 예에서 SCH는 가장 높은 데이터 레이트를 가지므로 높은 우선 순위에 의해 먼저 처리한다. 왜냐하면 다음 SCH 심벌에 대한 새로운 요청이 수신될 때까지 이전 심벌이 완전하게 심벌 결합이 처리되지 않기 때문이다.

Channel Number	Physical Channel
1	FCH
2	SCH or SCCH1
3	DCCH
4	Pilot Energy
5	SCCH2, SCCH3
6	SCCH4, SCCH5
7	SCCH6, SCCH7
8	Power Subchannel 1
9	Power Subchannel 2
10	Power Subchannel 3

각 물리 채널에서 심벌들은 I arm과 Q arm이 분리된 포맷을 하고 있어 복잡하다. 그러나 그들은 하나의 스트림(Stream)으로 곱해지므로 심벌을 생성하는 로직보다 심벌을 읽는 로직쪽의 시간 여유가 더 적게된다. 그러므로 표 2에서 보인 것과 같이 기록 요청보다 읽기 요청에 더 높은 우선 순위를 가지게 된다. 즉 대부분 채널이 기록 요구는 해당 채널의 심벌 주기만큼의 시간 내에 처리하면 되는데, 상기 SCH의 경우 확산 계수(SF)가 4일 때 가장 짧은 심벌 주기를 가지므로, 이를 최우선적으로 처리한다.

Priority	Input Condition	Output	Chammel& Access Type
Priority	Input Condition	PrioCh[10:1]	Chammel& Access Type	PrioRd
1	Ch.2 RdPend=1	'b0000000010	1	SCH read
2	Ch.2WrPend[N:1] !=1	'b0000000010	0	SCH write
3	Ch.1 RdPend=1	'b0000000001	1	FCH read
4	Ch.3 RdPend=1	'b0000000100	1	DCCH read
5	Ch.4 RdPend=1	'b0000001000	1	SCCH2, SCCH3 read
6	Ch.5 RdPend=1	'b0000010000	1	SCCH4, SCCH5 read
7	Ch.6 RdPend=1	'b0000100000	1	SCCH6, SCCH7 read
8	Ch.7 RdPend=1	'b0001000000	1	Power Subchannel 1 read
9	Ch.8 RdPend=1	'b0010000000	1	Power Subchannel 2 read
10	Ch.9 RdPend=1	'b0100000000	1	Power Subchannel 3 read
11	Ch.10 RdPend=1	'b1000000000	1	Pilot Energy read
12	Ch.1WrPend[N:1] !=1	'b0000000001	0	FCH write
13	Ch.3WrPend[N:1] !=1	'b0000000100	0	DCCH write
14	Ch.4WrPend[N:1] !=1	'b0000001000	0	SCCH2, SCCH3 write
15	Ch.5WrPend[N:1] !=1	'b0000010000	0	SCCH3, SCCH3 write
16	Ch.6WrPend[N:1] !=1	'b0000100000	0	SCCH4, SCCH3 write
17	Ch.7WrPend[N:1] !=1	'b0001000000	0	Power Subchannel 1 write
18	Ch.8WrPend[N:1] !=1	'b0010000000	0	Power Subchannel 2 write
19	Ch.9WrPend[N:1] !=1	'b0100000000	0	Power Subchannel 3 write
20	Ch.10WrPend[N:1] !=1	'b1000000000	0	Pilot Energy write

핑거 우선 순위 결정부(606)는 동일한 물리 채널에서 동시에 2이상의 핑거에서 기록요구가 발생하더라도 모든 핑거(306(1)-306(N))에서 동일한 시간 여유가 가지므로 임의의 순서로 기록 요구를 처리한다. 표 3은 낮은 번호를 가진 핑거를 먼저 처리하는 우선 순위 적용의 예를 보인 것으로서, X의 의미는 돈 케어(don't care)를 나타낸다. 즉 표 3에서 같은 채널에 대한 읽기 요구가 복수개의 핑거(306(1)-306(N))로부터 동시에 발생할 때 우선 순위를 결정하는 예를 보인 것이다.

WrPendSel[4:1]	PrioFng[4:1]
'bXXX1	'b0001
'bXX10	'b0010
'bX100	'b0100
'b1000	'b1000

도 9는 레이트 수신기(500)에 있어 자원 공유구조에서 한번에 하나의 요구를 처리하기 위해 시간을 제어하는 자원 공유 상태부(900)의 상태 천이도를 보인 것이다. 상기 자원 공유 상태부(900)는 채널 우선 순위 결정부(604)와 핑거 우선 순위 결정부(606)에 필요한 타이밍을 생성한다. 만약 요구가 없을 경우(어떤 WrPend!=0그리고 어떤 RdPend!=0)에는 자원 공유는 초기 상태로 남아 있고, 만약 대기 신호가 하나라도 존재하는 경우(어떤 WrPend!=1 또는 어떤 RdPend!=1)에는 자원 공유 상태부(900)의 초기 상태는 위상 1로 천이한다.

이 때 우선 순위 결정부(600)는 현재 선택된 채널, 엑세스 타입, StCH, StRd, 그리고 StFng의 핑거 번호를 저장한다. 위상 1은 1시스템 클럭 이후에 자동적으로 위상 2로 천이하게 되는데 이는 2시스템 클럭이 각 요구를 처리하는데 필요하기 때문이다. 대기 신호에 있어, 위상 2는 초기 상태인 경우 다시 위상 1로 천이된다. 만약 위상 1에서 대기 신호가 없다면, 자원 공유 상태부(900)는 채널과 핑거그리고 연산의 값을 모두 초기화하고 다시 초기 상태로 복귀한다. 따라서 복수개의 비트가 대기 상태에 있으면 하나의 요구를 처리하고 시스템 클럭에 맞추어 다른 요구를 연속적으로 처리한다.

도 10은 인식 신호 발생부(1000)의 구조를 나타낸 도면이다. 상기 인식 신호 발생부(1000)는 자원 공유 상태부(900)에 저장해 두었던 채널, 핑거의 값과 위상 1신호가 동시에 발생하면, 해당 핑거와 해당 채널의 인식 신호(WrAck or RdAck)를 발생시켜 해당 대기 상태부(700)와 각 핑거의 기록 포인터 제어부(610)와 읽기 포인터 제어부(612)에 전달한다. 대기 상태부(700)는 인식 신호가 수신되면, 해당 대기 비트를 0으로 전환하고, 기록 포인터 제어부와 읽기 포인터 제어부는 해당 핑거의, 해당 채널의 기록 또는 읽기 포인터를 1만큼 증가시킨다.

도 11은 본 발명의 첫 번째 실시 예인 공통 시간 조정 버퍼(314)를 공유하는 레이크 수신기에 있어 3개의 기록 요구와 1개의 읽기 요구가 발생하였을 경우 시간에 따른 흐름을 보여주는 도면이다. 각 요구가 발생하면 해당 대기 비트는 1로 천이되고, 인식 신호가 수신되면 다시 0으로 재 저장된다. 여기서 처리를 위한 해당 채널은 우선 순서에 따라 선택된다. 읽기 요구가 기록 요구 후에 발생하면, 읽기 요구가 우선 순서에 따라 기록 요구보다 높은 우선 순서를 가지므로 먼저 처리된다.

도 12는 본 발명의 두 번째 실시 예인 공통 시간 조정 버퍼(314)와 위상 보상기(502)를 공유하는 레이크 수신기에 있어 3개의 기록 요구와 1개의 읽기 요구가 발생하였을경우 시간에 따른 흐름을 보여주는 도면이다. 이 경우에서 위상 3은 자원 공유부(900)에 있어 위상2와 비교하여 1클럭 만큼 지연되어 발생한다. 또한 위상 4는 위상 3과 비교하여 1클럭만큼 지연되어 발생한다. 그러나 위상 3과 위상 4는 처리를 위해 요구되는 시간을 2클럭으로 유지하기 위해 시간 상태에 있어 다음 요구인 위상 1과 위상 2와 오브랩(Overlap)한다. 공유 모드에 따른 자원 공유부(900)에서 각 위상의 동작은 표 4에서 보인다.

State of the Resource Sharing State Machine	Share only Time Deskew Buffer	Share both Time Deskew Buffer and Phase Compensator
	Write Request	Read Request	Write Request	Read Request
Phase 1	Intialpath		Read a storedsymbol	Operation forphasecompensation(1)
	Notintialpath	Read a storedsymbol
Phase 2	Intialpath	Store newsymbol	Output afterCombiningthe storedsymbol withscaling factor	Operation forphasecompensation(2)
	Notintialpath	Combine thestored symbolwith newsymbol
Phase 3	Intialpath				Read a storedsymbol
	Notintialpath			Read a storedsymbol
Phase 4	Intialpath			Store newsymbol	Output afterCombiningthe storedsymbol withscaling factor
	Notintialpath			Combine thestored symbolwith newsymbol

상술한 바와 같이 본 발명은 이동 통신 시스템에 있어, 레이크 수신기의 하드웨어의 일부를 자원 공유함으로서 상기 하드웨어의 면적과 부피가 감소함으로서 고속 데이터 레이트를 위한 이동 통신 시스템에 효율적으로 사용할 수 있다. 또한 데이터를 수신하기 위한 복조 경로의 수가 증가함에 따라 기존의 레이크 수신기에서는 상기 데이터를 저장하기 위한 메모리가 증가될 것이 요구되었으나 본 발명에서는 복조 경로의 수가 증가됨에도 불구하고 기존의 메모리를 이용할 수 있다.

Claims

이동통신 시스템에 있어서, 복조 심벌을 위한 복수 개의 복조 경로를 가지는 레이크 수신기에 있어서,

복수 개의 각 복조 경로로부터 해당 복조 심벌들을 저장하기 위한 공통 시간 조정 버퍼부와,

상기 공통 시간 조정 버퍼에 상기 수신한 복조 심벌들의 저장을 제어하는 상기 복수 개의 각 복조 경로와 연결되어 있는 메모리 제어부를 포함함을 특징으로 하는 상기 장치.
제 1항에 있어서, 상기 레이크 수신기는,

저장된 복조 심벌들의 기록을 읽고 상기 기록에 따라 복조 심벌들을 제어하는 기록 해독 제어부를 포함함을 특징으로 하는 상기 장치.
제 1항에 있어서, 상기 레이크 수신기는,

상기 공통 시간 조정 버퍼에 상기 복조 심벌들을 저장하기 전에 상기 복수 개의 각 복조 경로에 해당하는 상기 복조 심벌들의 위상 왜곡을 보상하기 위한 상기 메모리 제어부와 연결되어 있는 위상 왜곡 보정부를 포함함을 특징으로 하는 상기 장치.
이동통신 시스템에 있어서, 복조 심벌을 위한 복수 개의 복조 경로를 가지는 레이크 수신기에 있어서,

복조된 심벌들을 수신하기 위한 복수 개의 각 복조 경로와 연결되어 있는 메모리 제어부와,

상기 복수 개의 각 복조 경로에 해당하는 상기 복조 심벌들을 수신하고 위상 왜곡을 보상하기 위한 상기 공통 시간 조정 버퍼와 연결되어 있는 위상 왜곡 보정부를 포함함을 특징으로 하는 상기 장치.
제 4항에 있어서, 상기 레이크 수신기는,

상기 복수 개의 각 복조 경로로부터 해당하는 위상 왜곡이 보상된 복조 심벌들을 수신하고 상기 메모리 제어부의 수신 신호에 따라 상기 복조 심벌들을 저장하는 공통 시간 조정 버퍼부를 포함함을 특징으로 하는 상기 장치.
제 5항에 있어서, 상기 레이크 수신기는,

저장된 복조 심벌들의 기록을 읽고 상기 기록에 따라 복조 심벌들을 제어하는 기록 해독 제어부를 포함함을 특징으로 하는 상기 장치.
이동통신 시스템에 있어, 복조 심벌을 위한 복수 개의 복조 경로를 가지는 레이크 수신기에 있어서,

복수 개의 각 복조 경로로부터 해당하는 복조 심벌들을 수신하여 상기 복조 심벌들의 위상 왜곡을 보상하기 위한 위상 왜곡 보정부와,

상기 복수 개의 각 복조 경로에 해당하는 위상 왜곡이 보상된 복조 심벌들을 저장하기 위한 공통 시간 조정 버퍼부를 포함함을 특징으로 하는 상기 장치.
이동통신 시스템에 있어서, 자원 공유를 위한 레이크 수신기에 있어서,

신호를 수신하기 위한 안테나와,

상기 수신된 신호를 디지털 데이터로 변환하는 디지털 변환부와,

상기 디지털 데이터가 적어도 하나의 PN역확산부와 왈시 디커버링부를 포함하는 복조 경로에 의해 복조 심벌로 변환되는 복수 개의 복조 경로와,

상기 복수 개의 각 복조 경로로부터 해당하는 상기 복조 심벌들을 저장하기 위한 공통 시간 조정 버퍼부와,

상기 복조 심벌들을 수신하여 상기 각 복조 경로로부터 기록 요구 신호에 따라 상기 공통 시간 조정 버퍼에 상기 복조 심벌의 저장을 제어하는 상기 복수 개의각 복조 경로와 연결되어 있는 메모리 제어부와,

저장된 복조 심벌들의 기록을 읽고 상기 기록에 따라 복조 심벌들을 제어하는 기록 해독 제어부를 포함함을 특징으로 하는 상기 장치.
제 8항에 있어서, 상기 메모리 제어부는,

상기 공통 시간 조정 버퍼부의 메모리 위치에 저장될 심벌이 복조된 심벌인지 상기 공통 시간 조정 버퍼부의 메모리 위치에 저장되어 있는 결합된 복조 심벌인지 여부를 결정하고 상기 메모리 제어부에 의해 처리된 심벌과 결합하여 상기 공통 시간 조정 버퍼부에 저장하도록 제어함을 특징으로 하는 상기 장치.
제 9항에 있어서, 상기 메모리 제어부는,

복조 심벌의 열에 따라 상기 복수 개의 복조 경로 중 다음으로 빠른 복조 경로에 해당하는 처리할 복조 심벌인지에 따라 상기 복조 심벌과 상기 공통 시간 조정 버퍼부에 저장되어 있는 복조 심벌이나 결합된 복조 심벌의 하나와 결합함을 결정함을 특징으로 하는 상기 장치.
제 10항에 있어서, 상기 메모리 제어부는,

읽기 요구 신호가 수신되면, 상기 공통 시간 조정 버퍼부에 저장된 복조 심벌 또는, 결합된 복조 심벌의 기록을 읽고 상기 심벌들과 상기 처리할 복조 심벌을 결합하고, 상기 결합된 심벌을 상기 공통 시간 조정 버퍼부의 동일한 위치에 저장함을 제어함을 특징으로 하는 상기 장치.
제 8항에 있어서, 상기 메모리 제어부는,

상기 공통 시간 조정 버퍼부의 동일한 메모리 위치에 복조된 심벌들의 열의 결합 또는 저장을 제어함을 특징으로 하는 상기 장치.
제 12항에 있어서, 상기 메모리 제어부는,

상기 복수 개의 복조 경로 중 가장 빠른 복조 경로에 해당하는 첫 번째 복조 심벌을 상기 공통 시간 조정 버퍼부의 메모리 위치에 저장하고,

상기 복수 개의 복조 경로 중 동일한 열의 다음으로 빠른 복조 경로에 해당하는 두 번째 복조 심벌이 수신되면, 상기 첫 번째 복조 심벌에 읽기 요구 신호를 보내고 데이터를 읽은 후, 상기 두 번째 복조 심벌과 결합하여 상기 공통 시간 조정 버퍼부의 동일한 위치에 저장하고,

상기와 같이 심벌 읽기와 심벌 결합 그리고 심벌 저장의 과정을 상기 복조 심벌의 동일한 열의 마지막 복조 심벌이 수신될 때까지 반복하도록 제어함을 특징으로 하는 상기 장치.
제 13항에 있어서, 상기 메모리 제어부는,

적어도 둘 이상의 복조 경로가 임의의 시간 기준에 의해 동일한 포지션이라면, 상기 적어도 둘 이상의 복조 경로 중 가장 빠른 복조 경로를 결정하기 위해 상기 복수 개의 각 복조 경로에 넘버링하는 장치를 포함함을 특징으로 하는 상기 장치.
제 13항에 있어서, 상기 메모리 제어부는,

기록 요구 신호와 읽기 요구 신호를 수신한 경우 우선 순위에 따라 상기 기록 요구 신호와 읽기 요구 신호 중 하나만을 처리함을 특징으로 하는 상기 장치.
제 8항에 있어, 상기 레이크 수신기는,

상기 공통 시간 조정 버퍼부에 심벌을 저장하기 위한 기록 요구 신호들 중 우선 처리가 결정된 적어도 하나의 신호를 상기 메모리 제어부에 전달하여 상기 기록 요구 신호들의 우선 순위를 결정하는 우선 순위 결정부를 포함함을 특징으로 하는 상기 장치.
제 16항에 있어, 상기 우선 순위 결정부는,

상기 공통 시간 조정 버퍼부에 저장된 심벌들의 기록을 읽기 위한 읽기 요구 신호들 중 우선 처리가 결정된 적어도 하나의 신호를 상기 메모리 제어부에 전달하는 상기 읽기 요구 신호들의 우선 순위를 결정하기 위한 읽기 요구 신호를 생성하는 기준 시간 발생부를 포함함을 특징으로 하는 상기 장치.
제 8항에 있어서, 상기 기록 해독 제어부는,

상기 공통 시간 조정 버퍼부로부터 저장된 상기 복조 심벌들을 읽고 상기 복조 심벌들을 결합하는 심벌 결합기와,

상기 결합된 복조 심벌과 롱 코드에 의해 디스크램블링을 수행하기 위한 롱코드 디스크램블러를 포함함을 특징으로 하는 상기 장치.
제 18항에 있어서, 상기 기록 해독 제어부는,

상기 심벌 결합기로부터 상기 결합된 복조 심벌들을 수신하여 전력 비트를 추출하기 위한 전력 비트 추출부를 포함함을 특징으로 하는 상기 장치.
제 8항에 있어서, 상기 복조 경로는,

상기 왈쉬 디커버링부의 출력 신호를 받아 위상 왜곡이 보상된 신호를 상기 공통 시간 조정 버퍼부에 전달하기 위한 채널 추정과 위상 왜곡 보정부를 포함함을 특징으로 하는 상기 장치.
제 8항에 있어서, 상기 위상 왜곡 보정부는,

상기 복수 개의 각 복조 경로로부터 해당하는 복조 심벌들을 수신하고 상기 공통 시간 조정 버퍼부에 상기 복조 심벌들을 저장하기 전에 위상 왜곡을 보상함을 특징으로 하는 상기 장치.
이동통신 시스템에 있어서, 자원 공유를 위한 레이크 수신기에 있어서,

신호를 수신하기 위한 안테나와,

상기 수신된 신호를 디지털 데이터로 변환하는 디지털 변환부와,

상기 디지털 데이터가 적어도 하나의 PN역확산부와 왈시 디커버링부를 가지는 복조 경로에 의해 복조 심벌로 변환되는 복수 개의 복조 경로와,

상기 복수 개의 각 복조 경로로부터 해당하는 상기 복조 심벌들을 수신하고 위상 왜곡을 보상하기 위한 위상 왜곡 보정부와,

상기 복수 개의 각 복조 경로로부터 해당하는 상기 위상 왜곡이 보상된 복조심벌들을 저장하기 위한 공통 시간 조정 버퍼부와,

상기 위상 왜곡이 보상된 복조 심벌들을 수신하여 상기 각 복조 경로로부터 기록 요구 신호에 따라 상기 공통 시간 조정 버퍼부 안에 상기 위상 왜곡이 보상된 복조 심벌의 저장을 제어하는 상기 복수 개의 각 복조 경로와 연결되어 있는 메모리 제어부와,

상기 저장되어 있는 위상 왜곡이 보정된 복조 심벌들의 기록을 읽고 상기 기록에 따라 복조 심벌들을 제어하는 기록 해독 제어부를 포함함을 특징으로 하는 상기 장치.
제 22항에 있어서, 상기 메모리 제어부는,

상기 공통 시간 조정 버퍼부의 메모리 위치에 저장될 심벌이 복조된 심벌인지 상기 공통 시간 조정 버퍼부의 메모리 위치에 저장되어 있는 결합된 복조 심벌인지 여부를 결정하고 상기 메모리 제어부에 의해 처리된 심벌과 결합하여 상기 공통 시간 조정 버퍼부에 저장하도록 제어함을 특징으로 하는 상기 장치.
제 23항에 있어서, 상기 메모리 제어부는,

복조 심벌의 열에 따라 상기 복수 개의 복조 경로 중 다음으로 빠른 복조 경로에 해당하는 처리할 복조 심벌인지에 따라 상기 복조 심벌과 상기 공통 시간 조정 버퍼부에 저장되어 있는 복조 심벌이나 결합된 복조 심벌의 하나와 결합함을 결정함을 특징으로 하는 상기 장치.
제 24항에 있어서, 상기 메모리 제어부는,

읽기 요구 신호가 수신되면, 상기 공통 시간 조정 버퍼부에 저장된 복조 심벌 또는, 결합된 복조 심벌의 기록을 읽고 상기 심벌들과 상기 처리할 복조 심벌을 결합하고, 상기 결합된 심벌을 상기 공통 시간 조정 버퍼부의 동일한 위치에 저장함을 제어함을 특징으로 하는 상기 장치.
제 22항에 있어서, 상기 메모리 제어부는,

상기 공통 시간 조정 버퍼부의 동일한 메모리 위치에 복조된 심벌들의 열의 결합 또는 저장을 제어함을 특징으로 하는 상기 장치.
제 26항에 있어서, 상기 메모리 제어부는,

상기 복수 개의 복조 경로 중 가장 빠른 복조 경로에 해당하는 첫 번째 복조 심벌을 상기 공통 시간 조정 버퍼부의 메모리 위치에 저장하고,

상기 복수 개의 복조 경로 중 동일한 열의 다음으로 빠른 복조 경로에 해당하는 두 번째 복조 심벌이 수신되면, 상기 첫 번째 복조 심벌에 읽기 요구 신호를 보내고 데이터를 읽은 후, 상기 두 번째 복조 심벌과 결합하여 상기 공통 시간 조정 버퍼부의 동일한 위치에 저장하고,

상기와 같이 심벌 읽기와 심벌 결합 그리고 심벌 저장의 과정을 상기 복조 심벌의 동일한 열의 마지막 복조 심벌이 수신될 때까지 반복하도록 제어함을 특징으로 하는 상기 장치.
제 27항에 있어서, 상기 메모리 제어부는,

적어도 둘 이상의 복조 경로가 임의의 시간 기준에 의해 동일한 포지션이라면, 상기 적어도 둘 이상의 복조 경로 중 가장 빠른 복조 경로를 결정하기 위해 상기 복수 개의 각 복조 경로에 넘버링하는 장치를 포함함을 특징으로 하는 상기 장치.
제 27항에 있어서, 상기 메모리 제어부는,

기록 요구 신호와 읽기 요구 신호를 수신한 경우 우선 순위에 따라 상기 기록 요구 신호와 읽기 요구 신호 중 하나만을 처리함을 특징으로 하는 상기 장치.
제 22항에 있어, 상기 레이크 수신기는,

상기 공통 시간 조정 버퍼부에 심벌을 저장하기 위한 기록 요구 신호들 중 우선 처리가 결정된 적어도 하나의 신호를 상기 메모리 제어부에 전달하여 상기 기록 요구 신호들의 우선 순위를 결정하는 우선 순위 결정부를 포함함을 특징으로 하는 상기 장치.
제 30항에 있어, 상기 우선 순위 결정부는,

상기 공통 시간 조정 버퍼부에 저장된 심벌들의 기록을 읽기 위한 읽기 요구 신호들 중 우선 처리가 결정된 적어도 하나의 신호를 상기 메모리 제어부에 전달하는 상기 읽기 요구 신호들의 우선 순위를 결정하기 위한 읽기 신호 요구 신호를 발생하는 기준 시간 발생부를 포함함을 특징으로 하는 상기 장치.
제 31항에 있어서, 상기 우선 순위 결정부는,

기록 요구나 읽기 요구 신호를 수신하고 상기 신호에 해당하는 요구가 발생하였으나 처리가 되지 않았음을 나타내는 기록 대기 비트나 읽기 대기 비트의 값이 1인 대기 비트를 발생된 순서에 의해 등록하는 대기 상태부를 포함함을 특징으로 하는 상기 장치.
제 32항에 있어서, 상기 우선 순위 결정부는,

현재 대기 기록/읽기 요구의 우선 순서에 따라, 상기 복수 개의 복조 경로로부터 채널과 복조 경로를 선택하기 위한 채널 우선 순위 결정부와 경로 우선 순위 결정부를 포함함을 특징으로 하는 상기 장치.
제 33항에 있어, 상기 우선 순위 결정부는,

상기 선택된 채널과 복조 경로에 대한 정보를 수신하고, 상기 현재 대기 기록/읽기 요구를 처리하여, 상기 공통 시간 조정 버퍼부의 저장을 제어하는 상기 메모리 제어부에 처리한 정보를 전달함을 특징으로 하는 자원 공유 상태부 포함하는 상기 장치.
제 34항에 있어, 상기 우선 순위 결정부는,

상기 자원 공유 상태부로부터 상기 대기 기록/읽기 요구 신호를 처리하였다는 적어도 하나의 신호에 대해, 상기 신호에 해당하는 적어도 하나의 인식 신호를 발생하고,

상기 발생된 적어도 하나의 인식 신호를 대기 상태부에 전달함으로서 상기 대기 상태부의 상기 기록 대기 비트나 읽기 대기 비트의 값을 0으로 복귀시키도록함을 특징으로 하는 인식 신호 발생부를 포함하는 상기 장치.
제 35항에 있어서, 상기 우선 순위 결정부는,

우선 처리에 의해 연속적인 대기 기록/읽기 요구를 처리하기 위해 상기 인식 신호 발생부의 인식 신호의 수신하여 해당 기록 요구 포인터나 읽기 요구 포인터를 적어도 1 이상의 값이 증가됨을 특징으로 하는 포인터를 포함하는 상기 장치.
제 22항에 있어서, 상기 기록 해독 제어부는,

상기 공통 시간 조정 버퍼부로부터 저장된 상기 복조 심벌들을 읽고 상기 복조 심벌들을 결합하는 심벌 결합기와,

상기 결합된 복조 심벌과 롱 코드에 의해 디스크램블링을 수행하기 위한 롱코드 디스크램블러를 포함함을 특징으로 하는 상기 장치.
제 37항에 있어서, 상기 기록 해독 제어부는,

상기 심벌 결합기로부터 상기 결합된 복조 심벌들을 수신하여 전력 비트를 추출하기 위한 전력 비트 추출부를 포함함을 특징으로 하는 상기 장치.
이동통신 시스템 있어, 레이크 수신기의 우선 순위 결정부에 있어서,

공통 시간 조정 버퍼부의 복조 심벌들의 기록을 읽고 상기 복조 심벌을 상기 공통 시간 조정 버퍼부에 저장하기 위한 대기 기록/읽기 요구의 처리를 제어하는 수단과,

처리된 대기 기록/읽기 요구에 따라서 상기 공통 시간 조정 버퍼부에 저장된 심벌들의 데이터를 읽고 저장을 제어하기 위한 메모리 제어부에 적어도 하나의 신호를 보내는 수단을 포함함을 특징으로 하는 상기 장치.
제 39항에 있어서, 상기 우선 순위 결정부는,

기록 요구나 읽기 요구 신호를 수신하고 상기 신호에 해당하는 요구가 발생하였으나 처리가 되지 않았음을 나타내는 기록 대기 비트나 읽기 대기 비트의 값이 1인 대기 비트를 발생된 순서에 의해 등록하는 대기 상태부를 포함하는 대기 기록/읽기 요구의 처리를 제어하는 수단을 포함하는 상기 장치.
제 40항에 있어서, 상기 우선 순위 결정부는,

현재 대기 기록/읽기 요구의 우선 순서에 따라, 상기 레이크 수신기의 상기 복수 개의 복조 경로로부터 채널과 복조 경로를 선택하기 위한 채널 우선 순위 결정부와 경로 우선 순위 결정부를 포함하는 대기 기록/읽기 요구의 처리를 제어하는 수단을 포함하는 상기 장치.
제 41항에 있어서, 상기 우선 순위 결정부는,

상기 선택된 채널과 복조 경로에 대한 정보를 수신하고, 상기 현재 대기 기록/읽기 요구를 처리하여, 상기 공통 시간 조정 버퍼부의 저장을 제어하는 상기 메모리 제어부에 처리한 정보를 전달함을 특징으로 하는 자원 공유 상태부 포함하는 상기 메모리 제어부에 적어도 하나의 신호를 전달하는 수단을 포함하는 상기 장치.
제 42항에 있어서, 상기 우선 순위 결정부는,

상기 자원 공유 상태부로부터 상기 대기 기록/읽기 요구 신호를 처리하였다는 적어도 하나의 신호에 대해, 상기 신호에 해당하는 적어도 하나의 인식 신호를 발생하고,

상기 발생된 적어도 하나의 인식 신호를 대기 상태부에 전달함으로서 상기 대기 상태부의 상기 기록 대기 비트나 읽기 대기 비트의 값을 0으로 복귀시키도록 함을 특징으로 하는 인식 신호 발생부를 포함하는 대기 기록/읽기 요구의 처리를 제어하는 수단을 포함하는 상기 장치.
제 43항에 있어서, 상기 우선 순위 결정부는,

우선 처리에 의해 연속적인 대기 기록/읽기 요구를 처리하기 위해 상기 인식 신호 발생부의 인식 신호의 수신하여 해당 기록 요구 포인터나 읽기 요구 포인터를 적어도 1 이상의 값이 증가됨을 특징으로 하는 포인터를 포함하는 상기 장치.