KR20030036006A - SiGe/SOI CMOS AND METHOD OF MAKING THE SAME - Google Patents
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Abstract
Description
본 발명은 명칭이 "Enhanced Mobility NMOS and PMOS Transistors Using Strained Si/SiGe Layers on Silicon-On-Insulator Substrates" 로 2001 년 5 월 14 일에 출원된 미국 특허 출원 제 09/855,392 호의 CIP (Continuatipon-In-Part) 출원에 기초한 것이다.The invention relates to the CIP (Continuatipon-In-A) filed in US Patent Application No. 09 / 855,392, filed May 14, 2001, entitled "Enhanced Mobility NMOS and PMOS Transistors Using Strained Si / SiGe Layers on Silicon-On-Insulator Substrates". Part) Based on the application.
본 발명은 고속 CMOS 집적 회로에 관한 것으로, 특히 BOX (buried oxide) SOI (silicon-on-insulator) 의 상부에 릴렉스화된 SiGe (Silicon Germanium) 층을 포함하는 고속 COMS 집적 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to a high speed CMOS integrated circuit, and more particularly, to a high speed COMS integrated circuit including a relaxed silicon germanium (SiGe) layer on top of a buried oxide (BOX) silicon-on-insulator (SOI).
매립된 인장 (strained) 실리콘 구조 뿐만 아니라 표면 인장된 실리콘 구조상에 SiGe MOS (metal oxide semiconductor) 트랜지스터들을 제조하였다. 일반적으로, 상기 장치는 경사진 두꺼운 Si1-xGex층으로 구성되며, 여기서 x 는 1 ㎛ 내지 2 ㎛ 의 릴렉스화된 SiGe 층에 대하여 최저 0.0 으로부터 최대 대략 0.3 까지 변화한다. 경사진 SiGe 층의 상부에 성장시키고 50 nm 내지 150 nm 로 릴렉스화된 Si1-xGex층을 표면 인장된 MOS 트랜지스터의 인장 실리콘 엑피텍셜 층에 후속하게 한다. 매립된 인장 MOS 트랜지스터들에 있어서, 상기 인장된 실리콘 층상에 부가적인 SiGe 층을 증착한다. 이러한 구조는 순수 실리콘 장치의 전계 효과 이동도를 80% 만큼 향상시킬 수 있다. pMOST 장치들에 있어서는, 400cm2/Vs의 유효 홀 이동도를 얻었다. 특히, 출원인들은 인장된 SiGe 홀이 포함된 pMOST 들의 간단한 실리콘 캡상에서 유효 홀 이동도를 50% 이상 개선시킬 수 있다.SiGe metal oxide semiconductor (Si) MOS transistors have been fabricated on both surface-tensioned silicon structures as well as embedded strained silicon structures. In general, the device consists of a slanted thick Si 1-x Ge x layer, where x varies from a minimum of 0.0 to a maximum of approximately 0.3 for a relaxed SiGe layer of 1 μm to 2 μm. A Si 1-x Ge x layer grown on top of the inclined SiGe layer and relaxed from 50 nm to 150 nm is followed by the tensile silicon epitaxial layer of the surface tensioned MOS transistor. In embedded tensile MOS transistors, an additional SiGe layer is deposited on the stretched silicon layer. This structure can improve the field effect mobility of pure silicon devices by 80%. For pMOST devices, effective hole mobility of 400 cm 2 / Vs was obtained. In particular, Applicants can improve the effective hole mobility by more than 50% on simple silicon caps of pMOSTs with tensioned SiGe holes.
또한, 유사한 구조상에 제조되며, 경사가 완만한 SiGe 층에 매립되는 실리콘 옥사이드를 가진 SiGe/SOI 트랜지스터들을 제조하였다. 이러한 SiGe/SOI 구조의 홀 이동도 및 전자 이동도의 이득은 각각 45% 및 60% 만큼 실리콘 제어 트랜지스터들의 이득보다 더 높게 된다. 이러한 구조는 매우 복잡하며, 대규모 집적 회로 애플리케이션에 대한 결정 결함 밀도가 너무 높게 된다.In addition, SiGe / SOI transistors with silicon oxide fabricated on a similar structure and embedded in a slanted SiGe layer were fabricated. The gain of hole mobility and electron mobility of this SiGe / SOI structure is higher than that of silicon control transistors by 45% and 60%, respectively. This structure is very complex and the crystal defect density becomes too high for large scale integrated circuit applications.
명칭이 "Ge-Si SOI MOS Transistor and Method for Fabricating Same" 으로 S.T. Hsu 및 T.Nakado 에 의해 1998년 3월 10일에 출원된 미국 특허 제 5,726,459 호에는, Ge 도핑된 실리콘 층을 형성하기 위하여 이온 주입 방법을 사용하는 장치가 개시되어 있다. Ge 이온량은 매우 크고, 주입시간은 길다. 또한, Ge 이온 주입 동안에 실리콘 층을 완전히 비정질화시킬 수 있지만, 재결정화 할 수는 없다. 따라서, 여기에 기술되는 방법을 이용하여 양호한 품질의 SiGe 막들을 신뢰성 있게 얻을 수 없다.Named "Ge-Si SOI MOS Transistor and Method for Fabricating Same" S.T. US Patent No. 5,726,459, filed March 10, 1998 by Hsu and T. Nakado, discloses an apparatus using an ion implantation method to form a Ge doped silicon layer. The amount of Ge ions is very large and the injection time is long. It is also possible to completely amorphous the silicon layer during Ge ion implantation, but not to recrystallize. Therefore, good quality SiGe films cannot be reliably obtained using the method described herein.
따라서, 간단한 SiGe/SOI 구조가 요구된다. 또한, 이러한 간단한 SiGe/SOI CMOS 구조를 제조하는 방법도 요구된다.Therefore, a simple SiGe / SOI structure is required. There is also a need for a method of fabricating such a simple SiGe / SOI CMOS structure.
본 발명은 간단한 SiGe/SOI 구조 및 그 제조 방법을 제공한다. 특히, SiGe 에피텍셜 층을 성장시키고 550℃ 내지 1050℃ 범위의 온도로 확산 어닐링함으로써 SOI 의 상부 실리콘 층을 Si1-xGex로 변환한다. 통상적으로, 릴렉세이션 어닐링 단계로 지칭되는 제 2 어닐링 단계를 1050℃ 내지 1200℃ 범위의 온도로 수행한다. 이러한 온도 처리는 Ge 를 확산시켜 상부 실리콘 층을 릴렉스화된 SiGe 층으로 변환하고 SOI 막내의 임의의 결함들을 제거한다. 따라서, 결함이 없는 SiGe 결정을 얻을 수 있다. 에피텍셜 실리콘 층을 사용하여 SiGe 층을 덮는다. 실리콘 층이 릴렉스화된 SiGe 층상에서 성장되므로, 상부 실리콘 층은 인장된 실리콘 층이 된다. 따라서, 더 높은 전자 이동도 및 홀 이동도를 얻을 수 있다. 매립된 옥사이드 인터페이스는 SiGe 릴렉세이션에 대한 버퍼로서 기능한다. 따라서, 경사진 SiGe 층이 필요없게 된다. 그 결과, 이러한 구조의 결함 밀도를 실질적으로 종래 기술의 구조의 결함 밀도보다 더 낮출 수 있다.The present invention provides a simple SiGe / SOI structure and its manufacturing method. In particular, the upper silicon layer of SOI is converted to Si 1-x Ge x by growing a SiGe epitaxial layer and diffusion annealing to a temperature in the range of 550 ° C. to 1050 ° C. Typically, a second annealing step, referred to as a relaxation annealing step, is performed at a temperature in the range from 1050 ° C to 1200 ° C. This temperature treatment diffuses Ge to convert the top silicon layer into a relaxed SiGe layer and removes any defects in the SOI film. Thus, a SiGe crystal free of defects can be obtained. An epitaxial silicon layer is used to cover the SiGe layer. As the silicon layer is grown on the relaxed SiGe layer, the top silicon layer becomes a stretched silicon layer. Thus, higher electron mobility and hole mobility can be obtained. The buried oxide interface serves as a buffer for SiGe relaxation. Thus, no inclined SiGe layer is needed. As a result, the defect density of such a structure can be substantially lower than that of the structure of the prior art.
제조 공정은 다음과 같다. 첫째로, SOI 기판의 상부 실리콘 층을 10 nm 내지 30 nm 로 얇게 한다. 둘째로, Si1-xGex의 에피텍셜 층을 성장시키며, 0.2〈 x〈0.5 로 한다. 통상적으로, 막 두께는 20 nm 내지 40 nm 로 한다. 셋째로, nMOST 및 pMOST의 임계 전압을 제어하기 위하여 p-웰과 n-웰 각각에 붕소와 인을 이온 주입한다. 넷째로, 상기 구조를 0.5 내지 4 시간 동안 550℃ 내지 1050℃ 범위의 온도로 확산 어닐링한다. 이러한 열 처리에 의해 Ge 를 확산시켜 상부 실리콘 막을 릴렉스화된 Si1-xGex로 변환시키며, 여기서 x 는 막 전반에 걸쳐서 일정하지 않을 수 있다. 또한, 이러한 열 처리는 SOI 막내의 일부 또는 모든 결함들을 제거한다. 제 2 릴렉세이션 어닐링 단계를 단지 수 초와 같이매우 짧은 시간 동안에 1050℃ 내지 1200℃ 범위의 온도로 수행할 수 있다. SOI 웨이퍼상의 상기 릴렉스화된 SiGe 의 결함 밀도를 낮춘다. 다섯째로, 캡 실리콘 층을 성장시킨다. 하부 SiGe 층이 릴렉스화되기 때문에, 캡 실리콘 층은 측면으로 팽팽하게 인장된다. 여섯째로, 게이트 옥사이드를 성장시키고, 제 1 폴리실리콘 층 (poly1) 을 증착한다. 일곱 번째로, 포토레지스트를 도포하여 액티브 영역들을 보호한다. 그 후에, 제 1 폴리실리콘 층, 옥사이드 층, 및 SiGe 층을 에칭하고, 상기 레지스트를 제거한다. 여덟 번째로, 낮은 온도의 열 옥사이드를 5 nm 내지 10nm 로 성장시킨다. 그 후에, 50 nm 내지 200 nm 의 CVD 옥사이드 층을 증착한다. 아홉 번째로, 옥사이드 층을 플라즈마 에칭하여 제 1 폴리실리콘 층의 표면으로부터 모든 옥사이드를 제거한다. 이에 의해 액티브 영역상에 사이드월 옥사이드를 형성한다. 열번째로, 50 nm 내지 200nm 의 제 2 폴리실리콘 층 (poly2) 을 증착한다. 제 1 폴리실리콘 층과 제 2 폴리실리콘 층을 결합하여 게이트 전극을 형성한다. 열 한번째로, 포토레지스트의 도포 및 폴리실리콘 게이트 전극의 에칭을 수행한 후, 레지스트를 제거한다. 부가적인 포토레지스트를 소스/드레인 주입에 사용한다. 열 두번째로, 패시베이션 옥사이드 층 및 금속 층을 증착한다. 따라서, 목적하는 장치를 얻을 수 있다.The manufacturing process is as follows. First, the upper silicon layer of the SOI substrate is thinned from 10 nm to 30 nm. Secondly, an epitaxial layer of Si 1-x Ge x is grown, and 0.2 <x <0.5. Usually, the film thickness is 20 nm to 40 nm. Third, boron and phosphorus are ion implanted into the p-well and the n-well, respectively, to control the threshold voltages of the nMOST and pMOST. Fourth, the structure is diffusion annealed to a temperature in the range of 550 ° C. to 1050 ° C. for 0.5 to 4 hours. This heat treatment diffuses Ge to convert the upper silicon film into relaxed Si 1-x Ge x , where x may not be constant throughout the film. This heat treatment also removes some or all defects in the SOI film. The second relaxation annealing step can be carried out at a temperature in the range of 1050 ° C. to 1200 ° C. for a very short time, such as only a few seconds. The defect density of the relaxed SiGe on the SOI wafer is lowered. Fifth, grow a cap silicon layer. Because the bottom SiGe layer is relaxed, the cap silicon layer is tensioned laterally. Sixth, the gate oxide is grown and a first polysilicon layer poly1 is deposited. Seventh, photoresist is applied to protect the active regions. Thereafter, the first polysilicon layer, oxide layer, and SiGe layer are etched and the resist is removed. Eighth, low temperature thermal oxides are grown from 5 nm to 10 nm. Thereafter, a CVD oxide layer of 50 nm to 200 nm is deposited. Ninth, the oxide layer is plasma etched to remove all oxides from the surface of the first polysilicon layer. This forms a sidewall oxide on the active region. Tenth, a second polysilicon layer (poly2) of 50 nm to 200 nm is deposited. The first polysilicon layer and the second polysilicon layer are combined to form a gate electrode. Eleventh, after applying the photoresist and etching the polysilicon gate electrode, the resist is removed. Additional photoresist is used for source / drain implantation. Eighteenth, a passivation oxide layer and a metal layer are deposited. Therefore, the desired device can be obtained.
이러한 단계들 동안에, Ge 가 상기 인장된 Si 층으로 확산되는 것을 피하기 위하여 낮은 열 버짓 (budget) 이 요구된다. 또한, SiGe 상에 성장된 얇은 옥사이드 층의 신뢰도는 실리콘 층 상에 성장된 옥사이드 층의 신뢰도와 다르다.이러한 공정은 낮은 열 버짓을 제공한다. 또한, SiGe 층상에 성장되는 얇은 게이트 옥사이드 층이 없으므로, 종래 기술의 공정들 및 장치들의 결점들을 피할 수 있다.During these steps, a low thermal budget is required to avoid Ge from diffusing into the stretched Si layer. In addition, the reliability of the thin oxide layer grown on the SiGe differs from that of the oxide layer grown on the silicon layer. This process provides a low thermal budget. In addition, there is no thin gate oxide layer grown on the SiGe layer, thus avoiding the drawbacks of the prior art processes and devices.
따라서, 본 발명의 목적은 간단한 SiGe/SOI 구조 및 그 제조 방법을 제공하는 것이다.It is therefore an object of the present invention to provide a simple SiGe / SOI structure and a method of making the same.
본 발명의 또 다른 목적은 고속 CMOS 집적 회로와 그 제조 방법을 제공하는 것이며, 여기서 상기 회로는 BOX SOI 기판의 상부에 릴렉스화된 SiGe 층을 포함하며, 상기 구조는 낮은 결함 밀도를 가진다.It is yet another object of the present invention to provide a high speed CMOS integrated circuit and a method of manufacturing the circuit, wherein the circuit comprises a relaxed SiGe layer on top of a BOX SOI substrate, the structure having a low defect density.
도 1 은 장치 제조시의 옥사이드 층, 실리콘 층, 및 SiGe 층을 나타내는 횡단면도.1 is a cross-sectional view showing an oxide layer, a silicon layer, and a SiGe layer in device fabrication.
도 2 는 장치 제조시의 옥사이드 층, pSiGe/nSiGe 층, 옥사이드 층 및 폴리실리콘 층을 나타내는 횡단면도.FIG. 2 is a cross-sectional view showing an oxide layer, a pSiGe / nSiGe layer, an oxide layer and a polysilicon layer at the time of device manufacture.
도 3 은 장치 제조시의 pMOS 및 nMOS 영역들을 나타내는 횡단면도.3 is a cross-sectional view showing pMOS and nMOS regions in device fabrication.
도 4 는 장치 제조시의 pMOS 및 nMOS 영역들에 증착되는 옥사이드 층을 나타내는 횡단면도.4 is a cross-sectional view showing an oxide layer deposited in pMOS and nMOS regions in device fabrication.
도 5 는 장치 제조시의 pMOS 및 nMOS 영역들상에서 에칭되는 옥사이드 층을 나타내는 횡단면도.5 is a cross-sectional view showing an oxide layer etched on pMOS and nMOS regions in device fabrication.
도 6 은 장치 제조시의 게이트 영역들을 나타내는 횡단면도.6 is a cross-sectional view showing gate regions in device fabrication.
도 7 은 완전히 제조된 장치를 나타내는 횡단면도.7 is a cross sectional view of a fully manufactured device.
도 8 은 장치 제조시의 본 발명의 제조 공정을 나타내는 흐름도.8 is a flowchart showing a manufacturing process of the present invention in manufacturing a device.
※ 도면의 주요부분에 대한 부호의 설명※ Explanation of code for main part of drawing
10 : 기판 12 : 옥사이드 층10 substrate 12 oxide layer
14 : 상부 실리콘 층 18 : 에피텍셜 층14 top silicon layer 18 epitaxial layer
도 1 은 장치 제조시의 옥사이드 층, 실리콘 층, 및 SiGe 층을 나타내는 횡단면도이다. 특히, 본 발명의 방법은 SiGe 에피텍셜 층을 성장시키고 SOI 막의 상부 실리콘 층을 500 ℃ 내지 1050 ℃ 사이의 온도에서 10 내지 40 분 범위의 시간 주기 동안 확산 어닐링함으로써 Si1-xGex로 변환시킨다. 제 2 릴렉세이션 어닐링 단계를 1050 ℃ 내지 1200 ℃ 사이의 온도에서 수 초 동안과 같은 짧은 시간 주기 동안 수행할 수 있다. 제 1 어닐링 단계는 Ge 를 확산시켜 적어도 부분적으로 릴렉스화되는 다소 균일한 SiGe 층을 규정한다. 제 2 어닐링 단계는 SiGe 층을 릴렉스화시킨다. 이러한 온도 처리는 Ge 를 확산하여 상부 실리콘 층을 릴렉스화된 SiGe 층으로 변환시키고, SOI 막내의 임의의 결함들을 최소화시킨다. 따라서, 결함이 적은 SiGe 결정을 얻을 수 있다. SiGe 층은 에피텍셜 실리콘층으로 덮여진다. 실리콘 층은 릴렉스화된 SiGe 층상에서 성장하므로, 상부 실리콘 층은 인장된 실리콘 층이 된다. 따라서, 전극 이동도와 홀 이동도를 더 크게 할 수 있다. 매립된 옥사이드 인터페이스는 SiGe 릴렉세이션의 버퍼로서 기능한다. 따라서, 경사진 SiGe 층이 필요없게 된다. 그 결과, 이러한 구조의 결함 밀도는 실질적으로 종래 기술에 공지되는 구조들의 결함 밀도보다 더 작게 된다.1 is a cross-sectional view showing an oxide layer, a silicon layer, and a SiGe layer in device fabrication. In particular, the process of the present invention converts Si 1-x Ge x by growing a SiGe epitaxial layer and diffusion annealing the top silicon layer of the SOI film for a time period in the range of 10-40 minutes at a temperature between 500 ° C. and 1050 ° C. . The second relaxation annealing step may be carried out for a short period of time, such as for a few seconds at a temperature between 1050 ° C and 1200 ° C. The first annealing step defines a rather uniform SiGe layer that diffuses Ge and is at least partially relaxed. The second annealing step relaxes the SiGe layer. This temperature treatment diffuses Ge to convert the top silicon layer into a relaxed SiGe layer and minimizes any defects in the SOI film. Therefore, SiGe crystal with few defects can be obtained. The SiGe layer is covered with an epitaxial silicon layer. Since the silicon layer grows on the relaxed SiGe layer, the top silicon layer becomes a stretched silicon layer. Therefore, electrode mobility and hole mobility can be made larger. The buried oxide interface serves as a buffer for SiGe relaxation. Thus, no inclined SiGe layer is needed. As a result, the defect density of such structures is substantially smaller than the defect density of structures known in the art.
제조 공정의 제 1 단계는 옥사이드 층 (12) 및 상부 실리콘 층 (14) 을 가지는 기판 (10) 을 제공하는 단계를 포함한다. 상부 실리콘 층 (14) 을 대략 10 nm 내지 30 nm 의 두께로 얇게한다. Si1-xGex의 엑피텍셜 층 (18) 은 상부 실리콘 층 (14) 상에서 성장하는데, 여기서 x 는 0.1 내지 0.9 의 범위를 가지며, 0.2 내지 0.5 의 범위를 가지는 것이 바람직하다. 통상적으로, 막 두께 (20) 는 대략 20 nm 내지 40 nm 를 가진다.The first step in the manufacturing process includes providing a substrate 10 having an oxide layer 12 and an upper silicon layer 14. The upper silicon layer 14 is thinned to a thickness of approximately 10 nm to 30 nm. Epitaxial layer 18 of Si 1-x Ge x is grown on top silicon layer 14, where x has a range of 0.1 to 0.9, and preferably has a range of 0.2 to 0.5. Typically, the film thickness 20 has approximately 20 nm to 40 nm.
도 2 는 장치 제조시의 옥사이드 층, pSiGe/nSiGe 층, 실리콘 층, 옥사이드 층 및 폴리실리콘 층을 나타내는 횡단면도이다. 장치는 다음과 같이 제조된다. 붕소 및 인 이온들을 주입하고 각각 p-웰 (22) 및 n-웰 (24) 을 형성하여 nMOST 및 pMOST 임계 전압을 제어한다. 그 후, 상기 구조를 대략 0.5 내지 4 시간 동안 550℃ 내지 1050℃ 범위의 온도로 확산 어닐링한다. 이러한 열 처리는 Ge 를 확산시켜 상부 실리콘 막 (22, 24) 을 적어도 부분적으로 릴렉스화된 Si1-xGex막으로 변환시키는데, 여기서 x 는 막 전반에 걸쳐서 일정하지 않을 수도 있다. 일반적으로, 제 2 릴렉세이션 어닐링 단계는 그 후에 1050℃ 내지 1200℃ 범위의 온도에서 대략 1 내지 10 초 동안 수행된다. 이 단계의 결과로서, Si1-yGey층은 Si 층 및 Si1-xGex층으로부터 형성되며, 여기서 y 는 x 보다 작다. 통상적으로, Si1-yGey층은 릴렉스화된다. 또한, 이러한 제 2 열 처리는 SOI 막내의 일부 또는 전체 결함들을 제거한다. 또한, 제 2 스파이크 어닐링은 Si1-yGey층을 릴렉스화시킨다. 따라서, SOI 웨이퍼상의 릴렉스화된 SiGe 층의 결함 밀도가 낮아진다. 대략 5 nm 내지 20 nm 범위의 두께를 가진 얇은 실리콘 층 (25) 을 SiGe 층상에 에피텍셜 성장한다. 그 후에, 게이트 옥사이드 층 (26) 을 성장시키고, 캡 폴리실리콘 층 (28)(poly1) 을 SiGe 층들 (22, 24) 상에 증착한다. 일반적으로, 층 (28) 의 두께는 100 nm 내지 200 nm 의 범위를 가진다. 얇은 실리콘 층 (25) 은 스파이크 어닐링 단계로도 지칭되는 제 2 릴렉세이션 어닐링 단계 이전 또는 이후에 증착될 수 있다. 또 다른 방법에 있어서, 성장된 실리콘 층 (25) 은 통상적으로 인장된 실리콘 층일 수 있다.FIG. 2 is a cross sectional view showing an oxide layer, a pSiGe / nSiGe layer, a silicon layer, an oxide layer and a polysilicon layer in device fabrication. The device is manufactured as follows. Boron and phosphorus ions are implanted and p-well 22 and n-well 24 are formed respectively to control the nMOST and pMOST threshold voltages. The structure is then diffusion annealed to a temperature in the range of 550 ° C. to 1050 ° C. for approximately 0.5 to 4 hours. This heat treatment diffuses Ge to convert the top silicon films 22, 24 into at least partially relaxed Si 1-x Ge x films, where x may not be constant throughout the film. In general, the second relaxation annealing step is then performed at a temperature in the range of 1050 ° C. to 1200 ° C. for approximately 1 to 10 seconds. As a result of this step, a Si 1-y Ge y layer is formed from a Si layer and a Si 1-x Ge x layer, where y is less than x. Typically, the Si 1-y Ge y layer is relaxed. This second heat treatment also removes some or all defects in the SOI film. The second spike annealing also relaxes the Si 1-y Ge y layer. Thus, the defect density of the relaxed SiGe layer on the SOI wafer is lowered. A thin silicon layer 25 having a thickness in the range of approximately 5 nm to 20 nm is epitaxially grown on the SiGe layer. Thereafter, the gate oxide layer 26 is grown and a cap polysilicon layer 28 (poly1) is deposited on the SiGe layers 22, 24. In general, the thickness of layer 28 ranges from 100 nm to 200 nm. Thin silicon layer 25 may be deposited before or after a second relaxation annealing step, also referred to as a spike annealing step. In another method, the grown silicon layer 25 may be a typically tensioned silicon layer.
도 3 은 장치 제조시의 pMOS 및 nMOS 영역들을 나타내는 횡단면도이다. 특히, 제 1 폴리실리콘 층 (28), 옥사이드 층 (26), 실리콘 층 (25), 및 pSiGe 영역 (22) 과 nSiGe 영역 (24) 의 외부 영역들을 에칭 동안에, 포토레지스트를 액티브 영역들 (22, 24) 의 부분들에 도포하여 이들을 보호한다. 그 후에, 포토레지스트를 제거하여 액티브 nMOS (30) 및 pMOS 영역들을 산출한다.3 is a cross-sectional view showing pMOS and nMOS regions in device fabrication. In particular, during etching the first polysilicon layer 28, the oxide layer 26, the silicon layer 25, and the outer regions of the pSiGe region 22 and the nSiGe region 24, the photoresist is exposed to the active regions 22. , Parts 24) to protect them. Thereafter, the photoresist is removed to yield the active nMOS 30 and pMOS regions.
도 4 는 장치 제조시의 pMOS 및 nMOS 영역들에 증착되는 옥사이드 층을 나타내는 횡단면도이다. 특히, 낮은 온도의 열 옥사이드 층이 도 3 의 장치 전반에 걸쳐서 성장되는데, 여기서 낮은 열 버짓 옥사이드 층은 통상적으로 대략 5 nm 내지 10 nm 의 두께를 가진다. 옥사이드 층 (40) 은 대략 50 nm 내지 200 nm 의 두께 (42) 로 CVD (chemical vapor deposition) 방법에 의해 증착된다.4 is a cross-sectional view showing an oxide layer deposited in pMOS and nMOS regions in device fabrication. In particular, a low temperature thermal oxide layer is grown throughout the apparatus of FIG. 3, where the low thermal budget oxide layer typically has a thickness of approximately 5 nm to 10 nm. The oxide layer 40 is deposited by a chemical vapor deposition (CVD) method with a thickness 42 of approximately 50 nm to 200 nm.
도 5 는 장치 제조시의 pMOS 영역 및 nMOS 영역에서 에칭되는 옥사이드 층을 나타내는 횡단면도이다. 특히, 옥사이드 층 (40) 을 플라즈마 에칭하여 제 1 폴리실리콘 층 (28) 의 상부 표면으로부터 모든 옥사이드를 제거한다. 이에 의해 액티브 영역 (30, 32) 상에 사이드월 옥사이드 (44) 를 형성한다.FIG. 5 is a cross sectional view showing an oxide layer etched in a pMOS region and an nMOS region during device fabrication. FIG. In particular, oxide layer 40 is plasma etched to remove all oxides from the top surface of first polysilicon layer 28. As a result, sidewall oxides 44 are formed on the active regions 30 and 32.
도 6 은 장치 제조시의 게이트 영역들을 나타내는 횡단면도이다. 특히, 제 2 폴리실리콘 층 (46)(poly2) 을 도 5 의 장치에 증착한다. 통상적으로, 제 2 폴리실리콘 층 (46) 은 대략 100 nm 내지 200nm 의 두께 (48) 를 가진다. 제 2 폴리실리콘 층과 제 1 폴리실리콘 층이 결합하여 게이트 전극들을 형성한다. 그 후에, 포토레지스트를 도포하고, 상기 장치를 에칭하여 폴리실리콘 게이트 전극들 (50 , 52) 을 제공한다. 그 후에, 포토레지스트를 제거한다. 또한, 층들 (22, 24) 내에 소스 및 드레인 영역들을 주입시키는데 부가적인 포토레지스트를 사용할 수도 있다. 일 실시예에서, 상기 층 (22) 의 소스 영역 및 드레인 영역 (22a, 22b) 각각은 도핑되어 N+ 가 될 수 있는 반면에, 상기 층 (24) 의 소스 영역 및 드레인 영역 (24a, 24b) 각각은 도핑되어 P+ 가 될 수 있다. 이와 유사하게, 게이트 전극 (50) 은 N+ 가 되고, 게이트 전극은 (52) 은 P+ 가 될 수 있다.6 is a cross-sectional view showing gate regions in device fabrication. In particular, a second polysilicon layer 46 (poly2) is deposited in the apparatus of FIG. Typically, the second polysilicon layer 46 has a thickness 48 of approximately 100 nm to 200 nm. The second polysilicon layer and the first polysilicon layer combine to form gate electrodes. Thereafter, photoresist is applied and the apparatus is etched to provide polysilicon gate electrodes 50, 52. Thereafter, the photoresist is removed. In addition, additional photoresist may be used to implant the source and drain regions into the layers 22 and 24. In one embodiment, each of the source and drain regions 22a, 22b of the layer 22 may be doped to be N +, while each of the source and drain regions 24a, 24b of the layer 24 are each May be doped to become P +. Similarly, gate electrode 50 may be N + and gate electrode 52 may be P +.
도 7 은 완전히 제조된 장치를 나타내는 횡단면도이다. 특히, 이러한 공정 단계는 패시베이션 옥사이드를 증착하고 상기 장치를 금속화하는 단계를 수반한다. 이에 의해 nMOS 구조 (60) 및 pMOS 구조 (62) 를 형성한다.7 is a cross-sectional view showing a fully manufactured device. In particular, this process step involves depositing a passivation oxide and metallizing the device. This forms the nMOS structure 60 and the pMOS structure 62.
본 발명의 단계들에 의해 제공된 낮은 열 버짓은 Ge 가 상기 인장된 Si 층으로 확산되는 것을 피하기 위하여 필요하다. 또한, SiGe 층상에 성장된 얇은 옥사이드의 신뢰성은 실리콘 층상에 성장된 옥사이드의 신뢰성과 다르다고 알려져 있다. 여기에 기술된 공정은 낮은 열 버짓을 가지지만 SiGe 층상에 성장되는 얇은 게이트 옥사이드를 필요로 하지는 않는다. 따라서, 본 발명은 간단한 SiGe/SOI 구조 및 그 제조 방법을 제공한다. 특히, 본 발명은 고속 CMOS 집적 회로 및 그 제조 방법을 제공하며, 여기서 상기 회로는 BOX SOI 의 상부에 릴렉스화된 SiGe 층을 포함하며, 상기 구조는 낮은 결함 밀도를 가진다.The low thermal budget provided by the steps of the present invention is necessary to avoid the diffusion of Ge into the stretched Si layer. It is also known that the reliability of thin oxides grown on SiGe layers is different from the reliability of oxides grown on silicon layers. The process described here has a low thermal budget but does not require thin gate oxides to be grown on SiGe layers. Accordingly, the present invention provides a simple SiGe / SOI structure and a method of manufacturing the same. In particular, the present invention provides a high speed CMOS integrated circuit and a method of manufacturing the circuit, wherein the circuit includes a relaxed SiGe layer on top of the BOX SOI, the structure having a low defect density.
상술한 바와 같이, 제 2 릴렉세이션 어닐링 단계를 수행하여 BOX SOI 의 상부에 릴렉스화된 SiGe 층을 제공한다. 이 방법에 있어서, SOI 웨이퍼의 상부 실리콘 층을 릴렉스화된 Si1-yGey막으로 변환하는 것이 목적이며, 여기서 y 는 0.15 이상이다. 이러한 공정은 블랭킷 Si1-xGex에피텍셜 층을 성장시킴으로써 개시하며, 여기서 x 는 y 보다 더 크다. 그 후에, 포토레지스트를 사용하여 상기 막을 패턴화하며, 상부 SiGe/Si 막들을 선택적으로 상기 BOX SOI 로 다운 에칭할 수 있다. 이는 절연된 SiGe/Si 메스들을 남기고, 결함들 이외를 어닐링할 수 있다. 선택적으로, 웨이퍼는 비패턴화된 상태로 남겨질 수 있다. 그 후에, 이 단계에 이어서 확산 어닐링을 550℃ 내지 1050℃ 범위의 온도에서 대략 0.5 내지 4 시간 범위의 시간 주기 동안 수행한다. 이러한 온도 처리는 Ge 를 확산시켜 상부 실리콘 층을 릴렉스화된 Si1-yGey층으로 변환시킨다. 그 후에, 제 2 어닐링 단계를 수행한다. 특히, 1050℃ 내지 1200℃ 범위의 온도로 스파이크 어닐링 단계를 수행한 후, 그 확산을 완료하고, SOI 막내의 임의의 결합들을 제거 또는 감소시킬 수 있다. 통상적으로, 이러한 스파이크 또는 릴렉세이션 어닐링 단계를 10 초 또는 그 보다 작은 짧은 시간 주기 동안에 수행한다. 따라서, 낮은 결함 밀도의 Si1-yGey결정을 얻을 수 있다. 그 후에, Si1-yGey층을 에피텍셜 실리콘 층으로 덮는다. 웨이퍼가 이전에 패턴화된 경우에는, 에피텍셜 Si 캡을 선택적으로 증착시킬 필요가 있다. 상기 실리콘 층이 상기 릴렉스화된 SiGe 층상에서 성장하므로, 상부 실리콘 층은 인장된 실리콘 층이 된다. 따라서, 높은 전자 이동도 및 홀 이동도를 얻을 수 있다. 매립된 옥사이드 인터페이스는 SiGe 릴렉세이션의 버퍼로서 기능한다. 따라서, 경사진 SiGe 층이 필요없게 된다. 그 결과, 이러한 구조의 결함 밀도는 실질적으로 종래 기술에 공지된 구조들의 밀도보다 더 낮게 된다.As described above, a second relaxation annealing step is performed to provide a relaxed SiGe layer on top of the BOX SOI. In this method, the objective is to convert the upper silicon layer of the SOI wafer into a relaxed Si 1-y Ge y film, where y is at least 0.15. This process is initiated by growing a blanket Si 1-x Ge x epitaxial layer, where x is greater than y. Thereafter, photoresist may be used to pattern the film, and top SiGe / Si films may be selectively etched down into the BOX SOI. This leaves insulated SiGe / Si masses and can anneal other than defects. Optionally, the wafer can be left unpatterned. This step is then followed by diffusion annealing at a temperature ranging from 550 ° C. to 1050 ° C. for a time period ranging from approximately 0.5 to 4 hours. This temperature treatment diffuses Ge to convert the top silicon layer into a relaxed Si 1-y Ge y layer. Thereafter, a second annealing step is performed. In particular, after performing the spike annealing step at a temperature in the range from 1050 ° C. to 1200 ° C., the diffusion can be completed and any bonds in the SOI film can be removed or reduced. Typically, this spike or relaxation annealing step is performed for a short time period of 10 seconds or less. Thus, Si 1-y Ge y crystals of low defect density can be obtained. Thereafter, the Si 1-y Ge y layer is covered with an epitaxial silicon layer. If the wafer was previously patterned, it is necessary to selectively deposit the epitaxial Si cap. As the silicon layer grows on the relaxed SiGe layer, the top silicon layer becomes a stretched silicon layer. Therefore, high electron mobility and hole mobility can be obtained. The buried oxide interface serves as a buffer for SiGe relaxation. Thus, no inclined SiGe layer is needed. As a result, the defect density of such structures is substantially lower than the density of structures known in the art.
도 8 은 본 발명의 제조 공정을 나타내는 흐름도이다. 먼저, 기판을 제공한다. 단계 70 은 SOI 기판의 상부 실리콘 층을 대략 10 nm 내지 30 nm 의 두께로 얇게 하는 단계를 포함한다. 단계 72 는 Si1-xGex의 에피텍셜 층을 성장시키는 단계를 포함하며, 여기서 0.2〈 x〈 0.5 이다. 통상적으로, 막 두께는 20 nm 내지 40 nm 로 한다. 단계 74 는 p-웰 및 n-웰 각각에 붕소와 인을 이온주입하여, nMOST 및 pMOST 임계 전압을 제어한다. 단계 76 은 0.5 내지 4 시간 동안에 550℃ 내지 1050℃ 범위의 온도로 상기 구조를 확산 어닐링하는 단계를 포함한다. 이러한 열 처리는 Ge를 확산시켜 상부 실리콘 막을 릴렉스화된 Si1-xGex층으로 변환시키는데, 여기서 x 는 막 전반에 걸쳐서 일정하지 않을 수 있다. 또한, 이러한 열 처리는 SOI 막 내의 일부 또는 모든 결함들을 제거한다. 제 2 릴렉세이션 어닐링 단계 (78) 를 1050℃ 내지 1200℃ 범위의 온도에서 단지 몇 초와 같은 매우 짧은 시간동안 수행할 수도 있다. 제 2 릴렉세이션 어닐링 단계 (78) 를 고속 열 어닐링, 레이져 어닐링 및 플레시 럼프 (flash lump) 와 같은 광학 어닐링으로 구성되는 군으로부터 선택된 방법에 의해 수행할 수도 있다. SOI 웨이퍼상의 상기 릴렉스화된 SiGe 층의 결함 밀도를 작게 할 수 있다. 단계 80 은 캡 실리콘 층을 성장시키는 단계를 포함한다. 본 발명의 일 실시예에 있어서, 캡 실리콘 층 (25) 을 제 2 릴렉세이션 어닐링 단계 (78) 이전에 증착할 수도 있다. 하부의 SiGe 층이 릴렉스화되기 때문에, 캡 실리콘 층은 측면으로 팽팽하게 인장된다. 단계 82 는 게이트 옥사이드를 성장시키고 제 1 폴리실리콘 층 (poly1) 을 증착하는 단계를 포함한다. 단계 84 는 포토레지스트를 도포하여 액티브 영역들을 보호하는 단계를 포함한다. 단계 86 은 제 1 폴리실리콘 층, 옥사이드 층, 및 SiGe 층을 에칭한 후, 상기 레지스트를 제거하는 단계를 포함한다. 단계 88 은 낮은 온도의 열 옥사이드를 5 nm 내지 10 nm 로 성장시킨 후, 50 nm 내지 200 nm 의 CVD 옥사이드 층을 증착하는 단계를 포함한다. 단계90 은 상기 옥사이드를 플라즈마 에칭하여 제 1 폴리실리콘 층의 표면으로부터 모든 옥사이드를 제거하는 단계를 포함한다. 이에 의해 액티브 영역상에 사이드월 옥사이드를 형성한다. 단계 92 는 100 nm 내지 200 nm 의 제 2 폴리실리콘 층을 증착하는 단계를 포함한다. 제 1 폴리실리콘 층과 제 2 폴리실리콘 층은 결합하여 게이트 전극을 형성한다. 단계 94 는 포토레지스트를 도포하고, 폴리실리콘 게이트 전극을 에칭한 후, 레지스트를 제거하는 단계를 포함한다. 소스/드레인을 주입하기 위하여 부가적인 포토레지스트를 사용한다. 단계 96 은 패시베이션 옥사이드 층 및 금속 층을 증착하는 단계를 포함한다. 따라서, 목표하는 장치를 얻는다.8 is a flowchart showing a manufacturing process of the present invention. First, a substrate is provided. Step 70 includes thinning the top silicon layer of the SOI substrate to a thickness of approximately 10 nm to 30 nm. Step 72 includes growing an epitaxial layer of Si 1-x Ge x , where 0.2 <x <0.5. Usually, the film thickness is 20 nm to 40 nm. Step 74 ion implants boron and phosphorus into the p-well and n-well, respectively, to control the nMOST and pMOST threshold voltages. Step 76 includes diffusing annealing the structure to a temperature in the range of 550 ° C. to 1050 ° C. for 0.5 to 4 hours. This heat treatment diffuses Ge to convert the top silicon film into a relaxed Si 1-x Ge x layer, where x may not be constant throughout the film. This heat treatment also removes some or all defects in the SOI film. The second relaxation annealing step 78 may be performed for a very short time, such as only a few seconds, at a temperature in the range from 1050 ° C to 1200 ° C. The second relaxation annealing step 78 may be performed by a method selected from the group consisting of fast thermal annealing, laser annealing and optical annealing such as flash lumps. The defect density of the relaxed SiGe layer on the SOI wafer can be made small. Step 80 includes growing a cap silicon layer. In one embodiment of the invention, the cap silicon layer 25 may be deposited prior to the second relaxation annealing step 78. As the underlying SiGe layer is relaxed, the cap silicon layer is tensioned laterally. Step 82 includes growing a gate oxide and depositing a first polysilicon layer (poly1). Step 84 includes applying photoresist to protect the active regions. Step 86 includes etching the first polysilicon layer, oxide layer, and SiGe layer and then removing the resist. Step 88 includes growing a low temperature thermal oxide from 5 nm to 10 nm and then depositing a 50 nm to 200 nm CVD oxide layer. Step 90 includes plasma etching the oxide to remove all oxides from the surface of the first polysilicon layer. This forms a sidewall oxide on the active region. Step 92 includes depositing a second polysilicon layer of 100 nm to 200 nm. The first polysilicon layer and the second polysilicon layer combine to form a gate electrode. Step 94 includes applying a photoresist, etching the polysilicon gate electrode, and then removing the resist. Additional photoresist is used to inject the source / drain. Step 96 includes depositing a passivation oxide layer and a metal layer. Thus, the target device is obtained.
이러한 단계들 동안에, Ge 가 상기 인장된 Si 층으로 확산하는 것을 피하기 위하여 낮은 열 버짓이 요구된다. 또한, SiGe 상에 성장된 얇은 옥사이드의 신뢰성은 실리콘상에 성장되는 옥사이드의 신뢰성과 다르게 된다. 이러한 처리는 낮은 열 버짓을 제공한다. 또한, SiGe 층상에 성장되는 얇은 게이트 옥사이드가 없으므로, 종래 기술의 처리 및 장치들의 결점들을 피할 수 있다.During these steps, a low thermal budget is required to avoid Ge from diffusing into the stretched Si layer. In addition, the reliability of thin oxides grown on SiGe is different from the reliability of oxides grown on silicon. This treatment provides a low thermal budget. In addition, there is no thin gate oxide grown on the SiGe layer, thus avoiding the drawbacks of prior art processing and devices.
이와 같이, SOI 기판상에 릴렉스화된 SiGe 층 및 인장된 상부 실리콘 층을 포함하는 트랜지스터, 및 그 제조 방법을 기술하였다. 장치를 제조하는 바람직한 구조 및 방법들을 기술하였지만, 이를 첨부된 청구범위에 규정된 바와 같이 본 발명의 범위를 벗어나기 않고 추가적으로 변화 및 변경시킬 수 있음을 알 수 있다.As such, a transistor comprising a relaxed SiGe layer and a stretched top silicon layer on an SOI substrate, and a method of manufacturing the same have been described. While preferred structures and methods of manufacturing the device have been described, it will be appreciated that they may be further changed and modified without departing from the scope of the present invention as defined in the appended claims.
이상 설명한 바와 같이, 본 발명은 실리콘 층을 릴렉스화된 SiGe 층상에 성장시키고, 매립된 옥사이드 인터페이스를 SiGe 릴렉세이션에 대한 버퍼로서 기능하게 하여 경사진 SiGe 층을 필요없게 함으로써, 간단한 SiGe/SOI 구조를 형성할 수 있다.As described above, the present invention forms a simple SiGe / SOI structure by growing a silicon layer on a relaxed SiGe layer and making the buried oxide interface function as a buffer for SiGe relaxation, eliminating the need for an inclined SiGe layer. can do.
Claims (18)
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| KR100776173B1 (en) * | 2006-08-23 | 2007-11-12 | 동부일렉트로닉스 주식회사 | Fabrication method for semiconductor device |
| KR100782497B1 (en) * | 2006-11-20 | 2007-12-05 | 삼성전자주식회사 | Method of fabricating semiconductor device having thin strained relaxation buffer pattern and related device |
| KR100880106B1 (en) * | 2006-12-29 | 2009-01-21 | 주식회사 실트론 | Method for Manufacturing Silicon ON Insulator Wafer Improved in Surface Roughness Using SiGe Sacrificial Layer |
| KR100925310B1 (en) * | 2004-01-16 | 2009-11-04 | 인터내셔널 비지네스 머신즈 코포레이션 | Method of forming thin sgoi wafers with high relaxation and low stacking fault defect density |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911379B2 (en) * | 2003-03-05 | 2005-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming strained silicon on insulator substrate |
| US7169226B2 (en) * | 2003-07-01 | 2007-01-30 | International Business Machines Corporation | Defect reduction by oxidation of silicon |
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| US6989058B2 (en) * | 2003-09-03 | 2006-01-24 | International Business Machines Corporation | Use of thin SOI to inhibit relaxation of SiGe layers |
| US6972247B2 (en) * | 2003-12-05 | 2005-12-06 | International Business Machines Corporation | Method of fabricating strained Si SOI wafers |
| JP2005197405A (en) * | 2004-01-06 | 2005-07-21 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
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| CN100336171C (en) * | 2004-09-24 | 2007-09-05 | 上海新傲科技有限公司 | Germanium silicon material on insulator based on injection oxygen isolation technology and its preparing method |
| EP1650794B1 (en) * | 2004-10-19 | 2008-01-16 | S.O.I. Tec Silicon on Insulator Technologies S.A. | A method for fabricating a wafer structure with a strained silicon layer and an intermediate product of this method |
| US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
| TW200733244A (en) * | 2005-10-06 | 2007-09-01 | Nxp Bv | Semiconductor device |
| US20110180903A1 (en) * | 2008-10-02 | 2011-07-28 | Sumitomo Chemical Company, Limited | Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100925310B1 (en) * | 2004-01-16 | 2009-11-04 | 인터내셔널 비지네스 머신즈 코포레이션 | Method of forming thin sgoi wafers with high relaxation and low stacking fault defect density |
| KR100776173B1 (en) * | 2006-08-23 | 2007-11-12 | 동부일렉트로닉스 주식회사 | Fabrication method for semiconductor device |
| KR100782497B1 (en) * | 2006-11-20 | 2007-12-05 | 삼성전자주식회사 | Method of fabricating semiconductor device having thin strained relaxation buffer pattern and related device |
| KR100880106B1 (en) * | 2006-12-29 | 2009-01-21 | 주식회사 실트론 | Method for Manufacturing Silicon ON Insulator Wafer Improved in Surface Roughness Using SiGe Sacrificial Layer |
| CN109155277A (en) * | 2016-05-17 | 2019-01-04 | 索泰克公司 | The method for manufacturing strained insulator semiconductor substrate thereon |
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