KR20030032640A - Ｉｍｔ-2000시스템용 기지국의 동기신호 제공장치 - Google Patents
Ｉｍｔ-2000시스템용 기지국의 동기신호 제공장치 Download PDFInfo
- Publication number
- KR20030032640A KR20030032640A KR1020010064573A KR20010064573A KR20030032640A KR 20030032640 A KR20030032640 A KR 20030032640A KR 1020010064573 A KR1020010064573 A KR 1020010064573A KR 20010064573 A KR20010064573 A KR 20010064573A KR 20030032640 A KR20030032640 A KR 20030032640A
- Authority
- KR
- South Korea
- Prior art keywords
- clock
- signal
- frame pulse
- generator
- output
- Prior art date
Links
Landscapes
- Mobile Radio Communication Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
본 발명은 기지국에서 다수의 채널카드로 시스템클럭과 프레임펄스를 제공함에 있어, 이 시스템클럭과 프레임펄스를 하나의 동기신호화하여 각 채널카드로 제공하도록 된 IMT-2000시스템용 기지국의 동기신호제공장치에 관한 것이다.
또한, 본 발명에 따른 IMT-2000시스템용 기지국의 동기신호제공장치는, 다수의 채널카드로 소정 시스템클럭과 프레임 펄스를 제공하는 IMT-2000시스템용 기지국의 동기신호제공장치에 있어서, 소정 시스템클럭을 생성하는 클럭발생기와, 상기 클럭발생기에서 생성되는 시스템클럭을 근거로 소정 프레임펄스를 생성하는 프레임펄스 발생기, 상기 프레임펄스발생기로부터 인가되는 프레임펄스를 25%듀티 사이클을 갖는 시스템클럭형태로 변경하여 상기 클럭발생기로부터 인가되는 시스템클럭과 합성시켜 하나의 동기신호형태로 출력하는 동기신호생성수단 및, 상기 동기신호생성수단으로부터 인가되는 동기신호를 시스템클럭과 프레임펄스로 각각 분리하여 출력하는 동기신호분리수단을 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 IMT-2000시스템용 기지국에 관한 것으로, 특히 기지국에서 다수의 채널카드로 시스템클럭과 프레임펄스를 제공함에 있어, 이 시스템클럭과 프레임펄스를 하나의 동기신호화하여 각 채널카드로 제공하도록 된 IMT-2000시스템용 기지국의 동기신호제공장치에 관한 것이다.
이동통신시스템은 언제, 어디서나, 누구나 이용할 수 있는 통신시스템으로, 제 1세대인 아날로그 방식을 거쳐 2세대 이동통신인 디지털 방식으로 발전해왔으며, 최근에는 제 3세대 이동통신시스템으로 음성데이터 뿐 아니라,영상등의 고속데이터의 전송이 가능한 IMT-2000(International Mobile Telecommunications - 2000)시스템이 개발되고 있는 실정이다.
IMT-2000시스템은 일반적으로 사용자가 휴대하여 IMT-2000서비스를 제공받기 위한 무선단말기와, 이 무선단말기와 무선으로 결합되는 기지국 및 이 기지국을 제어하기 위한 기지국제어기로 구성된다. 그리고, 이 기지국제어기는 교환기를 통해 다양한 서비스제공사로부터 제공되어지는 각종 서비스를 기지국을 통해 무선단말기로 제공하게 된다.
이때, 상기 기지국은 무선통신단말기와의 데이터통신을 수행하기 위해 데이터변복조기능을 수행하는 채널카드를 다수개 구비하여 구성되며, 무선통신단말기로부터의 호접속요구에 따라 유휴한 채널카드를 할당하게 된다. 그리고, 기지국은 각 채널카드로 소정 시스템클럭 및 프레임펄스를 제공하여 각 채널카드간의 프레임동기를 맞추도록 구성되게 된다.
도1은 IMT-2000시스템용 기지국의 클럭/프레임펄스제공장치의 구성을 나타낸 도면이다.
도1에 도시된 바와 같이, 기지국의 클럭/프레임펄스제공장치는 클럭제공부(11)로부터 발생되는 8KHz의 클럭신호를 지터(jitter)감쇄부(12)를 통해 체배하여 4MHz클럭을 클럭발생부(12)로 제공하게 된다.
그리고, 클럭발생부(12)는 4MHz 클럭을 체배하여 30.72MHz의 시스템 클럭을 생성한 후, 프레임펄스발생부(13) 및 클럭송신부(14)로 제공하게 된다.
이때, 프레임펄스발생부(13)는 상기 클럭발생부(12)로부터 제공되는 30.72MHz를 분주시켜 10msec의 프레임펄스를 상기 클럭송신부(14)로 송출하게 된다.
한편, 클럭송신부(14)는 상기 클럭발생부(12)로부터 인가되는 30.72MHz의 시스템클럭과 상기 프레임펄스발생부(13)로부터 인가되는 10msec의 프레임펄스를 다수의 채널카드(15)로 각각 제공하게 된다. 여기서, 상기 클럭송신부(14)는 시스템클럭과 프레임펄스를 각 채널카드로 제공함에 있어, 각각의 전송라인, 즉 시스템클럭을 제공하기 위한 제 1전송라인(L1)과, 프레임펄스를 제공하기 위한 제 2전송라인(L2)을 이용하게 된다.
그러나, 상술한 바와 같이, 다수의 채널카드로 시스템클럭과 프레임펄스와같은 동기신호를 제공하기 위해 각각의 전송라인을 이용하는 것은 IMT-2000시스템용 기지국의 구성을 복잡하게 하는 요인으로 작용하게 된다.
이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로, 프레임펄스를 25%듀티 사이클(Duty - cycle)형태의 시스템클럭으로 변경하여 50% 듀티 사이클(Duty - cycle)을 갖는 시스템클럭과 결합하여 송출함으로써, 하나의 전송라인을 통해 시스템클럭과 프레임펄스를 제공할 수 있도록 된 IMT-2000시스템용 기지국의 동기신호제공장치를 제공함에 그 기술적 목적이 있다.
도1은 IMT-2000시스템용 기지국의 시스템클럭 및 프레임펄스제공장치의 구성을 개략적으로 나타낸 도면.
도2는 본 발명에 따른 IMT-2000시스템용 기지국의 동기신호제공장치의 구성을 개략적으로 나타낸 도면.
도3은 도2에 도시된 동기신호생성부(50)의 내부구성을 나타낸 회로도.
도4는 도3에 도시된 동기신호생성부(50)의 동작을 설명하기 위한 타이밍도.
도5는 도2에 도시된 동기신호분리부(71)의 내부구성을 나타낸 회로도.
도6은 도5에 도시된 동기신호분리부(71)의 동작을 설명하기 위한 타이밍도.
***** 도면의 주요부분에 대한 간단한 설명 *****
11 : 클럭제공부, 12 : 지터감쇄부,
13 : 클럭발생부, 14 : 프레임펄스발생부,
50 : 동기신호생성부, 60 : 동기신호송신부,
70 : 채널카드, 51, 711, 712 : 1/4클럭지연부,
71 : 동기신호분리부,
N : 인버터, XNOR : 익스크루시브노아,
MUX : 멀티플렉서, D : D플립플롭. .
상기 목적을 달성하기 위한 본 발명에 따른 IMT-2000시스템용 기지국의 동기신호제공장치는, 다수의 채널카드로 소정 시스템클럭과 프레임 펄스를 제공하는 IMT-2000시스템용 기지국의 동기신호제공장치에 있어서, 소정 시스템클럭을 생성하는 클럭발생기와, 상기 클럭발생기에서 생성되는 시스템클럭을 근거로 소정 프레임펄스를 생성하는 프레임펄스 발생기, 상기 프레임펄스발생기로부터 인가되는 프레임펄스를 25%듀티 사이클을 갖는 시스템클럭형태로 변경하여 상기 클럭발생기로부터 인가되는 시스템클럭과 합성시켜 하나의 동기신호형태로 출력하는 동기신호생성수단 및, 상기 동기신호생성수단으로부터 인가되는 동기신호를 시스템클럭과 프레임펄스로 각각 분리하여 출력하는 동기신호분리수단을 포함하여 구성되는 것을 특징으로 한다.
즉, 상기한 바에 의하면, 클럭발생기로 제공되는 시스템클럭과 25%듀티 사이클을 갖는 시스템클럭형태의 프레임 펄스를 합성한 소정 동기신호를 생성하여 하나의 전송라인을 통해 시스템클럭과 프레임펄스를 채널카드로 제공함으로써, 동기신호전송을 위한 전송라인을 감소시켜 기지국 구성을 간단화할 수 있게 된다.
이어, 본 발명에 따른 실시예를 설명한다.
도2는 본 발명에 따른 IMT-2000시스템용 기지국의 동기신호제공장치의 개략적인 구성을 나타낸 도면이다.
도2에 도시된 바와 같이, 본 발명에 따른 동기신호제공장치는, 프레임펄스발생부(14)로부터 인가되는 10msec 프레임펄스를 25%듀티 사이클을 갖는 30.72MHz클럭으로 변화시켜 클럭발생부(13)로부터 인가되는 50%듀티 사이클을 갖는 30.72MHz 시스템클럭과 합성하여 하나의 신호형태로 된 소정 동기신호를 생성하는 동기신호생성부(50)와, 이 동기신호생성부(50)로부터 하나의 전송라인을 통해 인가되는 동기신호를 역다중화하여 다수 채널카드(70)로 각각 제공하기 위한 동기신호송신부 (60) 및, 동기신호송신부(60)로부터 인가되는 동기신호를 시스템클럭과 프레임펄스로 분리하기 위한 동기신호분리부(71)를 포함하여 구성되어, 이 동기신호분리부 (71)로부터 인가되는 시스템클럭과 프레임펄스를 근거로 소정 데이터변복조처리를 수행하는 채널카드(70)로 구성된다.
도3은 도2에 도시된 동기신호생성부(50)의 내부구성을 나타낸 회로도이다.
도3에 도시된 바와 같이, 동기신호생성부(50)는 상기 클럭발생부(13)로부터 제공되는 30.72MHz 시스템클럭을 1/4클럭 지연시키기 위한 클럭지연부(51)와, 상기 클럭발생부(13)로부터 제공되는 시스템클럭을 반전시켜 출력하는 인버터(N), 상기프레임펄스발생부(14)로부터 제공되는 프레임펄스와 상기 인버터(N)의 출력신호를 앤드조합하여 출력하는 앤드게이트(AND) 및, 상기 1/4지연부(51)의 출력단이 제 1입력단과 결합되고, 제 2입력단이 접지되어 상기 앤드게이트(AND)의 출력신호를 근거로 제 1입력단 출력신호와 제 2입력단 출력신호를 선택적으로 출력하는 멀티플렉서(MUX)로 구성된다.
여기서, 상기 제 1클럭지연부(51)는 30.72KHz 시스템클럭의 한 주기는 1초/30.72KHz = 약 32.5nsec이므로, 예컨대 4nsec의 게이트 딜레이 두개를 직렬로 연결하여 구성하게 된다.
이어, 도4를 참조하여 도3에 도시된 동기신호생성장치(50)의 동기신호 생성동작을 설명한다.
우선, 클럭발생부(13)로부터 출력되는 30.72MHz의 시스템클럭이 클럭지연부 (51)와 인버터(N)의 입력으로 각각 인가된다(a).
이어, 클럭지연부(51)는 클럭발생부(13)로부터 인가되는 시스템클럭을 1/4클럭 지연시켜 출력하게 된다(b).
또한, 인버터(N)는 클럭발생부(13)로부터 인가되는 시스템클럭을 반전시켜 출력하게 된다(c).
한편, 상기 프레임펄스발생부(14)는 10msec마다 소정 펄스(한 클럭주기)를 발생하게 되는 바(d), 앤드게이트(AND)는 상기 인버터(N)와 상기 프레임펄스발생부 (14)로부터 제공되는 프레임펄스를 앤드조합하여 상기 멀티플렉서(MUX)의 입력선택신호로서 제공하게 된다(e).
예컨대, 제 2클럭주기 구간에 프레임펄스가 인가되는 경우, 제 1앤드게이트 (AND)는 제 2클럭의 3-4영역(c2-3,c2-4)에서 하이레벨신호를 출력하게된다.
한편, 멀티플렉서(MUX)의 제 1입력단으로는 상기 클럭지연부(51)의 출력신호 (b)가 인가되고, 제 2입력단은 접지가 결합되게 되는 바, 상기 앤드게이트(AND)로부터 로우레벨신호가 인가되는 구간에는 상기 클럭지연부(51)로부터 출력되는 신호(b-1)를 출력하고, 앤드게이트(AND)로부터 하이레벨신호가 인가되는 구간, 예컨대 제 2클럭의 3-4영역(C2-3,C2-4)에는 로우레벨의 접지신호(f)를 출력하게 된다(g).
즉, 제 1멀티플렉서(MUX)은 도4에서 (f)와 (b-1)이 합성된 (g)와 같은 동기신호를 출력하게 된다.
다시 말하면, 동기신호생성부(50)는 50%듀티 사이클을 갖는 시스템클럭을 1/4지연시켜 출력하되, 프레임펄스가 제공되는 클럭주기동안은 25%듀티 사이클의 클럭을 출력하도록 함으로써, 시스템클럭과 프레임펄스가 합성된 동기신호를 생성하게 된다.
한편, 도5는 도2에 도시된 채널카드(70)의 동기신호분리부(71)의 내부구성을 나타낸 회로도이다.
도5에 도시된 바와 같이, 동기신호분리부(71)는 상기 클럭발생부(130)로부터 인가되는 30.72MHz를 1/4클럭 지연시켜 출력하는 제 1클럭지연부(711)와 이 제 1클럭지연부(711)로부터 인가되는 1/4클럭 지연된 시스템클럭을 1/4클럭 지연시켜 출력되는 제 2클럭지연부(712), 제 1입력단으로 상기 클럭발생부(130)로부터 인가되는 시스템클럭을 제공받고, 제 2입력단으로 상기 제 2클럭지연부(712)로부터 인가되는 2/4클럭 지연된 시스템클럭을 제공받아 이를 익스크루시브노아(EX-NOR)조합하여 출력하는 익스크루시브노아게이트(XNOR), 익스크루시브노아게이트(XNOR)로부터 출력되는 신호를 반전출력하는 인버터(N), 상기 인버터(N)로부터 출력되는 신호를 클럭으로 입력받아, Q출력단을 통해 클럭신호 복원을 위한 구간에서 하이레벨 신호를 출력하는 제 1D플립플롭(D1) 및, 소정 전원전압(Vcc)이 제공되는 제 1입력단과, 상기 제 2클럭지연부(712)로부터 출력되는 2/4지연된 시스템클럭이 입력되는 제 2입력단을 상기 제 1D플립플롭(D1)의 Q출력단으로부터 인가되는 신호에 따라 선택적으로 출력하는 멀티플렉서(MUX)를 포함하여 구성된다.
또한, 상기 동기신호분리부(71)는 데이터입력단에 접지가 결합되고, 상기 제 2클럭지연부(712)로부터 2/4지연된 시스템클럭이 클럭으로 인가되며, 상기 제 1D플립플롭(D1)의 Q출력단이 선택신호로 인가되도록 구성되어, 라이징에지상태의 선택신호가 인가되는 시점부터, 라이징에지상태의 클럭이 인가되는 구간동안 Q출력단으로 하이레벨신호를 출력하는 제 2D플립플롭을 포함하여 구성된다.
이어, 도6을 참조하여 도5에 도시된 동기신호분리부(71)의 동작을 설명한다.
우선, 동기신호생성부(50)로부터 발생된 시스템클럭과 프레임펄스가 합성된 동기신호는 제 1펄스지연부(711)와 익스크루시브노아게이트(XNOR)로 인가된다(o).
제 1펄스지연부(711)는 수신되는 동기신호를 1/4클럭지연시켜 제 2펄스지연부(712)로 출력한다(p).
그리고, 제 2펄스지연부(712)는 제 1펄스지연부(711)로부터 인가되는 1/4클럭지연된 동기신호를 다시 1/4클럭 지연시켜 멀티플렉서(MUX)의 제 2입력단 및 익스크루시브노아게이트(XNOR) 출력한다. 즉, 제 2펄스지연부(712)는 상기 동기신호생성부(50)로부터 생성된 동기신호를 2/4클럭지연시켜 출력하게 된다(q).
한편, 익스크루시브노아게이트(XNOR)는 동기신호(o)와 2/4클럭 지연된 동기신호(q)를 익스크루시브노아조합하여 출력하게 되는 바, 예컨대 동기신호(o)에서 프레임펄스 구간이 제 2클럭구간(c2)인 경우, 익스크루시브노아게이트(XNOR)는 동기신호(o)와 2/4클럭 지연된 동기신호(q)가 모두 하이레벨이거나, 로우레벨인 구간, 즉 제 2클럭의 2구간(c2-2)과 제 2클럭의 4구간(c2-4)에서 하이레벨 신호를 출력하게 된다(r).
그리고, 상기 익스크루시브노아게이트(XNOR)의 출력은 인버터(N)를 통해 반전되어 제 1D플립플롭(D1)의 클럭으로 제공된다(s).
한편, 제 1D플립플롭(D1)은 초기상태, 즉, 기지국의 제어부로부터 소정 리셋신호가 인가되는 경우, Q출력단으로 로우레벨신호를 출력하고, Q반전출력단으로 하이레벨신호를 출력하게 된다. 그리고, Q반전출력단은 제 1D플립플롭(D1)의 데이터입력으로 인가된다.
이때, 제 1D플립플롭(D1)은 상기한 바와 같은 초기상태에서 클럭으로 라이징에지가 인가되는 순간, 즉 제 2클럭의 4구간(c2-3)에서 Q출력단으로 하이레벨신호를 출력하고, 클럭으로 다음 라이징에지가 인가되는 순간, 즉 제 3클럭의 1구간(c3-1)시작시점에서 Q출력단으로 로우레벨신호를 출력하게 된다(t).
또한, 상기 제 1D플립플롭(D1)의 Q출력은 멀티플렉서(MUX)의 선택신호로 입력되게 되는 바, 멀티플렉서(MUX)는 제 1D플립플롭(D1)으로부터 로우레벨신호가 인가되는 경우에는 제 2클럭지연부(712)로부터 인가되는 신호(q-1)를 출력하고, 제 1D플립플롭(D1)으로부터 하이레벨신호가 인가되는 경우에는 하이레벨의 전원전압(Vcc : u)를 출력하게 된다.
즉, 멀티플렉서(MUX)는 제 2클럭지연부(712)로부터 제공되는 신호에서 25%듀티 사이클을 갖는 클럭주기의 2/4,3/4부분, 예컨대 제 2클럭의 3구간(c2-3)과 제 2클럭의 4구간(c2-4)은 전원전압의 하이레벨신호를 출력하도록 함으로써, 25%듀티 사이클을 갖는 클럭구간이 일반적인 50%듀티 사이클을 갖게 되어 정상적인 30.72KHz 시스템클럭이 분리되게 된다(v).
한편, 상기 제 2클럭지연부(712)로부터 출력되는 2/4클럭 지연된 동기신호는 제 2D플립플롭(D2)의 클럭으로 제공되고, 그 데이터입력으로는 로우레벨신호가 인가되며, 상기 제 1D플립플롭(D1)의 Q출력신호가 선택신호로서 인가되는 바, 제 2D플립플롭(D2)은 상기 제 1D플립플롭(D1)로부터 하이레벨신호가 인가되는 시점부터, 즉, 제 2클럭의 3번구간(c2-3)시작시점부터 Q출력단으로 하이레벨신호를 출력하되, 상기 클럭으로 라이징에지가 인가되는 때, 즉 제 3클럭의 3번구간(c3-3)시작시점에 Q출력단으로 로우레벨신호를 출력하게 된다(w).
즉, 제 2플립플롭(D2)은 동기신호에서 25% 듀티 사이클을 갖는 클럭주기구간에 하이레벨신호를 출력하도록 함으로써, 프레임펄스를 분리해내게 된다.
따라서, 본 발명에 의하면, 클럭발생기로부터 제공되는 시스템클럭에 25%듀티 사이클을 갖는 시스템클럭형태의 프레임 펄스를 합성한 소정 동기신호를 생성하여 하나의 전송라인을 통해 채널카드로 제공하고, 채널카드는 수신되는 동기신호를 시스템클럭과 프레임펄스로 분리하여 이를 근거로 소정 데이터변복조동작을 수행하게 된다.
즉, 다수의 채널카드로 하나의 전송라인을 통해 시스템클럭과 프레임펄스를 제공함으로써, IMT-2000시스템용 기지국에서 다수의 채널카드로 동기신호를 전송하기 위한 전송라인의 수를 감소시킬 수 있게 된다.
한편, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양하게 변형 실시하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 클럭발생기로부터 제공되는 시스템클럭에 25%듀티 사이클을 갖는 시스템클럭형태의 프레임 펄스를 합성한 소정 동기신호를 생성하여 하나의 전송라인을 통해 채널카드로 제공함으로써, IMT-2000시시스템용 기지국의 전송라인 수를 감소시켜 기지국 구성을 간단화하는 것이 가능하다.
Claims (5)
- 다수의 채널카드로 소정 시스템클럭과 프레임 펄스를 제공하는 IMT-2000시스템용 기지국의 동기신호제공장치에 있어서,소정 시스템클럭을 생성하는 클럭발생기와,상기 클럭발생기에서 생성되는 시스템클럭을 근거로 소정 프레임펄스를 생성하는 프레임펄스 발생기,상기 프레임펄스발생기로부터 인가되는 프레임펄스를 25%듀티 사이클을 갖는 시스템클럭형태로 변경하여 상기 클럭발생기로부터 인가되는 시스템클럭과 합성시켜 하나의 동기신호형태로 출력하는 동기신호생성수단 및,상기 동기신호생성수단으로부터 인가되는 동기신호를 시스템클럭과 프레임펄스로 각각 분리하여 출력하는 동기신호분리수단을 포함하여 구성되는 것을 특징으로 하는 IMT-2000시스템용 기지국의 동기신호제공장치.
- 제 1항에 있어서,상기 동기신호생성수단은 상기 클럭발생기로부터 인가되는 시스템클럭을 1/4클럭지연하는 클럭지연부와, 상기 클럭발생기로부터 인가되는 시스템클럭을 반전출력하는 인버터, 상기 인버터의 출력과 상기 프레임펄스발생기로부터 인가되는 프레임펄스를 앤드조합하여 프레임펄스 1/2구간에서 제 1레벨신호를 출력하는 앤드게이트, 상기 클럭지연부로부터 인가되는 신호를 출력하되, 상기 앤드게이트로부터 인가되는 제 1레벨신호 구간동안은 제 2레벨의 접지신호를 출력하는 멀티플렉서로 구성되는 것을 특징으로 하는 IMT-2000시스템용 기지국의 동기신호제공장치.
- 제 1항에 있어서,상기 동기신호분리수단은 동기신호를 1/4클럭 지연시키기 위한 제 1클럭지연부와, 상기 제 1클럭지연부로부터 인가되는 1/4클럭 지연시키기 위한 제 2클럭지연부, 제 2클럭지연부로부터 인가되는 2/4클럭지연된 동기신호와 동기신호분리부로부터 인가되는 동기신호를 익스크루시브노아조합하는 익스크루시브노아게이트, 익스크루시브노아게이트의 출력을 반전하는 인버터, 상기 인버터의 출력을 클럭으로 제공받아, 클럭의 제 1폴링에지상태부터 제 2폴링에지상태까지 Q출력단으로 제 1레벨신호를 출력하는 제 1D플립플롭, 상기 제 2클럭지연부로부터 인가되는 신호를 출력하되, 제 1D플립플롭의 Q출력단으로부터 제 1레벨신호가 인가되는 구간에는 제 2레벨의 접지신호를 출력하는 멀티플렉서 및, 상기 데이터입력단으로 제 2레벨신호를제공하고, 상기 제 1D플립플롭의 Q출력단으로부터 셋트신호를 제공받으며, 상기 제 2클럭지연부로부터 신호를 클럭으로 제공받도록 구성되어, 제 1레벨의 셋트신호가 인가되는 시점부터 Q출력단으로 제 1레벨신호를 출력하되, 제 1레벨의 클럭이 인가되는 경우 Q출력단으로 제 2레벨신호를 출력하는 제 2D플립플롭을 포함하여 구성되는 것을 특징으로 하는 IMT-2000시스템용 기지국의 동기신호제공장치.
- 제 1항에 있어서,상기 클럭발생기는 50%듀티 사이클을 갖는 시스템클럭을 생성하는 것을 특징으로 하는 IMT-2000시스템용 기지국의 동기신호제공장치.
- 제 1항에 있어서,상기 동기신호분리수단은 채널카드내에 구비되는 것을 특징으로 하는 IMT-2000시스템용 기지국의 동기신호제공장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010064573A KR20030032640A (ko) | 2001-10-19 | 2001-10-19 | Ｉｍｔ-2000시스템용 기지국의 동기신호 제공장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010064573A KR20030032640A (ko) | 2001-10-19 | 2001-10-19 | Ｉｍｔ-2000시스템용 기지국의 동기신호 제공장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030032640A true KR20030032640A (ko) | 2003-04-26 |
Family
ID=29565419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010064573A KR20030032640A (ko) | 2001-10-19 | 2001-10-19 | Ｉｍｔ-2000시스템용 기지국의 동기신호 제공장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030032640A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100552678B1 (ko) * | 2004-06-10 | 2006-02-20 | 한국전자통신연구원 | 데이터 패킷의 접근 지연 시간 단축을 위한 송/수신 장치및 그 방법 |
-
2001
- 2001-10-19 KR KR1020010064573A patent/KR20030032640A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100552678B1 (ko) * | 2004-06-10 | 2006-02-20 | 한국전자통신연구원 | 데이터 패킷의 접근 지연 시간 단축을 위한 송/수신 장치및 그 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3635001B2 (ja) | 同期クロックを発生させるための回路 | |
| EP1672793A3 (en) | Clock generator circuit, signal multiplexing circuit, optical transmitter, and clock generation method | |
| KR960700568A (ko) | 무지터 위상동기루프 주파수합성용 재트리거형 발진기 | |
| KR20030032640A (ko) | Ｉｍｔ-2000시스템용 기지국의 동기신호 제공장치 | |
| KR20030032641A (ko) | Ｉｍｔ-2000시스템용 기지국의 동기신호 제공장치 | |
| KR20030032639A (ko) | Ｉｍｔ-2000시스템용 기지국의 동기신호 제공장치 | |
| KR20030032643A (ko) | Ｉｍｔ-2000시스템용 기지국의 동기신호 제공장치 | |
| JP2693758B2 (ja) | フレームパルス発生方式 | |
| KR20030032642A (ko) | Ｉｍｔ-2000시스템용 기지국의 동기신호 제공장치 | |
| JP2004147075A (ja) | 信号多重化回路及び光通信システム送信器 | |
| JP2001257640A (ja) | 基地局通話領域拡張用クロック発生装置 | |
| KR100282486B1 (ko) | 반도체 장치의 클럭 발생 회로 | |
| KR900003668B1 (ko) | 시분할교환기의 클록신호 합성전송 방식 | |
| KR200212537Y1 (ko) | 프레임 펄스와 클럭신호의 동기화 장치 | |
| KR20030064524A (ko) | 데이터 전송의 타이밍 동기 회로 | |
| KR100456976B1 (ko) | 시분할 다중화 버스를 이용한 데이터 송수신 시스템 및 방법 | |
| JP2871644B2 (ja) | Ｐｈｓコードレスホン | |
| JPH02121541A (ja) | チャンネルアクセス方式 | |
| KR200192868Y1 (ko) | 역다중화 출력값의 지연 제거 회로 | |
| KR930004419B1 (ko) | 합성클럭 발생회로 | |
| JP3082793B2 (ja) | 並列光伝送装置のタイミング調整方法 | |
| KR19980073524A (ko) | 클럭 발생 회로 | |
| KR970058151A (ko) | 개인통신용 단말기의 다운링크 독립제어채널 데이터 스트로브신호 발생장치 | |
| KR960006380A (ko) | 데이타 클럭신호의 지연회로 | |
| KR20000044170A (ko) | 비동기 클럭신호 다중화장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |