KR20030027436A - 플라즈마 디스플레이 패널 - Google Patents

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KR20030027436A
KR20030027436A KR1020010060723A KR20010060723A KR20030027436A KR 20030027436 A KR20030027436 A KR 20030027436A KR 1020010060723 A KR1020010060723 A KR 1020010060723A KR 20010060723 A KR20010060723 A KR 20010060723A KR 20030027436 A KR20030027436 A KR 20030027436A
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    • H01J2211/444—Means for improving contrast or colour purity, e.g. black matrix or light shielding means

Abstract

본 발명은 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널은 방전셀마다 형성됨과 아울러 서로 인접되도록 상부기판에 형성되는 제 1 및 제 2전극과, 방전셀마다 형성됨과 아울러 제 2전극과 넓은 간격으로 상부기판에 형성되는 제 3전극과, 제 1전극과 중첩되도록 형성되는 블랙 매트릭스를 구비한다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 진공 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 종래의 3 전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1전극(12Y) 및 제 2전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스 전극(20X)을 구비한다. 이러한 방전셀(1)은 도 2에 도시된 바와 같이 패널에 매트릭스 형태로 배치된다.
제 1전극(12Y)과 제 2전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 제 1전극(12Y) 및 제 2전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(10)/하부기판(18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다. 서로 인접된 방전셀(1)에 각각 형성되는 제 1전극(12Y) 및 제 2전극(12Z)의 사이에는 도 2와 같이 블랙 매트릭스(30)가 형성된다.
이러한 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 8개의 서브필드들로 나누어지게 된다.
아울러, 8개의 서브필드들 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 표현할 수 있게 된다.
여기서, 리셋기간에는 제 1전극(12Y)에 리셋 펄스가 공급되어 리셋 방전이 일어난다. 어드레스 기간에는 제 1전극(12Y)에 주사펄스가 공급됨과 아울러 어드레스전극(20X)에 데이터 펄스가 공급되어 두 전극(12Y,20X) 간에 어드레스 방전이 일어난다. 어드레스 방전시에는 상/하부 유전체층(14,22)에 벽전하가 형성된다. 서스테인 기간에는 제 1전극(12Y) 및 제 2전극(12Z)에 교번적으로 공급되는 교류신호에 의해 두 전극(12Y,12Z) 간에 서스테인 방전이 일어난다.
이러한, 종래의 PDP에서는 리셋기간에 발생되는 리셋방전에 의하여 콘트라스트가 저하되게 된다. 다시 말하여, 리셋방전에 의하여 소정의 빛이 발생하게 되고, 이 빛에 의하여 콘트라스트가 저하되게 된다. 마찬가지로, 어드레스방전에 의하여 발생되는 빛에 의하여 PDP의 콘트라스트가 저하되게 된다. 즉, 리셋방전 및 어드레스방전은 휘도에 기여하지 못하므로, 리셋방전 및 어드레스방전에 의하여 생성되는 빛은 암실 콘트라스트를 저하시키게 된다.
한편, PDP의 콘트라스트를 향상시키기 위하여 도 3과 같이 블랙 매트릭스(32)가 제 1전극(12Y)을 포함하도록 형성될 수 있다. 이와 같이 블랙 매트릭스(32)가 방전셀(1)의 경계부로부터 제 1전극(12Y)을 포함하도록 형성되면 리셋방전 및 어드레스방전에 의하여 생성되는 빛을 차단하여 콘트라스트를 향상시킬 수 있다. 하지만, 이와 같이 블랙 매트릭스(32)가 제 1전극(12Y)을 포함하도록 형성되면 휘도에 기여하는 서스테인 방전에 의하여 생성되는 빛도 차단하게 된다. 즉, 서스테인펄스가 인가되는 제 1전극(12Y)을 포함하도록 형성되므로써 서스테인 방전에 의하여 생성되는 빛의 일부를 흡수하게 된다. 따라서, 패널의 발광효율이 저하됨과 아울러 화질특성이 저하되게 된다.
따라서, 화질 및 발광효율이 저하없이 콘트라스트를 향상시킬 수 있는 플라즈마 디스플레이 패널이 요구되고 있다.
따라서, 본 발명의 목적은 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널을 제공하는데 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 블랙 매트릭스를 나타내는 도면.
도 3은 도 2에 도시된 블랙 매트릭스의 다른 실시예를 나타내는 도면.
도 4는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 5 및 도 6은 본 발명의 실시예에 의한 블랙 매트릭스의 형성위치를 나타내는 도면.
도 7 및 도 8은 본 발명의 다른 실시예에 의한 블랙 매트릭스의 형성위치를 나타내는 도면.
도 9는 본 발명의 또 다른 실시예에 의한 블랙 매트릭스의 형성위치를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
1,50 : 방전셀10,33 : 상부기판
12Y,48T : 제 1전극12Z,48Y : 제 2전극
14,22,34,62,64 : 유전체층16,36,66 : 보호막
18,38 : 하부기판20X,52X : 어드레스전극
24,44 : 격벽26,46, : 형광체층
30,32,54,56,58,60 : 블랙 매트릭스48Z : 제 3전극
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널은 방전셀마다 형성됨과 아울러 서로 인접되도록 상부기판에 형성되는 제 1 및 제 2전극과, 방전셀마다 형성됨과 아울러 제 2전극과 이격되게 상부기판에 형성되는 제 3전극과, 제 1전극과 중첩되도록 형성되는 블랙 매트릭스를 구비한다.
상기 블랙 매트릭스는 방전셀들의 경계부로부터 제 1전극과 일부 중첩되도록 형성된다.
상기 블랙 매트릭스는 방전셀들의 경계부로부터 제 1전극과 완전히 중첩되도록 형성된다.
상기 블랙 매트릭스는 방전셀들의 경계부로부터 제 1전극과 제 2전극의 경계부까지 형성된다.
상기 상부기판 및 제 1내지 제 3전극들을 덮도록 형성되는 유전체층과, 상기 유전체층을 덮도록 형성되는 보호막을 구비한다.
상기 블랙 매트릭스는 유전체층 및 보호막의 사이에 형성된다.
상기 블랙 매트릭스를 덮도록 형성되는 제 1유전체층과, 제 1유전층을 덮도록 형성되는 제 2유전층과, 제 2유전층을 덮도록 형성되는 보호막을 구비한다.
상기 제 1 내지 제 3전극들은 제 1 및 제 2유전층의 사이에 형성된다.
본 발명의 플라즈마 디스플레이 패널은 서로 인접되게 상부기판에 형성되는 제 1 및 제 2 전극과, 제 2 전극과 이격되게 형성되는 제 3전극을 구비하는 다수의 제 1전극군과; 제 1전극군과 인접되며 제 1전극군과 미러 형태로 상부기판에 형성되는 제 1전극, 제 2전극 및 제 3전극을 구비하는 다수의 제 2전극군과; 제 1전극군 및 제 2전극군의 사이에 형성되고, 제 1전극군 및 제 2전극군에 포함되는 제 1전극들과 중첩되도록 형성되는 블랙 매트릭스를 구비한다.
상기 블랙 매트릭스는 제 1전극들과 일부 중첩되도록 형성된다.
상기 블랙 매트릭스는 제 1전극들과 완전히 중첩되도록 형성된다.
상기 블랙 매트릭스는 제 1전극들과 제 2전극들의 경계부까지 형성된다.
상기 상부기판 및 제 1내지 제 3전극들을 덮도록 형성되는 유전체층과, 유전체층을 덮도록 형성되는 보호막을 구비한다.
상기 블랙 매트릭스는 유전체층 및 보호막의 사이에 형성된다.
상기 블랙 매트릭스를 덮도록 형성되는 제 1유전체층과, 제 1유전층을 덮도록 형성되는 제 2유전층과, 제 2유전층을 덮도록 형성되는 보호막을 구비한다.
상기 제 1 내지 제 3전극들은 제 1 및 제 2유전층의 사이에 형성된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 4 내지 도 9를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 의한 PDP는 상부기판(33) 상에 형성되어진 제 1전극(48T), 제 2전극(48Y) 및 제 3전극(48Z)과, 하부기판(38) 상에 형성되어진 어드레스 전극(52X)을 구비한다.
상부기판(33)에 형성된 제 1전극(48T) 및 제 2전극(48Y)은 좁은간격으로 형성되고, 제 3전극(48Z)은 제 2전극(48Y)으로부터 넓은 간격으로 형성된다. 제 1 내지 제 3전극(48T,48Y,48Z)이 나란하게 형성된 상부기판(33)에는 상부 유전체층(34)과 보호막(36)이 적층된다. 상부 유전체층(34)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(36)은 플라즈마 방전시 스퍼터링에 의한 상부 유전체층(34)의 손상을 방지함과 아울러 2차 전자의 방출효율을 높이게 된다.
어드레스전극(52X)이 형성된 하부기판(38) 상에는 하부 유전체층(42) 및 격벽(44)이 형성되며, 하부 유전체층(42)과 격벽(44)의 표면에는 형광체층(46)이 도포된다. 어드레스전극(52X)은 제 1 내지 제 3전극(48T,48Y,48Z)과 교차되는 방향으로 형성된다. 격벽(44)은 어드레스전극(52X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접된 방전셀에 누설되는 것을 방지한다.
형광체층(46)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(33)/하부기판(38)과 격벽(44) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다. 서로 인접된 방전셀에 각각 형성되는 제 3전극(48Z) 및 제 1전극(48T)의 사이에는 도 5와 같이 블랙 매트릭스(54)가 형성된다. 블랙 매트릭스(54)는 제 1전극(48T)과 완전히 중첩되도록 형성된다. 즉, 블랙 매트릭스(54)의 일측 끝단은 제 1전극(48T)의 일측 끝단과 일치되도록 형성된다. 한편, 블랙 매트릭스(54)는 제 1전극(48T)과 소정부분 중첩되도록 형성될 수도 있다. 이와 같은 블랙 매트릭스(54)는 유전체물질로 형성된다.
이와 같은 PDP의 리셋기간에는 제 1전극(48T)에 리셋펄스가 공급되어 방전셀 내에서 리셋방전이 일어난다. 이때, 제 1전극(48T)과 중첩되도록 형성된 블랙 매트릭스(54)에 의해 리셋방전에 의하여 생성된 빛이 흡수된다. 어드레스 기간에는 제 1전극(48T)에 주사펄스가 공급됨과 아울러 어드레스전극(52X)에 데이터펄스가 공급되어 제 1전극(48T)과 어드레스전극(52X)간에 어드레스 방전이 일어난다. 어드레스 방전시에는 상/하부 유전체층(62,70)에 벽전하가 형성된다. 한편, 어드레스 방전에 의하여 생성된 빛은 제 1전극(48T)과 중첩되게 형성된 블랙 매트릭스(54)에 의해 흡수된다.
서스테인 기간에는 제 2전극(48Y) 및 제 3전극(48Z)에 교번적으로 서스테인펄스가 공급되어 두전극(48Y,48Z) 간에 서스테인 방전이 일어난다. 즉, 서스테인 방전(휘도에 기여하는 방전)은 제 2전극(48Y) 및 제 3전극(48Z)의 사이에서 발생된다. 따라서, 제 1전극(48T)과 중첩되도록 형성된 블랙 매트릭스(54)는 서스테인 방전에 의하여 생성된 빛을 흡수하지 않는다. 따라서, 본 발명의 실시예에 의한 PDP에 의하면 발광효율의 저하없이 리셋방전 및 어드레스방전에 의하여 생성된 빛이 외부로 공급되는 것을 방지한다. 즉, 본 발명의 PDP에 의하면 콘트라스트를 향상시킬 수 있다.
한편, 본 발명의 실시예에 의한 PDP에서는 도 6과 같이 블랙 매트릭스(56)가 방전셀(50)의 경계부로부터 제 1전극(48T)과 제 2전극(48Y)의 경계부까지 형성될 수 있다. 다시 말하여, 블랙 매트릭스(56)의 일측끝단은 제 2전극(48Y)의 일측끝단과 나란하게 형성된다. 여기서, 블랙 매트릭스(56)는 제 2전극(48Y)과 중첩되지않는다. 블랙 매트릭스과 도 6과 같이 배치되어도 본 발명의 실시예와 동일하게 방전효율의 저하없이 콘트라스트를 향상시킬 수 있다.
도 7은 본 발명의 다른 실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면이다.
도 7을 참조하면, 본 발명의 다른 실시예에 의한 플라즈마 디스플레이 패널의 전극들(48T,48Y,48Z)은 블랙 매트릭스(58)를 사이에 두고 미러 형태로 배치된다. 블랙 매트릭스(58)는 서로 인접되게 형성되는 제 1전극들(48T)과 중첩되도록 형성된다. 이러한, 블랙 매트릭스(58)는 도 7에 도시된 바와 같이 서로 인접되게 형성되는 제 1전극들(48T)과 완전히 중첩되게 형성된다. 한편, 블랙 매트릭스(58)는 서로 인접되게 형성되는 제 1전극들(48T)과 일부 중첩되도록 형성될 수 있다.
이와 같이 블랙 매트릭스(58)가 제 1전극들(48T)과 중첩되도록 형성되면 리셋방전 및 어드레스방전에 의하여 생성된 빛을 차단할 수 있다. 한편, 서스테인 방전은 제 2전극(48Y) 및 제 3전극(48Z)의 사이에서 발생되기 때문에 블랙 매트릭스(58)에 의하여 차단되지 않는다. 따라서, 본 발명의 다른 실시예에 의한 PDP는 발광효율의 저하없이 리셋방전 및 어드레스방전에 의하여 생성된 빛이 외부로 공급되는 것을 방지한다.
한편, 본 발명의 실시예에 의한 PDP에서는 도 8과 같이 블랙 매트릭스(60)가 인접되게 형성되어 있는 제 1전극(48T)들과 중첩됨과 아울러 제 1전극(48T)과 제 2전극(48Y)의 경계부까지 형성될 수 있다. 이와 같이 블랙 매트릭스(60)가 제 1전극(48T)들과 중첩됨과 아울러 제 1전극(48T)과 제 2전극(48Y)의 경계부까지 형성되어도 본 발명의 다른 실시예와 동일하게 방전효율의 저하없이 콘트라스트를 향상시킬 수 있다.
또한, 본 발명에서는 도 5 내지 도 8에 도시된 블랙 매트릭스들(54,56,58,60)이 전극들(48T,48Y,48Z)과 상부기판(33)의 사이에 형성될 수 있다. 이를 도 9를 참조하여 상세히 설명하기로 한다.
도 9를 참조하면, 상부기판(33)과, 상부기판(33)상에 형성되는 블랙 매트릭스(54)와, 블랙 매트릭스(54) 및 상부기판(33)을 덮도록 형성되는 제 1유전체층(62)과, 제 1유전체층(62) 상에 형성되는 전극들(48T,48Y,48Z)과, 전극들(48T,48Y,48Z)을 덮도록 형성되는 제 2유전체층(64)과, 제 2유전체층(64)을 덮도록 형성되는 보호막(66)이 도시되어 있다. 즉, 도 9에서는 블랙 매트릭스(54)가 상부기판(33)의 배면에 형성된다. 이와 같이 블랙 매트릭스(54)가 상부기판(33)의 배면에 형성되어도 본 발명의 실시예들과 동일한 효과를 얻을 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널에 의하면 리셋펄스 및 스캔펄스가 인가되는 제 1전극과 중첩되도록 블랙 매트릭스를 형성하여 콘트라스트를 향상시킬 수 있다. 이때, 서스테인펄스는 제 2전극 및 제 3전극에 인가되기 때문에 발광효율의 저하없이 콘트라스트를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (16)

  1. 방전셀마다 형성됨과 아울러 서로 인접되도록 상부기판에 형성되는 제 1 및 제 2전극과,
    상기 방전셀마다 형성됨과 아울러 상기 제 2전극과 이격되게 상기 상부기판에 형성되는 제 3전극과,
    상기 제 1전극과 중첩되도록 형성되는 블랙 매트릭스를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1항에 있어서,
    상기 블랙 매트릭스는 상기 방전셀들의 경계부로부터 상기 제 1전극과 일부 중첩되도록 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 제 1항에 있어서,
    상기 블랙 매트릭스는 상기 방전셀들의 경계부로부터 상기 제 1전극과 완전히 중첩되도록 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  4. 제 1항에 있어서,
    상기 블랙 매트릭스는 상기 방전셀들의 경계부로부터 상기 제 1전극과 제 2전극의 경계부까지 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 제 1항에 있어서,
    상기 상부기판 및 제 1내지 제 3전극들을 덮도록 형성되는 유전체층과,
    상기 유전체층을 덮도록 형성되는 보호막을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  6. 제 5항에 있어서,
    상기 블랙 매트릭스는 상기 유전체층 및 상기 보호막의 사이에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널
  7. 제 1항에 있어서,
    상기 블랙 매트릭스를 덮도록 형성되는 제 1유전체층과,
    상기 제 1유전층을 덮도록 형성되는 제 2유전층과,
    상기 제 2유전층을 덮도록 형성되는 보호막을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  8. 제 7항에 있어서,
    상기 제 1 내지 제 3전극들은 상기 제 1 및 제 2유전층의 사이에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  9. 서로 인접되게 상부기판에 형성되는 제 1 및 제 2 전극과, 제 2 전극과 이격되게 형성되는 제 3전극을 구비하는 다수의 제 1전극군과;
    상기 제 1전극군과 인접되며 상기 제 1전극군과 미러 형태로 상기 상부기판에 형성되는 제 1전극, 제 2전극 및 제 3전극을 구비하는 다수의 제 2전극군과;
    상기 제 1전극군 및 제 2전극군의 사이에 형성되고, 상기 제 1전극군 및 제 2전극군에 포함되는 제 1전극들과 중첩되도록 형성되는 블랙 매트릭스를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  10. 제 9항에 있어서,
    상기 블랙 매트릭스는 상기 제 1전극들과 일부 중첩되도록 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  11. 제 9항에 있어서,
    상기 블랙 매트릭스는 상기 제 1전극들과 완전히 중첩되도록 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  12. 제 9항에 있어서,
    상기 블랙 매트릭스는 상기 제 1전극들과 제 2전극들의 경계부까지 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  13. 제 9항에 있어서,
    상기 상부기판 및 제 1내지 제 3전극들을 덮도록 형성되는 유전체층과,
    상기 유전체층을 덮도록 형성되는 보호막을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  14. 제 13항에 있어서,
    상기 블랙 매트릭스는 상기 유전체층 및 상기 보호막의 사이에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널
  15. 제 9항에 있어서,
    상기 블랙 매트릭스를 덮도록 형성되는 제 1유전체층과,
    상기 제 1유전층을 덮도록 형성되는 제 2유전층과,
    상기 제 2유전층을 덮도록 형성되는 보호막을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  16. 제 15항에 있어서,
    상기 제 1 내지 제 3전극들은 상기 제 1 및 제 2유전층의 사이에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
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Publication number Priority date Publication date Assignee Title
DE10042427A1 (de) * 2000-08-30 2002-03-14 Philips Corp Intellectual Pty Plasmabildschirm mit verbessertem Kontrast
JP2004335280A (ja) * 2003-05-08 2004-11-25 Pioneer Electronic Corp プラズマディスプレイパネル
EP1530191A3 (en) * 2003-11-07 2008-02-27 Thomson Plasma S.A.S. Small-gap plasma display panel with elongate coplanar discharges
KR20050045513A (ko) * 2003-11-11 2005-05-17 삼성에스디아이 주식회사 플라즈마 디스플레이 패널
KR20070023140A (ko) * 2005-08-23 2007-02-28 엘지전자 주식회사 유전체 디스펜싱 장치 및 이를 이용한 플라즈마 디스플레이패널의 제조방법
WO2007132517A1 (ja) * 2006-05-15 2007-11-22 Hitachi Plasma Display Limited プラズマディスプレイパネル

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3163563B2 (ja) * 1995-08-25 2001-05-08 富士通株式会社 面放電型プラズマ・ディスプレイ・パネル及びその製造方法
JP3588961B2 (ja) * 1997-03-14 2004-11-17 三菱電機株式会社 プラズマディスプレイパネル
US5998935A (en) * 1997-09-29 1999-12-07 Matsushita Electric Industrial Co., Ltd. AC plasma display with dual discharge sites and contrast enhancement bars
US6333597B1 (en) * 1997-11-28 2001-12-25 Pioneer Electronic Corporation Plasma display panel with color filter layers

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