KR20030020324A - 구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스 - Google Patents

구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스 Download PDF

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Abstract

상호 연결 패턴은 패턴의 비아 및 트렌치는 모두 구리로 충진되는 실리콘 웨이퍼의 상면 상에 형성된다. 비아 및 트렌치를 충진하는 프로세스는 에칭 방지용으로 실리콘 질화물 막을 사용하고 무반사 코팅으로 비아를 충진하는 단계를 포함한다.

Description

구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스{VIA FIRST DUAL DAMASCENE PROCESS FOR COPPER METALLIZATION}
더 빠른 집적 회로에 대한 요구에 의해, 기술자는 칩 상의 고체 상태의 부품을 보다 소형화하여 패킹 밀도를 증가시키려 노력하고 있다. 이러한 요구로 인해, 상호 연결 야금은 알루미늄계 금속에서 보다 낮은 저항률을 갖는 구리로 옮겨가고 있다. 높은 전도성과 낮은 가격의 구리는 회로 부품을 상호 연결하는데 매우 적당하다. 또한, 구리는 Al 또는 Al-Cu보다 향상된 전자이동 내성 특성(resistance to electromigration failure)을 가지므로 상대적으로 신뢰할 수 있다.
구리는 바람직한 전기적 성질을 가지지만, 통상 사용되는 처리화학물질과 접촉할 때 산화되거나 부식되는 경향이 있다. 그러므로, 구리가 프로세스 동안 노출되는 경우, 즉 커버되지 않는 경우, 구리 금속 배선과 관련된 프로세스는 이들 환경에 영향을 받지 않아야 한다. Al 및 Al-Cu의 라인 백 엔드 금속 배선(back-end-of-the line metallization)은 이들 물질 내의 금속 면을 커버하는 보호 산화물로 인해 부식되는 경향이 없다.
구리는 싱글 또는 듀얼 다마신 프로세스가 사용될 때 라인 백 엔드 금속으로서 매우 유망한 물질이다. 다마신 프로세스는 절연층에 형성된 일련의 트렌치를 이용한다. 트렌치를 구리로 과충진시킨 후, 화학적, 물리적 폴리싱(Chemical Mechanical Polishing: CMP) 프로세스로 과충진물을 제거한다. 트렌치는 비아와 구분된다. 즉, 트렌치는 연장된 그루브(groove)로써, 일반적으로 실리콘 칩의 상면과 평행하게 연장하며, 라인 백 엔드 프로세스의 동일 레벨상의 회로를 상호 연결하도록 패터닝되는 반면, 비아는 일반적으로 면과 수직으로 연장되는 홀이며, 층에서 층으로 금속 라인을 연결하도록 패터닝된다.
본 기술은 "트렌치 퍼스트(trench first)" 접근법을 사용한다. 초기에, "비아 퍼스트(via first)" 접근법은 상대적으로 두꺼운 다층의 실리콘 질화물 막의 필요성 때문에 사용되었다. 프로세스 동안 구리를 보호한 실리콘 질화물은 이후에도 필연적으로 많은 활성 영역에 잔존되어야 한다. 그러나, 이들 실리콘 질화물 층은 스택(stack)의 유전성을 상당히 증가시켜 회로의 성능을 악화시켰다. 실리콘 질화물 막이 얇은 경우, 그 막은 비아 에칭 동안 약화된다. 또한, 비아 에칭은 트렌치를 규정하는 산화물에 에칭된다. 0.25 ㎛의 그라운드 룰(ground rule)이 적정인 경우, 라인 규정(line definition)의 작은 변화조차도 치명적인 신뢰성 문제를 야기할 수 있다.
구리가 그의 환경에 상당히 민감한 것으로 알려져 있으므로, 일반적으로 황을 포함하는 포토레지스트 및 산화 화학물질은 프로세스 동안 구리 면과 접촉되지 않아야 한다. 본 발명에서, 실리콘 질화물은 구리를 보호하는 보호층 및 식각 방지용으로 사용된다.
그러나, "트렌치 퍼스트" 접근법도 역시 한계가 있다. 이들 한계는 웨이퍼의 포토리쏘그래픽 프로세스와 관련이 있다. 트렌치 형상으로 인해 포토레지스트 두께의 차가 발생하는 경우 문제점이 생긴다. 두께의 변화는 예를 들어 DRAM에서 요구되는 넓은 트렌치(넓은 라인) 또는 매우 조밀한 트렌치(간격이 좁은 라인)에서 나타나며, 이로 인해 비아 이미지의 인쇄 왜곡이 발생한다.
본 발명은 비아 및 트렌치를 동시에 에칭하는 동안 실리콘 질화물을 손상시키지 않는 신규한 접근법을 사용하면서, 구리 상에 실리콘 질화물의 보호층을 제공한다.
본 발명은 반도체인 실리콘 웨이퍼의 라인 백 엔드(back-end-of-the line)의 일부로서 분리회로 부품을 상호 연결하기 위해 구리를 사용하는 집적회로에 관한 것으로, 특히 듀얼 다마신 프로세스에서 트렌치 전에 비아가 에칭될 때, 화학 에칭 동안 구리를 보호해야하는데 필요한 웨이퍼 처리의 변형에 관한 것이다.
도 1 내지 6은 반도체 웨이퍼에 형성된 집적회로의 도체의 상호 연결 패턴의 일부로서 금속으로 충진된 비아 및 트렌치를 제공하기 위해, 본 발명의 예시적인 실시예에 따른 프로세스의 연속적 단계에서 반도체 웨이퍼의 일부를 도시한 도면이다.
도면은 반드시 실척일 필요는 없다.
본 발명은 듀얼 다마신 프로세스를 사용하는 것에 의해 패시베이션(passivation) 층의 비아(오프닝, 홀) 및 트렌치(그루브)를 형성하기 위한 바람직한 "비아 퍼스트" 접근법의 사용에 관한 것이다.
일예의 실시예에 있어서, 컨택트 야금(contact metallurry)는 패턴된 글래스 층(예를 들어, 보론 포스포 실리캐이트 글래스(boron phospho silicate galss:BPSG))에 증착되고, 글래스는 평탄화된다. 그후, 실리콘 산화물등의 다른 절연 물질은 글래스 층에 증착되고, 패터닝되어 컨택트와 정렬된 얕은 비아 오프닝(shallow via opening)을 형성한다. 이 비아는 구리로 충진되고, 면은 화학, 물리적 폴리싱에 의해 평탄화된다. 얇은 실리콘 질화물 층은 평탄화된 절연체 면에 증착되어 장벽 층/에칭 방지용으로 작용한다.
SiO2층은 실리콘 질화물 층 상에 증착되고 종래의 포토리쏘그래픽 기술을 이용하여 패터닝되어, 이전 비아와 정렬된 비아 홀을 그 내부에 형성한다.
본 발명에서, 종래와는 다르게 웨이퍼에 스핀(spin)되는 무반사 코팅 물질(anti-reflective coating material: ARC)이다. ARC의 코팅은 비아를 충진시키고, 얇은 ARC 층으로 면의 나머지 부분을 커버한다. ARC 물질은 적소에 배치되고, 포토레지스트는 웨이퍼에 스핀되고 패터닝되어 트렌치의 형상을 형성한다. 비아를 갖는 SiO2층은 재차 에칭되어 트렌치를 형성한다. 트렌치 에칭 동안, ARC 물질은 채자 에칭되지만 SiO2와 다른 속도로 에칭된다. 다른 에칭 속도의 결과, ARC 물질의 플러그(plug)는 트렌치 개구 프로세스가 완료된 후 비아의 바닥에 잔존한다. 이 ARC 플러그는 실리콘 질화물이 악화되는 것을 방지하여, 에칭액이 구리와 접촉하지 않기 때문에 아래의 구리를 보호한다.
이를 위해, 본 발명의 일 특징은 실리콘 질화물 막을 사용하여 절연체 층의 에칭 동안 구리를 보호하는 것이다. 특히, 이 실리콘 질화물 층은 얇아 스택의 유전성의 증가가 최소한으로 유지된다.
본 발명의 다른 특징은 무반사 코팅(ARC)을 사용하여 실리콘 질화물 층을 보호하는 것이다. 일반적으로 반도체 칩의 제조에 있어서, 포포레지스트 물질은 보호층으로 사용될 뿐만 아니라, 실리콘, 절연체 및 금속의 부품 규정(component definition)에 포토리쏘그래픽 매체물을 제공한다.
본 발명의 관련 특징은 비아로부터 완전히는 제거되지 않는 ARC 층의 에칭을 포함한다. 비아 및 트렌치의 에칭이 완료된 후, ARC 코팅은 포토레지스트 스트립 프로세스(photoresist strip process)의 일부로서 제거된다.
본 발명의 제 1 프로세스 관점에 따르면, 본 발명은 도전성 컨택트 영역을 갖는 디바이스를 포함하는 반도체 웨이퍼 상에, 반도체 웨이퍼의 상면 상에 배열된 절연층을 관통하는 적어도 일부의 비아 및 일부의 트렌치에 구리를 사용하는 상호 연결 패턴을 형성하는 방법에 관한 것이다. 이 방법은 디바이스 상에 제 1 절연층을 형성하는 단계, 제 1 절연층의 상면으로 부터 그를 관통하여 디바이스의 컨택트 영역과 연통하는 비아를 형성하는 단계, 비아를 도체로 충진하는 단계, 제 1 절연층 상에 제 2 절연층을 형성하는 단계, 제 2 절연층을 관통하여 제 1 절연층의 도체로 충진된 비아와 연통하는 비아를 형성하는 단계, 제 2 절연층을 관통하는 비아를 구리로 충진하는 단계, 제 2 절연층의 상면 상에 제 3 절연층을 형성하는 단계, 제 3 절연층의 상면 상에, 제 3 절연층과 다른 에칭 특성을 갖는 제 4 절연층을 형성하는 단계, 제 4 절연층을 패터닝/에칭하여, 제 2 절연층을 관통하는 구리로 충진된 비아와는 제 3 절연층에 의해서 분리되지만 제 2 절연층을 관통하는 비아와 서로 정렬되는 비아를 형성하는 단계, 제 4 절연층의 상면 상에 무반사 층을 형성하고 제 4 절연층을 관통하는 비아를 무반사 물질로 충진하는 단계, 무반사 층 및 무반사 물질을 패터닝하여 제 4 절연층에 트렌치를 규정하는 단계, 무반사 층과 제 4 절연층의 일부를 제거하여 제 4 절연층에 제 4 절연층을 관통하는 비아의 상면과 연통하는 트렌치를 형성하고, 제 4 절연층을 관통하는 비아의 무반사 물질과 제 2와 제 4 절연층의 비아 사이의 제 3 절연층의 일부를 제거하는 단계, 제 4 절연층의 트렌치 및 비아와 제거된 제 3 절연층 부분을 구리로 충진하는 단계를 포함한다.
본 발명의 제 2 프로세스 관점에 따르면, 본 발명은 반도체 웨이퍼 상에, 그의 위에 마련된 절연층에 위치하고 웨이퍼의 상면과 평행하게 연장하는 트렌치내의 구리 라인과 절연층을 수직으로 연장하는 비아내의 구리 충진물을 갖는 상호 연결 패턴을 형성하는 방법에 관한 것이다. 이 방법은 반도체 웨이퍼의 상면 상에 제 1 절연층을 형성하는 단계, 제 1 절연층의 상면에 트렌치를 형성하고, 디바이스의 컨택트 영역과 연통하도록 제 1 절연층을 관통하는 트렌치의 바닥으로 부터 트렌치와 연통하는 비아를 형성하는 단계, 제 1 절연층의 비아 및 트렌치를 컨택트 금속으로 과충진시키고, 반도체 웨이퍼 상에 제 1 평탄 면이 형성되도록 평탄화하는 단계, 금속으로 충진된 제 1 절연층 상에 제 2 절연층을 형성하는 단계, 제 2 절연층에 비아 및 트렌치를 형성하고 비아 및 트렌치를 구리로 과충진하는 단계, 구리로 충진된 제 2 절연층 상에 제 2 평탄면을 형성하는 단계, 평탄화된 면 상에 실리콘 질화층을 형성하는 단계, 실리콘 질화층 상에, 실리콘 질화층과 다른 에칭 속도를 갖는 제 3 절연층을 형성하는 단계, 실리콘 질화막이 에칭 방지제로 작용하여, 제 3절연층을 패터닝하여 아래의 구리과 정렬되는 비아를 형성하는 단계, 그를 통해 비아를 충진하는 제 3 절연층의 상면 상에 무반사 물질 층을 형성하는 단계, 무반사층 상에 포토레지스트 층을 증착하여 무반사 물질로 비아를 충진하는 단계, 포토레지스트를 패터닝하고, 비아 내의 무반사층 및 무반사 물질의 노출된 부분과 제 3 절연층의 일부를 에칭하여 제 3 절연층에 트렌치를 형성하는 단계, 패터닝된 포토레지스트, 비아로부터의 무반사 물질, 제 2와 제 3 절연층 사이의 실리콘 질화물 층의 일부를 제거하여, 제 3 절연층에서 그 아래의 각 트렌치와 비아를 제 2 절연층의 비아중 하나와 연통시키는 단계, 제 3 절연층의 비아 및 트렌치, 실리콘 질화물 층의 오프닝을 구리로 과충진하고, 면을 패터닝하여 실리콘 질화물 층의 오프닝을 통해 연장하는 제 3 절연층의 제 2 구리로 충진된 비아 및 트렌치와 제 2 절연층의 비아의 컨택트 구리를 남기는 단계를 포함한다.
이러한 본 발명의 목적, 특징, 장점들은 이하 첨부된 도면을 참조하면서 상세하게 설명될 실시예에 의해 명확하게 될 것이다.
본 명세서에 있어서, 듀얼 다마신 프로세스의 라인 백 엔드(back-end-of-the line) 프로세스는 비아 및 트렌치가 도전성 상호 연결 패턴의 다른 레벨 사이의 실리카 글래스 절연층 또는 실리콘 산화물에 에칭되는 것을 요구한다. "비아 퍼스트(via first)" 접근법을 위해, 비아 및 트렌치는 구리가 증착되기 전에 적소에 존재할 필요가 있다. 한번의 증착 프로세스로 비아 및 트렌치를 충진시켜 프로세스의 복잡성을 감소시킬 수 있는 효과가 있다. 제 1 레벨의 구리 라인과 제 1 비아 사이에 금속 대 금속의 접촉이 이루어지도록, 제 1 레벨의 금속을 보호하기 위한 실리콘 질화물 막은 연속적으로 제거되어야 한다.
상술한 바와 같이, "트렌치 퍼스트(trench first)" 접근법을 사용하는 것은 통상적인 방법이다. "비아 퍼스트" 접근법의 채용은 프로세스 동안 구리가 보호되어 남아 있어 그의 전도성이 악화하지 않는 한, 많은 장점을 제공한다.
도 1에는 통상 보론 포스포 실리케이트 글래스(boron phospho silicate glass: BPSG)로 이루어지는 절연(유전)층(10)이 형성된 실리콘 웨이퍼(100)의 일부가 도시되어 있다. 도시된 바와 같이, 웨이퍼(100)은 그의 상면(100a)에 형성된 절연 게이트 전계 효과 트랜지스터를 갖는다. 전계효과 트랜지스터(디바이스)는 확산 영역(12a, 12c), 드레인 영역, 소스 영역, 게이트 영역(12b)을 포함하며, 게이트 영역(12b)는 웨이퍼(100) 상면(100a)에 배열되며, 유전 게이트 층(13) 상의 영역(12a)와 (12b) 사이의 중앙에 위치한다. 일반적으로, 유전층(13)과 게이트 영역(12b)이 우선적으로 형성되며, 영역(12b)는 영역(12a) 및 (12c)가 게이트영역(12b)와 자기 정렬(self align)되도록 허용하는 마스크 역할을 한다. 종래의 포토프로세스를 실행하여 층(10)을 패터닝하고, 에칭 프로세스를 실행하여 층(10)을 관통하는 비아(오프닝)을 형성하여 확산 영역(12a, 12c) 및 게이트 영역(12b)을 노출시킨다. 일반적으로, 트렌치는 층(10)의 상면(10a)에 에칭된다. 그후, 층(10)의 비아 및 트렌치는 통상 텅스텐(W)인 금속(16a, 16b, 16c)로 과충진되고, 화학-물리적 폴리싱에 의해 평탄면(10a)을 형성한다. 일반적으로 SiO2로 이루어지는 절연층(18)은 평탄면(10a) 상에 증착된다. 층(18)에 종래의 포토레지스트 및 에칭을 사용하여 구리(22a, 22b, 22c)로 과충진된 비아 및 트렌치를 형성하여, 각각 텅스텐(16a, 16b, 16c)과 금속 대 금속 접촉을 제공한다. 제 1 다마신 프로세스는 층(18)의 상면(18a)이 화학, 물리적 폴리싱에 의해 평탄화되는 것에 의해 완결된다.
도 2에는 통상 PECVD법에 의해 형성되는 50nm의 실리콘 질화물로 이루어지는 절연층(24)이 에칭 장벽/캡(cap) 층의 역할을 하도록 면(18a)에 증착되고, 통상 SiO2로 이루어지는 절연층(26)이 실리콘 질화물 층(24)의 상면(24a)에 각각 증착된 후의 웨이퍼(100)가 도시되어 있다. 그후, 포토레지스트(미도시)가 층(26)에 스핀된다. 포토레지스트가 패터닝된 후, 층(26)은 반응성 이온 에칭되어 비아(28a, 28b, 28c)를 개구시킨다. 포토레지스트와 노출된 층(26)의 일부를 제거하기 위해 채용되는 후 에칭 처리(post etch treatment)는 실리콘 질화물 장벽 층(24)에서 정지된다. 이 프로세스는 선단부에서의 반응성 이온 에칭의 지체(reactive ionetch(RIE) lag)를 발생시키지 않고 비아(28a, 28b, 28c)를 완전히 개구시키는 고정밀의 선택성을 부여한다.
도 3에는 상대적으로 얇은 무반사 코팅(anti-reflexive coating) (30)이 웨이퍼(100)에 스핀되어 면을 커버하고 층(26)의 비아(28a, 28b, 28c)를 충진시킨 후의 웨이퍼(100)가 도시되어 있다. 비아(28a, 28b, 28c)가 충진되어 보이드(void)가 존재하지 않는 것을 보장하는 것이 중요하다. 그러나 실제로, 프로세스된 웨이퍼의 단면은 ARC 물질이 트렌치(28a, 28b, 28c)를 그의 높이의 대략 3/4 까지 충진시키는 것을 보여 준다.
예를 들어, 등급 1100A인 ARC 물질은 (처음에는 95 ℃에서 그후 180 ℃)에서 가열되고, C4F8+ O2로 40초 동안 SiO2(26)의 표면 부터 비선택 반응성 이온 에칭된다. 그후, 통상 DUV 30 MCSIII/JSR 130/6250의 포토레지스트 층(32)는 웨이퍼(100)에서 스핀되고 패터닝되어 층(30)의 일부를 노출시키는 오프닝(31a, 31b, 31c)을 형성한다. 비아(28a) 보다 넓은 오프닝(31a)은 비아(28a) 상에 그와 연통되도록 위치한다. 비아(28b)보다 넓은 오프닝(31b)은 비아(28b) 상에 그와 연통되도록 위치한다. 비아(28c)보다 넓은 오프닝(31c)은 비아(28c) 상에 그와 연통되도록 위치한다.
통상 40초 동안 지속되는 저 선택적 반응성 이온 에칭(low selective reactive ion etch)은 C4F8, Ar 및 O2의 조합을 사용하고, ARC 층(30)의 노출 부분을 에칭하기 위해 사용되어 그 후에 에칭되는 층(26)의 일부를 노출시킨다. 그 결과, 비아(28a, 28b, 28c)와 각각 연통하는 트렌치(36a, 36b, 36c)가 형성된다. 도 4에는 이러한 에칭 이후, 비아(28a, 28b, 28c)의 바닥에 잔존하는 ARC 플러그(30a, 30b, 30c)가 도시되어 있다. 이것은 ARC 물질이 층(26)의 SiO2보다 늦은 속도로 제거되기 때문이다. 이것은 주위의 SiO2에칭의 환경이 실리콘 질화물 층(24)에 영향을 미치는 것을 방지한다. 또한, 도 4는 산화층(26)이 에칭되어 트렌치(36a, 36b, 36c)와 비아(28a, 28b, 28c)를 서로 각각 통합시키는 것을 보여 준다.
ARC 물질(30)이 비아 내에 있을 때, 산화물 층(26)의 에칭은 에칭 프로세스를 SiO2뿐만이 아닌 SiO2와 ARC 물질의 에칭과 서로 양립할 수 있도록 조절하는 것에 의해, "펜스(fence)"의 형성없이 달성된다. 펜스는 에칭제가 비아로부터 물질을 그의 위치에 따라 다른 에칭 속도로 제거하는 경우 형성된다. 예를 들어, ARC/산화물 계면에서 ARC 물질과 비교할 때, 비아의 중앙부의 ARC 물질에 대해 다른 에칭 속도를 나타냄을 알 수 있다.
20-40초 동안의 후 에칭 처리는 비아(28a, 28b, 28c)로부터 잔존하는 ARC 물질(30a, 30b, 30c)을 각각 제거한다. 그후, 실리콘 질화물 층(24)은 대략 35초 동안 CHF3+ O2를 사용하여 선택적으로 에칭, 제거된다. 모든 트렌치가 그들과 연통하는 비아보다 넓지만, 한 비아의 한 측면 이상으로 연장될 필요는 없다.
통상의 세정 공정이 완료되면, 도 4의 구조는 이미 구리로 금속 충진된다.
도 5에는 비아/트렌치 오프닝(28a/36a, 28b/36b)가 전기도금된 구리(40)로 과충진된 후의 웨이퍼(100)가 도시되어 있다.
도 6에는 얻어진 상면(42)이 도체(40a, 40b, 40c)를 남겨두고 과잉 구리를 제거하는 화학-물리적 폴리싱에 의해 평탄화된 후의 웨이퍼(100)가 도시되어 있다. 또한, 도 6에는 이 레벨의 금속 배선을 위한 최종 듀얼 다마신 프로세스의 결과가 도시되어 있다.
상술된 실시예는 본 발명의 일반적인 원칙의 예시에 불과 하며, 당업자가 알고 있는 원칙을 이탈하지 않는 한 다양한 다른 실시예가 있을 수 있음은 물론이다. 예를 들어, 절연층은 실리콘 이산화물 이외의 물질일 수도 있고, 반도체 디바이스를 컨택트하는 금속은 알루미늄일 수도 있다. 또한, 어떤 응용예에 있어서는 트렌치의 일부 또는 전부는 절연층을 완전히 연장하는 비아와 함께 사용될 필요가 없다. 그리고, 본 발명의 신규한 프로세스는 도체의 제 1 레벨의 트렌치 부에서 시작될 수 있고, 금속 (16a, 16b, 16c)는 비아내에서 텅스텐이고 트렌치 내에서는 구리일 수도 있다.

Claims (17)

  1. 도전성 컨택트 영역을 갖는 디바이스를 포함하는 반도체 웨이퍼 상에, 상기 반도체 웨이퍼의 상면 상에 배열된 절연층을 관통하는 적어도 일부의 비아 및 일부의 트렌치에 구리를 사용하는 상호 연결 패턴을 형성하는 방법에 있어서,
    상기 디바이스 상에 제 1 절연층을 형성하는 단계,
    상기 제 1 절연층의 상면으로 부터 그를 관통하여 상기 디바이스의 상기 컨택트 영역과 연통하는 비아를 형성하는 단계,
    상기 비아를 도체로 충진하는 단계,
    상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계,
    상기 제 2 절연층을 관통하여 상기 제 1 절연층의 도체로 충진된 비아와 연통하는 비아를 형성하는 단계,
    상기 제 2 절연층을 관통하는 상기 비아를 구리로 충진하는 단계,
    상기 제 2 절연층의 상면 상에 제 3 절연층을 형성하는 단계,
    상기 제 3 절연층의 상면 상에, 제 3 절연층과 다른 에칭 특성을 갖는 제 4 절연층을 형성하는 단계,
    상기 제 4 절연층을 패터닝/에칭하여, 상기 제 2 절연층을 관통하는 상기 구리로 충진된 비아와는 상기 제 3 절연층에 의해서 분리되지만 상기 제 2 절연층을 관통하는 상기 비아와 서로 정렬되는 비아를 형성하는 단계,
    상기 제 4 절연층의 상면 상에 무반사 층을 형성하고 상기 제 4 절연층을 관통하는 비아를 무반사 물질로 충진하는 단계,
    상기 무반사 층 및 무반사 물질을 패터닝하여 상기 제 4 절연층에 트렌치를 규정하는 단계,
    상기 무반사 층과 상기 제 4 절연층의 일부를 제거하여 상기 제 4 절연층에 상기 제 4 절연층을 관통하는 상기 비아의 상면과 연통하는 트렌치를 형성하고, 상기 제 4 절연층을 관통하는 비아의 무반사 물질과 상기 제 2와 제 4 절연층의 비아 사이의 상기 제 3 절연층의 일부를 제거하는 단계,
    상기 제 4 절연층의 트렌치 및 비아와 제거된 상기 제 3 절연층 부분을 구리로 충진하는 단계를 포함하는
    상호 연결 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 4 절연층의 비아 및 트렌치는 구리로 과충진되고, 화학적, 물리적 폴리싱이 상기 얻어진 구조물을 평탄화시키는데 채용되는
    상호 연결 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연층은 BPSG로 이루어지고, 상기 제 2 및 제 4 절연층은 실리콘산화물로 이루어지며, 상기 제 3 절연층은 실리콘 질화물로 이루어지는
    상호 연결 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 도체는 텅스텐인
    상호 연결 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 도체는 알루미늄인
    상호 연결 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 절연층의 상면에, 상기 제 1 절연층을 관통하는 각 비아와 각각 연통하고, 상기 도체로 각각 충진되는 트렌치를 형성하는 단계,
    상기 제 1 절연층의 비아 및 트렌치를 도체로 과충진하고, 화학적, 물리적 폴리싱을 사용하여 그들을 평탄화시키는 단계,
    상기 제 2 절연층의 상면에, 상기 제 2 절연층의 각 비아와 각각 연통하고,구리로 각각 충진되는 트렌치를 형성하는 단계,
    상기 제 2 절연층의 비아 및 트렌치를 구리로 과충진하고, 화학적, 물리적 폴리싱을 사용하여 그들을 평탄화시키는 단계를 더 포함하는
    상호 연결 패턴 형성 방법.
  7. 제 7 항에 있어서,
    상기 무반사층 및 상기 무반사 물질은 상기 제 3 절연층과 다른 에칭 속도를 갖는
    상호 연결 패턴 형성 방법.
  8. 제 12 항에 있어서,
    상기 무반사층 및 상기 무반사 물질은 모두 DUV30인
    상호 연결 패턴 형성 방법.
  9. 제 7 항에 있어서,
    상기 실리콘 질화층은 PECVD법에 의해 증착되는
    상호 연결 패턴 형성 방법.
  10. 반도체 웨이퍼 상에, 그의 위에 마련된 절연층에 위치하고 상기 웨이퍼의 상면과 평행하게 연장하는 트렌치내의 구리 라인과 절연층을 수직으로 연장하는 비아내의 구리 충진물을 갖는 상호 연결 패턴을 형성하는 방법에 있어서,
    상기 반도체 웨이퍼의 상면 상에 제 1 절연층을 형성하는 단계,
    상기 제 1 절연층의 상면에 트렌치를 형성하고, 디바이스의 컨택트 영역과 연통하도록 상기 제 1 절연층을 관통하는 상기 트렌치의 바닥으로 부터 트렌치와 연통하는 비아를 형성하는 단계,
    상기 제 1 절연층의 비아 및 트렌치를 컨택트 금속으로 과충진시키고, 반도체 웨이퍼 상에 제 1 평탄 면이 형성되도록 평탄화하는 단계,
    상기 금속으로 충진된 제 1 절연층 상에 제 2 절연층을 형성하는 단계,
    상기 제 2 절연층에 비아 및 트렌치를 형성하고 상기 비아 및 트렌치를 구리로 과충진하는 단계,
    상기 구리로 충진된 제 2 절연층 상에 제 2 평탄면을 형성하는 단계,
    상기 평탄화된 면 상에 실리콘 질화층을 형성하는 단계,
    상기 실리콘 질화층 상에, 상기 실리콘 질화층과 다른 에칭 속도를 갖는 제 3 절연층을 형성하는 단계,
    상기 실리콘 질화막이 에칭 방지제로 작용하여, 상기 제 3 절연층을 패터닝하여 아래의 구리과 정렬되는 비아를 형성하는 단계,
    그를 통해 비아를 충진하는 상기 제 3 절연층의 상면 상에 무반사 물질 층을형성하는 단계,
    상기 무반사층 상에 포토레지스트 층을 증착하여 상기 무반사 물질로 비아를 충진하는 단계,
    상기 포토레지스트를 패터닝하고, 상기 비아 내의 무반사층 및 무반사 물질의 노출된 부분과 상기 제 3 절연층의 일부를 에칭하여 상기 제 3 절연층에 트렌치를 형성하는 단계,
    상기 패터닝된 포토레지스트, 비아로부터의 무반사 물질, 상기 제 2와 제 3 절연층 사이의 실리콘 질화물 층의 일부를 제거하여, 상기 제 3 절연층에서 그 아래의 각 트렌치와 비아를 상기 제 2 절연층의 비아중 하나와 연통시키는 단계,
    상기 제 3 절연층의 비아 및 트렌치, 상기 실리콘 질화물 층의 오프닝을 구리로 과충진하고, 면을 패터닝하여 상기 실리콘 질화물 층의 오프닝을 통해 연장하는 상기 제 3 절연층의 제 2 구리로 충진된 비아 및 트렌치와 상기 제 2 절연층의 비아의 컨택트 구리를 남기는 단계를 포함하는
    상호 연결 패턴 형성 방법.
  11. 제 10 항에 있어서,
    상기 제 1 절연층은 BPSG로 이루어지고, 상기 제 2 및 제 3 절연층은 실리콘 산화물로 이루어지는
    상호 연결 패턴 형성 방법.
  12. 제 10 항에 있어서,
    상기 절연층이 금속으로 과충진된 후, 그의 면을 평탄화하는데 화학적, 물리적 폴리싱이 채용되는
    상호 연결 패턴 형성 방법.
  13. 제 10 항에 있어서,
    상기 컨택트 금속은 텅스텐인
    상호 연결 패턴 형성 방법.
  14. 제 10 항에 있어서,
    상기 컨택트 금속은 알루미늄인
    상호 연결 패턴 형성 방법.
  15. 제 10 항에 있어서,
    상기 무반사 층 및 상기 무반사 물질은 상기 제 3 절연층과 다른 에칭 속도를 갖는
    상호 연결 패턴 형성 방법.
  16. 제 15 항에 있어서,
    상기 무반사 층과 상기 무반사 물질은 모두 DUV30인
    상호 연결 패턴 형성 방법.
  17. 제 10 항에 있어서,
    상기 실리콘 질화물 층은 PECVD법에 의해 증착되는
    상호 연결 패턴 형성 방법.
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US11876047B2 (en) 2021-09-14 2024-01-16 International Business Machines Corporation Decoupled interconnect structures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5904565A (en) * 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
US6057239A (en) * 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
US6127258A (en) * 1998-06-25 2000-10-03 Motorola Inc. Method for forming a semiconductor device
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
JP2000150644A (ja) * 1998-11-10 2000-05-30 Mitsubishi Electric Corp 半導体デバイスの製造方法
WO2001001480A1 (en) * 1999-06-30 2001-01-04 Intel Corporation Method of protecting an underlying wiring layer during dual damascene processing

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