KR20030014216A - 테스트 가능한 전자 장치를 테스팅하기 위한 방법 - Google Patents

테스트 가능한 전자 장치를 테스팅하기 위한 방법 Download PDF

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Abstract

제 1 및 제 2의 복수 테스트 장치, 가령 스캔 체인을 구비하는 테스트 가능한 전자 장치를 테스팅하기 위한 방법이 개시되어 있다. 제 1 시프트 레지스터(110)는 제 1 테스트 벡터(102) 및 제 2 테스트 벡터(104)를 다수의 더 작은 테스트 벡터(102a-c;104a-c)로 타임-멀티플렉싱 하기 위해서 제 2 시프트 레지스터(130)와 병렬로 사용된다. 제 1 시프트 레지스터(110) 및 제 2 시프트 레지스터(130)의 사이즈를 변화시킴으로써, 결합되는 전자 장치의 다수의 핀과 요구되는 테스트 시간 사이에 트레이드-오프(trade-off)가 생길 수 있다. 바람직하게는, 향상된 테스트 데이터 안정성을 위하여 제 1 시프트 레지스터(110)가 제 1 버퍼 레지스터(120)에 결합되고 제 2 시프트 레지스터(130)는 제 2 버퍼 레지스터에 결합된다. 제 1 시프트 레지스터(110)와 제 2 시프트 레지스터(130)는 더 큰 시프트 레지스터의 분할, 즉 경계 스캔 체인이 될 수 있다. 이 방법은 테스트 가능한 전자 장치의 출력 쪽에서 테스트 결과 벡터를 단일 벡터로 타임-멀티플렉싱함으로써 역으로도 사용될 수 있다.

Description

테스트 가능한 전자 장치를 테스팅하기 위한 방법{METHOD FOR TESTING A TESTABLE ELECTRONIC DEVICE}
Research and Development, Vol. 40(1996), No.4, pp.461-474의 IBM 저널은 제 1 복수의 테스트 장치 및 제 2 복수의 테스트 장치를 구비하는 전자 장치를 테스팅 하기 위한 테스트 방법을 개시한다. 집적 회로(IC) 테스팅의 비용 및 특히, 자동 테스트 장치(ATE)의 비용은 반도체 산업에서 중요한 고려 사항이다. 더 높은 속도, 더 나은 정확성, 더 많은 시간 설정, 증가된 벡터 메모리 및 더 높은 핀-카운트에 대한 미래의 요구는 ATE 비용을 감소시키는 모든 이득을 상쇄할 것으로 예상된다. 더 많은 DFT(design-for-testability)를 IC 디자인으로 통합하는 것은 상승하는 ATE 비용의 추세를 반전시키고, 저비용 ATE의 사용을 가능하게 하기 위한 유일한 방법인 것 같다.
전술한 종래 기술은 저비용 테스트를 위한 인에이블링 DFT 기술로서 감소된 핀-카운트 테스트 방법(RPCT)을 개시하는데, 이는 테스터에 접촉되어야 하는 IC 핀의 개수를 감소시키는 기술이다. RPCT의 기본 원리는 스캔 데이터 핀, 즉 스캔 체인의 입력 및 출력 핀, 가령 제 1 복수의 테스트 장치, 그리고 경계-스캔 체인의 테스트 데이터 입력(TDI) 핀 및 테스트 데이터 출력(TDO) 핀, 테스트 제어 핀 및 클럭 핀이 완전히 작용하는 테스터 채널로 연결된다. 제 2 복수의 테스트 장치를 연결하는 남아있는 모든 기능 핀으로의 액세스는 핀을 통해서 직접 액세스하는 대신에 경계-스캔 체인을 통해 이루어진다.
스캔 체인의 수가 제한되는 경우에 RPCT의 애플리케이션만 페이 오프(pay off)하는 것은 불리하다. 핀 카운트가 허용하는 만큼 수의 스캔 체인이 IC 설계에서 집적되는 경우에, RPCT는 모든 핀이 스캔 데이터 핀으로 사용되기 때문에 모든 핀이 접촉되어야 하므로 아무런 이점도 없다.
테스트 자원, 가령 테스트 연결 또는 디지털 테스터 채널의 감소를 허용하는 개시 문단에 따른, 다수의 테스트 장치, 가령 체인을 구비하는 전자 장치를 테스팅하기 위한 테스트 방법을 제공하는 것이 본 발명의 제 1 목적이다.
다수의 테스트 장치를 구비하는, 개시 문단에 따른, 다수의 테스트 장치를 구비하는 테스트 가능한 전자 장치를 제공하는 것이 제 2 목적이고, 그에 따라 테스트 장치는 테스트 장비와의 제한된 수의 테스트 연결을 통하여 테스팅 될 수 있다.
다수의 테스트 장치를 구비하는 전자 장치를 테스팅 하기 위하여 개시 문단의 테스트 장치에 감소된 수의 테스트 데이터 채널을 제공하는 것이 본 발명의 제 3 목적이다.
이 목적을 위하여, 본 발명은 독립항에서 정의된 테스트 방법, 테스트 가능한 장치 및 테스트 장치를 제공한다. 종속 항에서는 유리한 실시예가 정의되어 있다.
여기서, 제 1 목적은 청구항 1에서 정의된 전자 장치를 테스팅 하기 위한 테스트 방법에 의해 실현되었다. 전자 장치로부터 그리고 전자 장치로 테스트 데이터를 시프트 하기 위해서 병렬 방식으로 다중 시프트 레지스터를 사용함으로써, 단지 소수의 테스트 데이터 채널 가령 전자 장치 상의 입력/출력 핀이나 테스트 장비 상의 테스트 채널은 테스트 데이터를 전자 장치 상의 모든 테스트 장치와 통신 설정하기 위해서 연결되어야 한다. 결과적으로, 시프트 레지스터의 깊이(depth)를 선택함으로써, 가령 복수의 테스트 장치의 사이즈를 선택함으로써, 테스트 속도와 요구된 자원 사이의 트레이드-오프(trade-off)는 조정될 수 있다. 이는 테스트 받고 있는 장치 당 요구되는 연결의 수의 감소때문에 복수의 전자 장치의 병렬 테스팅을 가능하게 한다. 명백히, 이것은 테스트 비용 면에서 큰 이익을 제공한다.
본 방법이 제 1 시프트 레지스터로부터 제 1 버퍼 레지스터로 제 1 테스트 데이터를 복사하고, 제 2 시프트 레지스터로부터 제 2 버퍼 레지스터로 제 2 테스트 데이터를 복사하는 다른 단계를 포함한다면 유리하다. 버퍼 레지스터의 존재는 시프트 레지스터의 시프트 모드 동안 테스트 받는 장치에 인가되어야 하는 테스트 데이터 신호의 안정성을 향상시킨다.
본 발명에 따른 방법의 일 실시예에서, 제 1 테스트 데이터를 직렬적으로 통신하는 단계는 제 1 테스트 데이터 채널로부터 제 1 시프트 레지스터로 향한다; 제 2 테스트 데이터를 직렬적으로 통신하는 단계는 제 2 테스트 데이터로부터 제 2 시프트 레지스터로 향한다; 제 1 테스트 데이터를 병렬로 통신하는 단계는 제 1 시프트 레지스터로부터 제 1 복수의 테스트 장치로 향하고, 제 2 테스트 데이터를 병렬로 통신하는 단계는 제 2 시프트 레지스터로부터 제 2 복수의 테스트 장치로 향한다.
바람직하게는, 전술한 실시예의 방법은 제 3 시프트 레지스터에서 제 1 복수의 테스트 장치로부터 제 1 테스트 결과 데이터를 병렬로 수신하는 단계와, 적어도 부분적으로 이와 동시에, 제 4 시프트 레지스터에서 제 2 복수의 테스트 장치로부터 제 2 테스트 결과 데이터를 병렬로 수신하는 단계와, 제 3 시프트 레지스터로부터 제 3 테스트 데이터 채널로 제 1 테스트 결과 데이터를 직렬적으로 전송하는 단계와, 적어도 부분적으로 이와 동시에, 제 4 시프트 레지스터로부터 제 4 테스트 데이터 채널로 제 2 테스트 결과 데이터를 직렬적으로 전송하는 단계를 포함한다.
테스트 장치 파티션(partition), 가령, 복수의 테스트 장치의 양 입력 및 출력쪽에서 적어도 부분적으로 병렬로 동작하는 다수의 시프트 레지스터를 사용하여 테스트 데이터 입력을 타임-멀티플렉싱(time-multiplexing)하고 테스트 데이터 출력을 타임-디멀티플렉싱(time-demultiplexing)함으로써, 다수의 테스트 데이터 채널, 가령 테스트 장비 상에 연결된 핀 또는 테스트 채널은 복수의 배치의 양 쪽에서 감소될 수 있다.
여기서, 제 2 목적은 청구항 제 5 항에서 정의된, 테스트 가능한 전자 장치에 의해 실현되었다. IC 같은 전자 장치에 다수의 시프트 레지스터 -각 시프트 레지스터가 테스트 데이터 채널 가령 입력 핀 또는 출력 핀에 연결되어 있음- 를 추가함으로써 테스트 데이터를 전자 디바이스 상의 목표 테스트 장치와 적어도 부분적으로 병렬 통신 하는 것이 테스트 장비에 그 모두를 연결하지 않고도 가능하게 된다. 제 1 시프트 레지스터가 제 2 시프트 레지스터에 결합된다면 유리하다. 체인에서 다수의 시프트 레지스터를 서로 연결하는 것은 계층적인 동작의 여러가지 단계를 가능하게 한다; 다수의 시프트 레지스터는 단일 시프트 레지스터 또는 복수의 독립적인 시프트 레지스터로 동작할 수 있다.
제 1 시프트 레지스터 및 제 2 시프트 레지스터가 경계 스캔 레지스터(boundary scan register)의 부분이라면 더 유리하다. 이러한 배치에서, 시프트 레지스터의 동작 모드는, 가령 여러 개의 독립 시프트 레지스터로서 동작하는지 또는 단일 시프트 레지스터로서 동작하는지는, 경계 스캔 상태 머신(boundary scan state machine)에 의해 제어될 수 있다. 이는, 가령, 다중 시프트 레지스터 모드에서 경계 스캔 레지스터의 원하는 시프트 및 캡쳐 작용을 정의하는 다수의 추가적인 상태로 상태 머신을 확장함으로써 달성될 수 있다.
본 발명에 따른 전자 장치의 일 실시예에서, 제 1 시프트 레지스터는 제 1복수의 테스트 장치로의 제 1 접촉으로부터 제 1 테스트 데이터를 통신하기 위하여 배치되고, 제 2 시프트 레지스터는 제 2 복수의 테스트 장치로의 제 2 접촉으로부터 제 2 테스트 데이터를 통신하기 위하여 배치되며, 이 전자 장치는 제 3 접촉 및 제 4 접촉; 제 3 접촉으로 제 1 테스트 결과 데이터를 직렬적으로 전송하기 위한 그리고, 제 1 복수의 테스트 장치로부터 제 1 테스트 결과 데이터를 병렬적으로 수신하기 위한, 제 3 접촉과 제 1 복수의 테스트 장치 사이에 결합된 제 3 시프트 레지스터; 및 제 1 테스트 결과 데이터의 직렬 전송과 적어도 부분적으로 동시에 제 3 접촉으로 제 2 테스트 결과 데이터를 직렬적으로 전송하기 위한 그리고 제 1 테스트 결과 데이터의 병렬 수신과 적어도 부분적으로 동시에 제 2 복수의 테스트 장치로부터 제 2 테스트 결과 데이터를 병렬로 수신하기 위한, 제 4 접촉과 제 2 복수의 테스트 장치 사이에 결합된 제 4 시프트 레지스터를 더 포함한다. 테스트 데이터 출력을 시간-디멀티플렉싱 하기 위하여 다수의 시프트 레지스터를 구비함으로써, 출력 측에서의 요구되는 테스트 데이터 채널의 감소는 달성된다. 이는 테스트 장비에 필요한 상호 연결도 감소시킨다. 바람직하게는, 제 3 및 제 4 레지스터가 결합되어서 이들은 경계 스캔 레지스터의 부분일 수 있는 단일 시프트 레지스터로 동작할 수 있다. 테스트 장치의 양 입력 및 출력 쪽의 모든 시프트 레지스터는 경계 스캔 레지스터의 부분일 수 있는데, 이 경우에 원하는 다수의 시프트 레지스터 구조를 수용하기 위하여 경계 스캔 레지스터가 경계 스캔 상태 머신의 제어 하에서 더 작은 서브 섹션으로 효과적으로 나뉘어진다.
여기서, 본 발명의 제 3 목적은 제 12 항에서 청구된 테스트 장비에 의해 실현된다. 테스트 장비와 테스트 하의 장치 사이의 상호 연결의 수가 반드시 감소되지 않을지라도 다중 시프트 레지스터의 병렬 사용은 테스트 장치에 있어 이점이 있다. 테스트 장비, 그리고 특히 디지털 테스트 장비에서 중요한 비용 요소는 적절한 테스트 데이터 패턴, 가령, 테스트 벡터를 테스트 하의 장치로 통신하기 위하여 사용되어야 하는 테스트 채널의 수이다. 이 방법은, 테스트 패턴이 병렬 형태로 테스트 하의 장치로 송신되거나 장치로부터 수신될 수 있고, 시프트 레지스터에 의해 나열될 수 있다. 테스트 채널과 테스트 하의 장치 사이에 시프트 레지스터의 통합(integration)은 요구된 테스트 채널의 감소를 가능하게 하고, 비용 면에서 아주 유리하다.
제 1 시프트 레지스터가 제 1 버퍼 레지스터에 결합되고 제 2 시프트 레지스터가 제 2 버퍼 레지스터에 결합된다면 유리하다. 버퍼 레지스터의 사용은 시프트 레지스터가 시프트 모드로 동작할 때 원하는 신호 그대로인, 안정적인 출력 신호를 제공한다.
제 1 시프트 레지스터 및 제 2 시프트 레지스터가 제 1 클럭에 응답하고, 제 1 버퍼 레지스터 및 제 2 버퍼 레지스터가 제 2 클럭에 응답한다면 또 다른 이점이 있다. 이는 시프트 레지스터 동작에 대한 쉬운 제어를 제공한다; 제 1 및 제 2 시프트 레지스터를 통한 테스트 데이터의 시프팅이 완전히 동기화될 뿐만 아니라 제 2 클럭에 의해 제어되는 캡쳐 싸이클은 제 1 클럭으로부터의 신호를 모니터링하고 번역해야 하는 이를 위한 하드웨어에 대한 요구를 제거한다.
본 발명에 따른 테스트 장치의 일 실시예에서, 제 1 시프트 레지스터는 제 1테스트 채널로부터 제 1 복수의 테스트 장치로 제 1 테스트 데이터를 통신하기 위하여 배치되고, 제 2 시프트 레지스터는 제 2 테스트 채널로부터 제 2 복수의 테스트 장치로 제 2 테스트 데이터를 통신하기 위하여 배치되며, 이 테스트 장치는 제 3 테스트 채널 및 제 4 테스트 채널; 제 1 테스트 결과 데이터를 제 3 테스트 데이터 채널로 제 1 테스트 결과 데이터를 직렬적으로 전송하기 위하여, 그리고 제 1 복수의 테스트 장치로부터 제 1 테스트 결과 데이터를 병렬로 수신하기 위하여 제 3 테스트 데이터 채널에 결합된 제 3 시프트 레지스터; 및 제 1 테스트 결과 데이터의 직렬 전송과 적어도 부분적으로 동시에 제 4 테스트 데이터 채널로 제 3 테스트 결과 데이터를 직렬적으로 전송하기 위하여, 그리고 제 1 테스트 결과 데이터의 병렬 수신과 적어도 부분적으로 동시에 제 2 복수의 테스트 장치로부터 제 2 테스트 결과 데이터를 병렬로 수신하기 위하여 제 4 데이터 채널에 결합된 제 4 시프트 레지스터를 더 포함한다. 테스트 데이터를 테스트 하의 디바이스로 송신하고, 테스트 하의 디바이스로부터 수신하기 위한 시프트 레지스터의 사용은 테스터의 입력 및 출력 양쪽에서의 요구되는 테스트 채널의 감소를 가능하게 한다. 이는 테스트 장비의 자원 비용의 추가적인 감소를 유리하게 제공한다.
테스트 장비가 제 1 복수의 3-상태 버퍼 -제 1 복수의 3-상태 버퍼로부터 각 3-상태 버퍼는 제 1 시프트 레지스터의 출력을 제 3 시프트 레지스터의 입력에 결합함- 및 제 2 복수의 3-상태 버퍼 -제 2 복수의 3-상태 버퍼의 각 3-상태 버퍼가 제 2 시프트 레지스터의 출력을 제 4 시프트 레지스터의 입력에 결합함- 를 더 포함한다면 또 다른 이점이 있다. 입력 및 출력 시프트 레지스터가 연결, 가령 양방향 핀을 테스트 하의 디바이스와 함께 공유하는 경우에, 출력 시프트 레지스터 셀 및 테스트 하의 디바이스는 테스트 장비와 테스트 하의 장치 사이의 연결 상에 충돌하는 테스트 데이터 값을 동시에 구동하는데, 이는 신호의 완전성(signal integrity)의 견지에서 원하지 않는 일이다. 이것은, 예를 들면, 테스트 하의 장치가 입/출력 경계 스캔 체인을 포함하는 경우일 수 있다. 이 원하지 않는 결과는 시프트 레지스터 출력과 이러한 연결 사이에 3-상태 버퍼를 포함함으로써 예방될 수 있다. 명백하게, 3-상태 버퍼는 시프트 레지스터 셀의 출력에 직접 결합되거나 버퍼 레지스터 셀을 경유하여 시프트 레지스터 셀의 출력에 결합될 수 있다.
본 발명은 제 1 복수 테스트 장치 및 제 2 복수 테스트 장치를 구비하는 테스트 가능한 전자 장치를 테스팅 하기 위한 방법에 관한 것이다.
본 발명은 또한 제 1 복수의 테스트 장치 및 제 2 복수의 테스트 장치를 구비하는 테스트 가능한 전자 장치에 관한 것이다.
본 발명은 또한 이러한 전자 장치를 테스트하기 위한 테스트 장치에 관한 것이다.
본 발명은, 첨부하는 도면을 참조하여 더 상세히, 비제한적인 예로서 설명된다.
도 1a는 본 발명에 따른 테스트 가능한 전자 장치에 테스트 데이터를 제공하는 방법을 도시한다.
도 1b는 본 발명에 따른 테스트 가능한 전자 장치로부터 테스트 결과 데이터를 검색하기 위한 방법을 도시한다.
도 2는 본 발명에 따른 테스트 가능한 전자 장치를 도시한다.
도 3a는 경계 스캔 입력 셀을 도시한다.
도 3b는 경계 스캔 출력 셀을 도시한다.
도 4는 본 발명의 실시예에 따른 테스트 장비를 도시한다.
도 5는 본 발명의 다른 실시예에 따른 테스트 장비를 도시한다.
도 1a 및 도 1b는 본 발명에 따른 테스트 방법을 예증한다. 본 방법에 따르면, 그리고 도 1a에 도시된 바와 같이, 시프트 레지스터 셀(112,114,116)을 포함하는 시프트 레지스터(110)는 테스트 데이터 채널, 가령 도시되지 않은 입력 핀 또는 도시되지 않은 테스터 채널로부터 더 작은 테스트 벡터, 가령 테스트 데이터(102a,102b,102c)로 테스트 가능한 전자 디바이스의 복수의 테스트 장치, 가령 도시되지 않은 테스트 하의 장치(DUT)를 위하여 테스트 벡터(102)를 변형하기 위하여 사용된다. 시프트 레지스터 셀(132,134,136)을 포함하는 시프트 레지스터(130)는 도시되지 않은 다른 테스트 데이터 채널로부터 테스트 데이터(104a,104b,104c)로 시프트 레지스터(110)의 연산과 적어도 부분적으로 동시에 도시되지 않은 테스트 가능한 전자 장치의 다른 복수의 테스트 장치를 위하여 테스트 데이터 벡터(104)를 변형하기 위하여 사용된다. 바람직하게는, 동일한 제어 신호 CLK1에 응답하는 양 시프트 레지스터(110,130)를 제조하는 순간 동안 다양한 복수의 테스트 장치에 테스트 패턴 공급 시간의 최소화를 이끌기 때문에 시프트 레지스터(110) 및 시프트 레지스터(130)의 동작은 완전히 동기화된다.
제 1 단계에서, 테스트 벡터(102,104)의 제 1 비트는 시프트 레지스터(110,130)가 완전히 차여질 때까지 직렬적으로 시프트 레지스터(110,130) 각각으로 시프트된다. 그 다음 제 2 단계에서, 테스트 데이터는 시프트레지스터(110,130)로부터 도시되지 않은 제 1 복수의 테스트 장치 및 도시되지 않은 제 2 복수의 테스트 장치 각각으로 병렬 방식으로 전송된다. 이 단계들은 테스트 벡터(104a,104b,104c)뿐만 아니라 테스트 벡터(102a,102b,102c)가 도시되지 않은 DUT로 완전히 전송될 때까지 반복된다.
시프트 레지스터(110,130)가 분리된 시프트 레지스터로 도시되었으나 이것들은 경계 스캔 체인 또는 다른 시프트 레지스터 구조같은 단일 시프트 레지스터의 파티션이 될 수 있다. 분할(partitioning)의 최적 사이즈는 관계 Ftester/FDUT에 의해 결정되며, Ftester는 시프트 레지스터를 통하여 테스트 데이터가 직렬적으로 시프팅될 때의 주파수이고, FDUT는 테스트 데이터가 스캔 체인으로부터 또는 시프트 레지스터에서 나와 스캔 체인으로 병렬로 시프팅되는 테스트 데이터에서의 주파수이다. 통상적으로 Ftester는 테스트 장비가 동작할 때의 주파수이고 FDUT는 DUT의 내부 테스트 주파수이다. 결과적으로, 테스트 셋업(setup)은 테스트 속도 면에서 매우 유연하다; 파티션의 사이즈를 감소시킴으로써, 더 많은 장치 핀을 접촉되어야 함에도 불구하고 더 높은 테스트 속도에 도달될 수 있고, 파티션 사이즈를 증가시킴으로써, 더 낮은 테스트 속도가 획득되나 더 적은 핀이 접촉되어야 한다.
선호된 실시예에서, 시프트 레지스터 셀(112,114,116)은 버퍼 셀(122,124,126) 가령, 버퍼 레지스터(120) 각각으로 결합되고, 시프트 레지스터 셀(132,134,136)은 버퍼 셀(142,144,146), 가령, 버퍼 레지스터(140) 각각으로 결합된다. 버퍼 레지스터(120,140)의 존재는 제어 신호 CLK2의 제어 하에서 시프트레지스터(110,130)의 시프트 모드 동안에 안정한 시프트 레지스터 출력을 제공한다. 버퍼 셀(122,124,126,142,144,146)은 독립 클럭 CLK2에 응답하는 플립-플롭에 의해 형성될 수 있다. 당업자에게 레지스터 110과 130으로 분할된 경계 스캔 레지스터의 경우에, 경계 스캔 셀은 시프트 플립-플롭 가령 시프트 레지스터 셀 및 업데이트 플립-플롭 가령 버퍼 레지스터 셀을 포함하기 때문에 버퍼 레지스터(120,140)가 항상 존재한다는 것은 명백할 것이다.
위에서 설명되고 도 1a에 도시된 방법은 도 1b에 도시된 바와 같이 DUT의 출력 쪽에도 적용될 수 있다. 시프트 레지스터 셀(152,154,156)을 포함하는 시프트 레지스터(150)는 테스트 결과 데이터(106a,106b,106c)를 병렬 방식으로 수신하고, 수신된 테스트 데이터를 직렬적으로 시프팅함으로써 테스트 결과 벡터(106)로 그것을 컨버팅하기 위하여 배치된다. 유사하게, 시프트 레지스터 셀(172,174,176)을 포함하는 시프트 레지스터(170)는 테스트 결과 데이터(108a,108b,108c)를 병렬 방식으로 수신하고, 수신된 테스트 데이터를 시프트 레지스터(150)의 동작과 적어도 부분적으로 동시에 직렬적으로 시프팅 아웃함으로써 그것을 테스트 결과 벡터(108)로 컨버팅 하기 위하여 배치된다.
더 상세히는, 제 1 단계에서, 테스트 결과 데이터(108a,108b,108c)의 제 1 비트들을 시프트 레지스터(170) 내로 시프팅 시키는 것과 적어도 부분적으로 동시에 병렬 방식으로 시프트 레지스터(150) 내로 테스트 결과 데이터(106a,106b,106c)의 제 1 비트들이 시프팅 된다. 실질적으로, 시프트 레지스터(150,170)는 테스트 결과 데이터(108a,108b,108c)뿐만 아니라 테스트 결과 데이터(106a,106b,106c)의다음 비트가 수신되기 전에 도시되지 않은 각각의 테스트 데이터 채널로 테스트 데이터를 직렬적으로 시프팅 아웃하기 위하여 비워진다. 이 프로세스는 테스트 결과 벡터(106,108)가 완전히 형성될 때까지 반복된다.
도 1b에서 명쾌성만의 이유로, 아무런 다른 버퍼 레지스터도 존재하지 않음에도 불구하고 이것들은 본 발명의 범위로부터 벗어남이 없이 존재될 수 있다는 것을 강조한다. 추가하여, 각 시프트 레지스터(110,130,150,170) 및 대응하는 버퍼 레지스터(120,140)는 각각이 비제한적인 예로서만 세 개의 시프트 셀을 구비한다는 것과, 다른 시프트 및 버퍼 레지스터 사이즈도 본 발명의 범위로부터 벗어남이 없이 선택될 수 있다는 것을 규정한다. 게다가, 도 1a 및 도 1b의 상세한 설명의 내용은 본 발명의 범위로부터 벗어남이 없이 결합될 수도 있다는 것이 당업자들에게 명백할 것이다.
도 2는 제 1 복수의 테스트 장치(220) 및 제 2 복수의 테스트 장치(240)를 구비하는 테스트 가능한 전자 장치(200)의 선호된 실시예를 도시한다. 제 1 복수의 테스트 장치는 스캔 체인(222,224,226)을 포함하고, 스캔 체인 입력 쪽에서 시프트 레지스터(210)의 시프트 레지스터 셀(212,214,216)과 스캔 체인 출력 쪽에서 시프트 레지스터(250)의 시프트 레지스터 셀(252,254,256) 사이에 각각 결합된다. 유사하게, 제 2 복수의 테스트 장치는 스캔 체인(242,244,246)을 포함하고, 스캔 체인 입력 쪽에서 시프트 레지스터(230)의 시프트 레지스터 셀(232,234,236)과 스캔 체인 출력 쪽에서 시프트 레지스터(270)의 시프트 레지스터 셀(272,274,276) 사이에서 각각 결합된다. 시프트 레지스터 셀(212)은 전자 장치(200)의 입력 핀(202)으로결합되고 시프트 레지스터 셀(232)은 전자 장치(200)의 입력 핀(204)에 결합된다. 출력 쪽에서, 시프트 레지스터 셀(252)은 전자 장치(200)의 출력 핀(206)에 결합되고 시프트 레지스터 셀(272)은 전자 장치(200)의 출력 핀(208)에 결합된다.
바람직하게는 다른 스캔 레지스터 셀(214,216,234,236,254,256,274,276)도 그 각각의 입력 및 출력 핀에 결합된다는 것과 명쾌함만의 이유로 이 연결들이 생략되었다는 것을 강조한다. 도 2에서 시프트 레지스터(210,230,250,270)는 경계 스캔 레지스터(290)를 형성하기 위하여 상호 연결된다. 시프트 레지스터(210,230,250,270)가 독립 시프트 레지스터도 될 수 있다는 것과, 시프트 레지스터(210,230) 또는 시프트 레지스터(250,270)가 본 발명의 범위로부터 벗어남이 없이 전자 장치(200)로부터 생략될 수 있다는 것은 당업자에 의해 이해될 것이다. 게다가, 도 1a 및 도 1b와 그 세부 설명을 다시 참조하면, 당업자들에게 시프트 레지스터(210,230)가 테스트 벡터(102,104)에서 직렬적인 방식으로 핀(202,204)에 있는 각각의 데이터를 통하여 동시에 시프팅하고, 스캔 체인(222,224,226,242,244,246)으로 테스트 데이터(102a,102b,102c,104a,104b, 104c)를 동시에 병렬 방식으로 출력하기 위하여 사용될 수 있다는 것은 명백할 것이다. 유사하게, 시프트 레지스터(250,270)는 스캔 체인(222,224,226,242,244,246)으로부터 테스트 결과 데이터(106a,106b,106c,108a,108b,108c)를 동시에 병렬 방식으로 수신하고, 각각의 출력 핀(206,208)을 통해 테스트 벡터(106,108)를 동시에 직렬 방식으로 시프팅 아웃하기 위하여 사용될 수 있다. 이전에 설명한 바와 같이, 제어 신호, 가령 테스트 클럭 CLK1은 테스터 주파수에서 동작하고 스캔 레지스터(210,230,250,270)에서의 데이터의 시프팅 인/아웃을 제어하되, 내부 제어 신호, 가령 DUT 테스트 클럭, CLK2는 DUT의 테스트 주파수에서 동작하고, 스캔 레지스터(210,230,250,270)로부터 또는 스캔 레지스터(210,230,250,270)로의 테스트 데이터의 병렬적 업데이트를 제어한다. 명백히, CLK1 및 CLK2는 동기화되어야 한다. 스캔 레지스터(210,230,250,270)의 다양한 스캔 셀 내에 도시되지 않은 멀티플렉서가 원하는 동작을 획득하기 위하여 전용 제어 신호로 제어될 수 있다는 것은 당업자에게 명백할 것이다.
각 시프트 레지스터(210,230,250,270)는 비 제한적인 실시예로 세 개의 시프트 셀을 구비하고, 다른 시프트 레지스터 사이즈, 가령 경계 스캔 파티션이 본 발명의 범위로부터 벗어남이 없이 선택될 수 있다는 것이 규정된다. 게다가, 전자 장치(200)는 전자 장치(200)를 둘러싸는 스캔 체인 가령, 코어로 또는 코어로부터 테스트 데이터를 제공하는 경계 스캔 체인(290)을 구비하는, 다중 코어를 구성되는 집적회로일 수 있다.
분리된 시프트 레지스터 실행의 구현을 위하여 경계 스캔 체인(290)의 방식 연산자가 도 3a 및 도 3b의 도움으로 설명될 것이다. 도 3a에서 알려진 경계 스캔 입력 셀(300)이 도시되어 있다. 경계 스캔 입력 셀(300)은 제어 비트 c0 및 c1의 제어 하에서 멀티플렉서(MUX)(306), 제어 비트 c2의 제어하에서 MUX(308) 및 제어 비트 c3의 제어하에서 MUX(310)뿐만 아니라 시프트 플립-플롭(302)을 포함하고 플립-플롭(304)을 업데이트하는데, 이는 경계 스캔 테스트 클럭 tck의 반대 에지에서도 트리거된다. 도 3b에서, 알려진 경계 스캔 출력 셀(350)은 제어 비트 c0 및 c1의 제어 하의 멀티플렉서(MUX)(356), 제어 비트 c2의 제어 하에서 MUX(358) 및 제어 비트 c3의 제어 하에서 MUX(360)뿐만 아니라 시프트 플립-플롭(352)을 포함하고 플립-플롭(354)을 업데이트하는데, 이는 스캔 테스트 클럭 tck의 반대 에지에서 트리거된다. 선택적으로, 경계 스캔 출력 셀(350)은 제어 비트 c4의 제어 하에서 추가적인 MUX(362)를 포함하고, 함수는 추후에 설명될 것이다(아래를 보라).
경계 스캔 출력 셀(350)뿐만 아니라 경계 스캔 입력 셀(300)도 IEEE 1149.1 표준에 따라서 스캔 입력 si를 경유하여 선행 경계 스캔 요소에 그리고, 스캔 출력 s0을 통해 후속 경계 스캔 요소에 결합된다. 경계 스캔 입력 셀(300)의 MUX(306)는 입력 패드(320)로부터 데이터를 수신하기 위하여 배치되고, MUX(310)는 DUTin으로 표시된 데이터와 함께 테스트 가능한 전자 장치(200)를 제공하기 위하여 배치된다. 경계 스캔 출력 셀(350)의 MUX(360)는 출력 패드(370)로 데이터를 제공하고, 테스트 가능한 장치(200)로부터 DUTout으로 표시된 데이터를 수신하기 위하여 배치된다. 통상적으로, 입력 버퍼(322)는 입력 패드(320)와 MUX(306) 사이에서 결합되고 출력 버퍼(374)는 출력 패드(370)와 MUX(356) 사이에서 결합된다.
경계 스캔 입력 셀(300)은 선택적으로 입력 핀(320)이 테스트 데이터에서 시프팅을 위하여 사용되지 않을 때 경계 스캔 입력 셀(300)의 I/O 랩 테스팅을 허가하기 위하여 업데이트 플립-플롭(304)과 시프트 플립-플롭(302) 사이에 루프백 경로만큼 선택적으로 확장될 수 있다. 유사하게, 경계 스캔 출력 셀(350)은 동일한 이유로 업데이트 플립플롭(354)으로부터 시프트 플립플롭(352)까지 루프백 경로만큼 선택적으로 확장될 수 있다. 경계 스캔 출력 셀(350)의 경우에, 추가적인MUX(360)는 경계 스캔 출력 셀(350)의 원하는 제어력을 보증하도록 요구된다. 루프백 경로는 도 3a 및 도 3b에 굵은 선으로 표시되어 있다. 결과적으로, 입력 핀(320) 및 출력 핀(370)은 이 루프백 경로가 존재할 때 양방향 핀으로 구현된다. 인에이블 신호 en에 의해 제어되는 3-상태 버퍼(324,374)는 핀(320)으로부터 핀(370)으로 유도되는 충돌하는 데이터를 예방하기 위하여 존재한다. 인에이블 신호는 테스트 데이터의 직렬/병렬 또는 병렬/직렬 변환 동안에 고정된 값으로 설정된다.
경계 스캔 셀(300,350)은 각각의 멀티플렉서(306,308,310 및 356,358,360,선택적으로 362) 및 그 대응하는 제어 신호 c0-c4에 의해 다양한 연산 모드로 구성될 수 있다. 함수 모드에서, c3=0이고 경계 스캔 셀(300,350)을 투과성으로 만든다. 시프트 모드에서, c0-c1=11이고, 데이터는 스캔 데이터 입력 si 및 스캔 데이터 출력 s0을 통하여 시프트 플립-플롭(302,352)의 시프팅 인/아웃이 된다. 업데이트 모드에서 c2=1이고 데이터는 시프트 플립-플롭(302,352)으로부터 업데이트 플립-플롭(302,352)으로 복사된다. 캡쳐 모드에서, c0-c1=00이고, 데이터는 c4에 따라 입력 버퍼(322,372)로부터 플립-플롭(302,352)으로 또는 DUT-out으로부터 입력 버퍼(322,372)로 복사된다. 시프트 플립-플롭(302,352) 및 업데이트 플립-플롭(304,354)은 c0-c1=01이고 c2=0일 때 홀드 모드로 동작할 수 있다. 홀드 모드에서, 시프트 플립-플롭(302,352) 및 업데이트 플립-플롭(304,354)은 그 소유의 출력을 캡쳐함으로써 그 데이터 값을 홀드한다.
향상된 감소된 핀 카운트(E-RPCT) 모드, 가령 본 발명에 따른 모드에서, 제어 개념은 표준 경계 스캔 제어 개념과 다르다. 표 1은 접촉된 입력 핀(320) 및 접촉된 출력 핀(370)에서 E-RPCT 동안의 경계 스캔 셀(300,350)에 대한 제어 신호 가령, 경계 스캔 입력 셀(300) 및 경계 스캔 출력 셀(350)은 시프트 레지스터 파티션에서 제 1 셀이고, 입력 핀(320) 및 출력 핀(370)으로부터/(으)로 직렬 데이터를 수신/제공하기 위하여 사용되는 경우를 도시한다. 게다가, 표 1은 비접촉된 입력 핀(320) 및 비접촉된 출력 핀(370)에서 E-RPCT 동안, 가령 경계 입력 셀(300) 및 경계 출력 셀(350)이 시프트 레지스터 파티션의 다른 셀인 경우, 경계 스캔 셀(300,350)에 대한 제어 신호도 도시한다.
입력 핀(320)에서 c2에 대한 값 upd는 버퍼 레지스터 셀로서 작동하는 업데이트 플립-플롭이 홀드 모드로 동작할지 또는 시프트 플립-플롭(302)으로부터 데이터를 캡쳐할 지를 제어한다. 통상적으로, 이 데이터 캡쳐는 시프트 레지스터 파티션이 테스트 가능한 전자 장치(200)에 공급되어야 하는 테스트 데이터로 가득 찰(filled) 때 발생할 것이다.
출력 핀(370)에서 c0-c1에 대한 값 cap은 시프트 플립-플롭(352)이 시프트 모드로 동작할지 또는 테스트 가능한 전자 장치(200)로부터 데이터를 캡쳐할지를제어한다. 통상적으로, 이 데이터 캡쳐는 시프트 레지스터 파티션이 테스트 가능한 전자 장치(200)로부터 테스트 결과 데이터를 시프팅 아웃할 때 발생할 것이다 .
통상적으로, 시프트 플립-플롭(302,352)은 경계 스캔 테스트 클럭의 양의 에지에서 데이터를 캡쳐하고, 업데이트 플립-플롭(304,354)은 경계 스캔 테스트 클럭의 음의 에지에서 데이터를 캡쳐한다. 그러나, 테스트 가능한 전자 장치(200)는 통상 내부 테스트 클럭에 의해 클럭킹 된다. 데이터는 경계 스캔 체인으로부터 테스트 가능한 전자 장치(200)로 전송되므로, 두 개의 서로 다른 클럭 도메인 사이에서 통신을 수반하고, 경계 스캔 테스트 클럭 및 내부의 테스트 클럭은 동기화되어야 한다. c2 및 c0-c1에 대한 신호 값 upd 및 cap은 스큐 마진(skew margin)을 최대화하도록 변경될 수 있다. 이미 설명된 바와 같이, 테스터 클럭과 내부 클럭의 비는 경계 스캔 체인(290)의 분할 사이즈를 결정한다.
위에서 설명된 경계 스캔 체인(290)의 동작하는 모드는 E-RPCT를 위한 분리 시프트 레지스터(seperate shift register)를 구성하기 위하여 사용될 수도 있다는 것은 당업자에게 명백할 것이다.
본 발명의 내용은 도 4에 도시된 테스트 장비에서 고가의 하드웨어의 양을 감소시키기 위하여 사용될 수도 있다. 테스트 장치(400)는 제 1 테스트 데이터 채널(402)에 결합된 제 1 시프트 레지스터(410)와 제 2 테스트 데이터 채널(404)에 결합된 제 2 시프트 레지스터(430)를 포함한다. 제 1 시프트 레지스터(410) 및 제 2 시프트 레지스터(430)의 시프트 동작은 클럭 신호 CLK1에 의해 제어된다. 선호된 실시예에서, 시프트 레지스터(410,430)의 시프트 모드 동안에 안정적인 입력/출력신호를 획득하기 위하여 제 1 시프트 레지스터(410)는 제 1 버퍼 레지스터(420)에 결합되고, 제 2 시프트 레지스터(430)는 제 2 버퍼 레지스터(440)에 결합된다. 바람직하게는, 제 1 버퍼 레지스터(420) 및 제 2 버퍼 레지스터(440)는 제어 신호 CLK2에 의해 제어된다. 명백하게, CLK1 및 CLK2는 정확한 시프트/업데이트 실행을 획득하기 위하여 동기화 되어야 한다.
많은 시프트 레지스터(410,430)의 사용은 DUT의 I/O 핀으로 제공되거나 또는 그것으로부터 수신되어야 하는 모든 테스트 데이터 패턴이 복잡한 테스터 하드웨어, 가령, 테스트 데이터 채널(402,404)에 의해 형성되거나 평가되어야 한다는 이점을 지닌다. 대신, DUT로 출력되어야 하는 다중 테스트 데이터 패턴, 즉, 도 1a로부터 테스트 데이터(102a,102b,102c)는 단일 테스트 벡터의 형태, 즉, 테스트 도 1a로부터의 테스트 벡터(102)의 형태로 생성될 수 있고, 제 1 테스트 데이터 채널(402) 또는 제 2 테스트 데이터 채널(404)로부터 테스트 벡터의 수신 이후에 제 1 시프트 레지스터(410)나 제 2 시프트 레지스터(430)에 의해 실질적으로 해결될 수 있다. 유사하게, 제 1 시프트 레지스터(410) 및 제 2 시프트 레지스터(430)같은 시프트 레지스터는 DUT로부터 테스트 결과 데이터를 수신하고, 평가를 위하여 테스트 데이터 채널(402,404)에 그것을 제공하기 이전에 단일 테스트 결과 벡터로 테스트 결과 데이터를 변환하기 위하여 사용된다. 양 접근법은 디지털 테스트 데이터 채널이 고가이기 때문에 디지털 테스트 장에서 특히 유리하다.
이것이 원하지 않는 DUT의 시간 길어짐을 야기할 것임에도 불구하고 원칙적으로 분리되지 않은 단일 시프트 레지스터가 사용될 수 있다는 것에 주목해야 한다. 그러나, 다수의 시프트 레지스터 파티션 가령, 제 1 시프트 레지스터 파티션(410) 및 제 2 시프트 레지스터 파티션(430)이 적어도 분리된 제 1 시프트 레지스터(410) 및 제 2 시프트 레지스터(430)와 함께 구현 만큼 수용 가능하다. 시프트 레지스터 또는 시프트 레지스터 파티션의 깊이 n은 다음 테스트 장치(400) 요구 사항에 의해 제어된다.
Fmax는 테스트 데이터 채널 최대 주파수이고, Fs는 표준 시프트 주파수이며, Memwidth는 테스트 데이터 채널 당 사용 가능한 메모리이고, L은 테스트 벡터의 길이, 즉 요구된 테스트 데이터 패턴의 길이의 합산이다. 여기서 n은
에 의해 결정될 수 있고, Int는 정수가 되게 절삭함을 의미하며, min은 괄호 안의 두 값의 최소값을 의미한다.
도 5는 도 4를 다시 참조하여 도시된다. 대응하는 참조 번호는 다르게 명백히 언급되지 않는다면 동일한 의미를 지닌다. 도 5는 양방향 핀을 구비하는 DUT로의 연결에 대한 테스트 장비(400)를 도시한다. 테스트 장비(400)는 제 3 테스트 데이터 채널(406)에 결합된 제 3 시프트 레지스터(450) 및 제 4 테스트 데이터 채널(408)에 결합된 제 4 시프트 레지스터(470)를 포함한다. 제 1 시프트 레지스터(410)는 제 1 테스트 데이터 채널(402)로부터 DUT 상의 제 1 복수의 테스트 장치로 테스트 데이터를 송신하기 위하여 배치되고, 제 2 시프트 레지스터(430)는 제 2 테스트 데이터 채널(404)로부터 DUT 상의 제 2 복수의 테스트 장치로 테스트 데이터를 송신하기 위하여 배치되며, 제 3 시프트 레지스터(450)는 DUT 상의 제 1 복수의 테스트 장치로부터 테스트 결과 데이터를 수신해서 그것을 제 3 테스트 데이터 채널(406)로 전송하기 위하여 배치되고, 제 4 시프트 레지스터(470)는 DUT 상의 제 2 복수의 테스트 장치로부터 테스트 결과 데이터를 수신해서 그것을 제 4 테스트 데이터 채널(408)로 전송하기 위하여 배치된다.
버퍼 레지스터(420,440)는 간명함만의 이유로 생략되었으나, 그것은 본 발명의 범위로부터 벗어남이 없이 존재할 수 있다. 게다가, 버퍼 레지스터는 시프트 레지스터(450) 뿐만 아니라 시프트 레지스터(470)에도 선택적으로 결합될 수 있다.
명백하게, 제 1 시프트 레지스터(410)의 시프트 레지스터 셀 및 제 3 시프트 레지스터(450)의 시프트 레지스터 셀은 DUT 상에 있는 제 1 복수의 테스트 장치로의 I/O 연결을 공유한다. 유사하게, 제 2 시프트 레지스터(430)의 시프트 레지스터 셀 및 제 4 시프트 레지스터(470)의 시프트 레지스터 셀은 DUT 상에 있는 제 2 복수의 테스트 장치로의 I/O 연결을 공유한다. 이 내부 연결 상에서 조정되는 충돌하는 값을 예방하기 위하여, 제 1 시프트 레지스터(410)의 시프트 레지스터 셀은 인에이블 신호 en의 제어 하에서 3-상태 버퍼를 통해 테스트 장비(400) I/O 연결에 결합된다. 즉, 제 1 시프트 레지스터(410)의 출력은 제 1 복수의 3-상태 버퍼(480)를 통하여 제 3 시프트 레지스터(450)의 입력에 결합된다. 유사하게, 제 2 시프트 레지스터(420)의 출력은 제 2 복수의 3-상태 버퍼(490)를 통해서 제 3 시프트 레지스터(470)의 입력에 결합된다.
상기된 실시예는 본 발명을 제한하기 보다는 오히려 예를 들고, 당업자는 첨부된 청구항의 범위로부터 벗어남이 없이 다수의 다른 실시예를 설계할 수 있을 것이다. 청구항에서, 삽입구 사이에 배치된 참조 표시는 청구항을 제한하는 것으로서 구성되지 않을 것이다. 단어 "포함하는"은 청구항에서 열거된 요소나 단계가 아닌 다른 요소나 단계를 배제하지 않는다. 단수로 표현된 요소는 이러한 요소의 복수의 존재를 배제하지 않는다. 여러가지 수단을 열거하는 장치 청구항에서, 여러가지 이러한 수단은 동종의 하드웨어 아이템에 의해 실시될 수 있다. 특정한 측정이 상호 다른 종속 항에서 언급된다는 사실이 이들 측정의 조합이 이롭게 사용될 수 없다는 것을 나타내지 않는다.

Claims (15)

  1. 제 1 복수의 테스트 장치 및 제 2 복수의 테스트 장치를 구비하는 테스트 가능한 전자 장치를 테스팅 하기 위한 방법에 있어서,
    상기 방법은 제 1 시프트 레지스터(110,150,210,250,410,450)와 제 1 테스트 데이터 채널(202,206,402,406) 사이에서 제 1 테스트 데이터(102,106)를 직렬적으로 통신하는 단계와, 적어도 부분적으로 이와 동시에, 제 2 시프트 레지스터(130,170,230,270,430,470)와 제 2 테스트 데이터 채널(204,208,404,408) 사이에서 제 2 테스트 데이터(104,108)를 직렬적으로 통신하는 단계와,
    상기 제 1 복수의 테스트 장치와 상기 제 1 시프트 레지스터(110,150,210,250,410,450) 사이에서 상기 제 1 테스트 데이터(102,106)를 병렬로 통신하고, 적어도 부분적으로 이와 동시에, 상기 제 2 복수의 테스트 장치와 상기 제 2 시프트 레지스터(130,170,230,270,430,470) 사이에서 제 2 테스트 데이터(104,108)를 병렬로 통신하는 단계를 포함하는
    테스트 가능한 전자 장치를 테스팅 하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 제 1 시프트 레지스터(110,410)로부터 상기 제 1 테스트 데이터(102,106)를 제 1 버퍼 레지스터(120,420) 내로 복사하는 단계와,
    상기 제 2 시프트 레지스터(130,430)로부터 상기 제 2 테스트 데이터(104,108)를 상기 제 2 버퍼 레지스터(140,440)로 복사하는 단계를 더 포함하는
    테스트 가능한 전자 장치를 테스팅 하기 위한 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 테스트 데이터를 직렬적으로 통신하는 단계가 상기 제 1 테스트 데이터 채널(202,402)로부터 상기 제 1 시프트 레지스터(110,210,410)로 향하고,
    상기 제 2 테스트 데이터(104)를 직렬적으로 통신하는 단계가 상기 제 2 테스트 데이터 채널(204,404)로부터 상기 제 2 시프트 레지스터(130,230,410)로 향하고,
    상기 제 1 테스트 데이터(102)를 병렬로 통신하는 단계가 상기 제 1 시프트 레지스터(110,210,410)로부터 상기 제 1 복수의 테스트 장치로 향하고,
    상기 제 2 테스트 데이터(104)를 병렬로 통신하는 단계가 상기 제 2 시프트 레지스터(130,230,430)로부터 상기 제 2 복수의 테스트 장치로 향하는
    테스트 가능한 전자 장치를 테스팅 하기 위한 방법.
  4. 제 3 항에 있어서,
    제 3 시프트 레지스터(150,250,450)에서 상기 제 1 복수의 테스트 장치로부터 제 1 테스트 결과 데이터(106)를 병렬로 수신하는 단계와,
    적어도 부분적으로 이와 동시에, 제 4 시프트 레지스터(170,270,470)에서 상기 제 2 복수의 테스트 장치로부터 제 2 테스트 결과 데이터(108)를 병렬로 수신하는 단계와,
    상기 제 3 시프트 레지스터(150,250,450)로부터 제 3 테스트 데이터 채널(206,406)로 상기 제 1 테스트 결과 데이터(106)를 직렬적으로 전송하는 단계와,
    적어도 부분적으로 이와 동시에, 상기 제 4 시프트 레지스터(170,270,470)로부터 제 4 테스트 데이터 채널(208,408)로 상기 제 2 테스트 결과 데이터(108)를 직렬적으로 전송하는 단계를 더 포함하는
    테스트 가능한 전자 장치를 테스팅 하기 위한 방법.
  5. 테스트 가능한 전자 장치(200)에 있어서,
    제 1 복수의 테스트 장치(220) 및 제 2 복수의 테스트 장치(240)와,
    제 1 접촉(202,206) 및 제 2 접촉(204,208)과,
    제 1 테스트 데이터와 제 1 접촉(202,206)을 직렬적으로 통신하기 위하여, 그리고 상기 제 1 테스트 데이터와 상기 제 1 복수의 테스트 장치를 병렬로 통신하기 위하여 상기 제 1 접촉(202,206)과 상기 제 1 몫의 테스트 장치(202) 사이에 결합된 제 1 시프트 레지스터(210,250)와,
    상기 제 2 테스트 데이터의 직렬 통신과 적어도 부분적으로 동시에, 제 2 테스트 데이터와 상기 제 2 접촉(204,108)을 직렬적으로 통신하기 위하여, 그리고 상기 제 1 테스트 데이터의 병렬 통신과 적어도 부분적으로 동시에 상기 제 2 테스트 데이터와 상기 제 2 복수의 테스트 장치(240)를 병렬로 통신하기 위하여, 상기 제 2 접촉(204,208)과 상기 제 2 복수의 테스트 장치(204) 사이에 결합된 제 2 시프트 레지스터(230,270)를 포함하는
    테스트 가능한 전자 장치.
  6. 제 5 항에 있어서,
    상기 제 1 시프트 레지스터(210,250)가 상기 제 2 시프트 레지스터(230,270)에 결합되는
    테스트 가능한 전자 장치.
  7. 제 6 항에 있어서,
    상기 제 1 시프트 레지스터(210,250) 및 상기 제 2 시프트 레지스터(230,270)가 경계 스캔 레지스터(290)의 부분이 되는
    테스트 가능한 전자 장치.
  8. 제 5 항에 있어서,
    상기 제 1 시프터 레지스터(210)가 상기 제 1 접촉(202)으로부터 상기 제 1 복수의 테스트 장치(220)로 상기 제 1 테스트 데이터를 통신하기 위하여 배치되고, 상기 제 2 시프트 레지스터(230)는 상기 제 2 접촉(204)으로부터 상기 제 2 복수의 테스트 장치(240)로 상기 제 2 테스트 데이터를 통신하기 위하여 배치되며, 여기서 상기 전자 장치(200)는
    제 3 접촉(206) 및 제 4 접촉(208)과,
    상기 제 3 접촉(206)으로 제 1 테스트 결과 데이터를 직렬적으로 전송하기 위하여 상기 제 3 접촉(206)과 상기 제 1 복수의 테스트 장치(220) 사이에 결합된 제 3 시프트 레지스터(250)와,
    상기 제 1 테스트 결과 데이터의 상기 직렬 전송과 적어도 부분적으로 동시에 상기 제 4 접촉(208)으로 제 2 테스트 결과 데이터를 직렬적으로 전송하기 위하여, 그리고 상기 제 1 테스트 결과 데이터의 상기 병렬 수신과 적어도 부분적으로 동시에 상기 제 2 복수의 테스트 장치(240)로부터 상기 제 2 테스트 결과 데이터를 병렬로 수신하기 위하여 상기 제 4 접촉(208)과 상기 제 2 복수의 테스트 장치(240) 사이에 결합된 제 4 시프트 레지스터(270)을 더 포함하는
    테스트 가능한 전자 장치.
  9. 제 8 항에 있어서,
    상기 제 3 시프트 레지스터(250)이 상기 제 3 시프트 레지스터(270)으로 결합되는
    테스트 가능한 전자 장치(200).
  10. 제 9 항에 있어서,
    상기 제 3 시프트 레지스터(250) 및 상기 제 4 시프트 레지스터(270)가 경계 스캔 레지스터(290)의 부분이 되는
    테스트 가능한 전자 장치(200).
  11. 제 1 복수의 테스트 장치 및 제 2 복수의 테스트 장치를 구비하는 테스트 가능한 전자 창치를 테스팅 하기 위한 테스트 장치(400)에 있어서,
    상기 테스트 장치가
    제 1 테스트 데이터 채널(402) 및 제 2 테스트 데이터 채널(404)과,
    상기 테스트 데이터를 제 1 테스트 채널(402)과 직렬적인 통신하기 위하여, 그리고 상기 제 1 테스트 데이터와 제 1 복수의 테스트 장치를 병렬로 통신하기 위하여 상기 제 1 테스트 데이터 채널(402)로 결합된 제 1 시프트 레지스터(410)와,
    상기 제 1 테스트 데이터의 상기 직렬 통신과 적어도 부분적으로 동시에 제 2 테스트 데이터와 상기 제 2 테스트 데이터 채널(404)과 직렬적으로 통신하기 위하여, 그리고 상기 제 1 테스트 데이터의 상기 병렬 통신과 적어도 부분적으로 동시에 상기 제 2 테스트 데이터와 상기 제 2 복수의 테스트 장치를 병렬로 통신하기 위하여 상기 제 2 테스트 데이터 채널(404)에 결합된 제 2 시프트 레지스터(430)를 포함하는
    테스트 장치(400).
  12. 제 11 항에 있어서,
    상기 제 1 시프트 레지스터(410)가 제 1 버퍼 레지스터(420)로 결합되고 상기 제 2 시프트 레지스터(430)가 제 2 버퍼 레지스터(440)로 결합되는
    테스트 장치(400).
  13. 제 12 항에 있어서,
    상기 제 1 시프트 레지스터(410) 및 상기 제 2 시프트 레지스터(430)는 제 1 클럭(CLK1)에 응답하고, 상기 제 1 버퍼 레지스터(420) 및 상기 제 2 버퍼 레지스터(440)는 제 2 클럭(CLK2)에 응답하는
    테스트 장치(400).
  14. 제 12 항에 있어서,
    상기 제 1 시프트 레지스터(410)가 상기 제 1 테스트 채널(402)로부터 상기 제 1 복수의 테스트 장치로 상기 제 1 테스트 데이터를 통신하기 위하여 배치되고, 상기 제 2 시프트 레지스터(430)는 상기 제 2 테스트 채널(404)로부터 상기 제 2 복수 테스트 장치로 상기 제 2 테스트 데이터를 통신하기 위하여 배치되되,
    상기 테스트 장치(400)는
    제 3 테스트 채널(406) 및 제 4 테스트 채널(408)과,
    상기 제 3 테스트 데이터 채널(406)로 제 1 테스트 결과 데이터를 직렬적으로 전송하기 위하여, 그리고 상기 제 1 복수의 테스트 장치로부터 상기 제 1 테스트 결과 데이터를 수신하기 위하여 상기 제 3 테스트 데이터 채널(406)에 결합된 제 3 시프트 레지스터(450)와,
    상기 제 1 테스트 결과 데이터의 상기 직렬 전송과 적어도 부분적으로 동시에 상기 제 4 테스트 채널(408)로 제 2 테스트 결과 데이터를 직렬적으로 전송하기 위하여, 그리고 상기 제 1 테스트 결과 데이터의 상기 병렬 수신과 함께 적어도 부분적으로 동시에 상기 제 2 복수의 테스트 장치로부터 상기 제 2 테스트 결과 데이터를 병렬로 수신하기 위하여 상기 제 4 데이터 채널(408)에 결합된 제 4 시프트 레지스터(470)를 더 포함하는
    테스트 장치(400).
  15. 제 14 항에 있어서,
    상기 테스트 장치가
    제 1 복수의 3-상태 버퍼(480) -상기 제 1 복수의 3-상태 버퍼(480)로부터 각 3-상태 버퍼가 상기 제 3 시프트 레지스터(450)의 입력으로 상기 제 1 시프트 레지스터(410)의 출력을 커플링함- 와,
    제 2 복수의 3-상태 버퍼(490) -상기 제 2 복수의 3-상태 버퍼(480)로부터 각 3-상태 버퍼가 상기 제 4 시프트 레지스터(470)의 입력으로 상기 제 2 시프트 레지스터(430)의 출력을 커플링함- 를 더 포함하는
    테스트 장치(400).
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