KR20030011599A

KR20030011599A - 다이내믹 ｔｄｍａ 프레임 내의 채널 할당 스케줄링 장치및 방법

Info

Publication number: KR20030011599A
Application number: KR1020020043153A
Authority: KR
Inventors: 나카무라미츠유키
Original assignee: 닛본 덴기 가부시끼가이샤
Priority date: 2001-07-23
Filing date: 2002-07-23
Publication date: 2003-02-11
Also published as: KR100562259B1; EP1289204A2; DE60206231D1; CN1423492A; DE60206231T2; CN100353773C; JP2003037572A; US20030026286A1; US7187665B2; EP1289204B1; EP1289204A3

Abstract

복수의 단말과의 통신을 위한 다이내믹 TDMA 프레임에서 채널 할당을 스케줄링하고, 그 후 스케줄링 결과를 프레임 테이블에 반영할 때, 프레임 테이블로서 시프트 레지스터가 사용된다. 시프트 레지스터는 탠덤하게 결합된 복수의 레지스터 유닛을 포함한다. 각각의 레지스터 유닛은 복수의 단말 중의 하나에 대한 채널에 할당될 수 있다. 시프트 제어기는 시프트 레지스터에 결합되어, 새로운 채널 규정 데이터를 주어진 시프트 레지스터 내에 기록하고 복수의 채널을 집합적으로 시프트하여 주어진 시프트 레지스터에서 새로운 채널 규정 데이터용 스페이스를 만들도록 시프트 레지스터를 제어한다.

Description

다이내믹 ＴＤＭＡ 프레임 내의 채널 할당 스케줄링 장치 및 방법{APPARATUS AND METHOD OF SCHEDULING CHANNEL ALLOCATION IN DYNAMIC TDMA FRAME}

본 발명은 일반적으로 TDMA(Time Division Multiple Access) 프레임을 사용하는 데이터 통신 시스템에 관한 것으로, 특히 다이내믹 TDMA 프레임 내의 채널 할당을 스케줄링하는 기술에 관한 것이다.

당 분야에서 잘 알려진 바와 같이, TDMA는 각 유저가 시간의 세분화에 따라 전체 스펙트럼 할당을 액세스할 수 있게 한다. TDMA는 가용한 스펙트럼 리소스가 하나의 변조 캐리어에 의해 점유되고, 각각의 전체 "n" 채널 이득이 정해진 시컨스로 1/n 시간마다 캐리어에 액세스하는 기술이다. 그러나, 이러한 고정 채널 TDMA 기술은 요구되는 데이터 속도가 매 순간마다 변하고 유저가 광대역 통신에서 고속의 데이터 속도를 요구하는 상황에 부응할 수 없다는 것이 검증되었다. 고정 채널 TDMA 기술이 갖는 문제점을 해결하기 위해서, TDMA 프레임내에 채널을 다이내믹하게 할당하는 다이내믹 TDMA가 제안되어 있다. 다이내믹 TDMA에 따르면, 고정 채널 TDMA에서의 고유한 문제점을 방지할 수 있다. 예를 들어, 다이내믹 TDMA 기술은 5GHz 주파수 대역 내의 ETSI(European Telecommunications Standards Institute) 프로젝트 BRAN(Broadband Radio Access Networks)에 의해 규정된 유럽 표준인 HIPERLAN/2(HIgh PERformance LAN type 2)에서 채택되고 있다.

본 발명을 설명하기 전에, 도 1 내지 도 5를 참조하여 본 발명의 배경 기술에 대하여 간략하게 설명한다.

도 1은 실내 또는 실외 환경에 설치된 짧은 범위(short-range)의 고속 무선 액세스 시스템의 일례를 개략적으로 나타낸 스케치이다. 액세스 포인트 AP는 무선 네트워크와 대형의 이더넷 네트워크, 인터넷 등 간의 기지국 및 브릿지로서 기능한다. 액세스 포인트 AT의 서비스 영역(10) 내에 위치하는 복수의 이동 단말(MT1∼MTx로 표기함)은 액세스 포인트 AP 및 이 액세스 포인트 AP를 경유하여 다른 것과 양방향 무선 링크(업링크 및 다운링크)를 설정할 수 있다.

도 2는 TDMA 프레임 내의 제한된 용량을 유효하게 사용할 수 있도록 복수의 채널이 다이내믹하게 할당되는 하나의 TDMA 프레임을 개략적으로 나타낸다. 대다수의 채널이 HIPERLAN/2 내에 구획되지만, 설명의 간략화를 위해서 여기서는 3개의 채널에 대해서만 언급한다. 즉, 도 2에 나타낸 바와 같이, TDMA 프레임은 일반적으로 방송 채널 BCH, 다운링크 채널, 및 업링크 채널을 포함한다. 다운링크와 업링크 채널 간에는 통상 가드 스페이스(guard space)가 설치된다. 각 TDMA 프레임의 생성시, 더 이상의 채널 생성이 불필요하게 된 경우에 프레임 내의 잔여 타임 스페이스는 블랭크로 된다. 각 채널은 도 2에 나타낸 바와 같이 번호가 부여되는 복수의 타임 슬롯으로 구성되고, 따라서 각 채널은 채널의 시작 및 종료 위치에서 타임 슬롯을 지정하여 규정될 수 있다.

프레임 헤더라 불릴 수 있는 방송 채널 BCH는 액세스 포인트 AP와 이동 단말들 MT 간의 통신을 가능하게 하기 위해서 TDMA 프레임 구조를 이동 단말들 MT에 통지하는 데 사용된다. 보다 구체적으로, 방송 채널 BCH는 각각의 이동 단말 MT에서 프레임 동기화를 설정하도록 프레임의 선두 위치를 표시한다. 또한, BCH는 데이터의 길이를 각 이동 단말 MT에 통지하고(다운링크 및/또는 업링크), 또한 데이터의 시작 및 종료에서 타임 슬롯 번호를 이용하여 데이터가 프레임 내에 위치하는 장소를 각 MT에 보고하는 데 사용된다. 이 때문에, 방송 채널 BCH는 각 패킷에 대하여 다음과 같은 정보, 즉 MT 번호(즉, MT 식별자(ID)), 사용될 채널의 종류(즉, 유저 채널 또는 제어 채널), 프레임 내의 패킷의 시작 위치(즉, 시작 타임 슬롯 번호), 및 패킷 데이터 길이를 포함한다. 따라서, 방송 채널 BCH는 액세스 포인트AT가 다이내믹 할당 채널을 사용하는 이동 단말 MT와 통신할 수 있게 하는 프레임 구조를 규정하는 기능을 한다.

다이내믹 TDMA에서, 다운링크 채널 및/또는 업링크 채널 내의 동일한 이동 단말 MT로 향하는 2개 이상의 채널이 존재하는 경우, 이들 채널은 각 채널마다 요구되는 오버헤드를 감소시키도록 다운링크 채널 및/또는 업링크 채널에 각각 이웃하게 된다. 하나의 간단한 예로서, 액세스 포인트 AP가 임의의 이동 단말로 향하는 네트워크로부터 다량의 데이터를 수신하는 경우, 액세스 포인트 AP는 데이터를 고속으로 이동 단말로 송신하기 위해서 동일한 이동 단말 MT에 프레임의 모든 채널을 할당한다. 프레임 내의 다이내믹 채널(즉, 타임 슬롯) 할당은 도 3 및 도 4를 참조하여 보다 상세히 설명하는 스케줄러로 수행되는 "스케줄링"이라 칭한다.

도 3을 참조하면, 액세스 포인트 AT의 하드웨어 구성을 블럭도 형태로 개략적으로 나타내고 있다. 도시된 바와 같이, 액세스 포인트 AT는 일반적으로 송수신기(Rx/Tx)(18), 프레이머(framer; 20), 패킷 버퍼 유닛(22), 제어 데이터 프로세서(24), 스케줄러(26), 액세스 포인트 AP와 네트워크 간에 설치된 인터페이스(28), 도시된 바와 같이 모두 기능적으로 결합되는 프레임 테이블(30)을 포함한다. 본 발명은 특히 스케줄러(26) 및 프레임 테이블(30)에 관한 것으로, 나머지 블럭들은 간단히 설명한다.

여기서는 설명을 간단하게 하기 위해서, 서비스 영역(10) 내에 위치한 액세스 포인트 AP와 수개의 이동 단말 MT 간에 무선 통신이 미리 설정되어 있는 것으로 한다(도 1). 액세스 포인트 AP가 네트워크로부터 인터페이스(28)를 경유하여 유저데이터(페킷)를 수신했을 때, 유제 데이터는 패킷 버퍼 유닛(22)에 설치된 제어기(23)의 제어 하에서 도달 순서로 패킷 버퍼 유닛(22)의 버퍼 B1 내에 연속적으로 저장된다. 제어기(23)는 패킷 버퍼 유닛(22)에 설치된 버퍼들에 대하여 데이터 판독/기록 동작을 제어하는 데 사용된다.

본 명세서에서, 액세스 포인트 AP로부터 이동 단말 MT로 전송될 데이터를 다운링크 데이터라 칭하고, 이동 단말 MT로부터 AP에서 수신된 데이터를 업링크 데이터라 칭한다.

버퍼 B1 내에 저장된 각 유저 데이터(패킷)에 대하여 스케줄링하는 데 필요한 정보가 라인 L2를 경유하여 스케줄러(26)에 인가된다. 스케줄러(26)에 인가된 정보는 버퍼 B1 내에 저장된 패킷의 제1 어드레스를 나타내는 어드레스 포인트, 패킷이 전송될 이동 단말 ID, 패킷에 대하여 생성될 채널의 종류(제어 데이터 채널 또는 유저 데이터 채널), 및 프레임 내의 패킷에 할당될 타임 슬롯의 수(즉, 데이터 길이)를 포함한다.

한편, 이동 단말 MT로부터 액세스 포인트 AP로 전송되는 제어 데이터는 라인 L4 및 L6을 경유하여 패킷 버퍼 유닛(22)의 버퍼 B2에 연속적으로 인가된다. 이 예에서, 프레이머(20)는 어떠한 데이터 처리도 수행하지 않고서 제어 데이터를 통과시킨다. 버퍼 B2 내에 저장된 제어 데이터는 라인 L8을 경유하여 제어 데이터 프로세서(24)에 연속적으로 인가되어, 거기에서 분석된다. 즉, 제어 데이터 프로세서(24)는 이동 단말 MT가 요구하는 데이터 속도(즉, 프레임에서 사용된 타임 슬롯의 수), 이동 단말이 또한 액세스 포인트 AP로 전송하고자 하는 제어 데이터의수 등을 판단한다. 이동 단말 MT로 전송될 제어 데이터는 라인 L10을 경유하여 패킷 버퍼 유닛(22)의 버퍼 B3에 인가되어, 저장된다.

또한, 제어 데이터 프로세서(24)는 제어 데이터 및/또는 유저 데이터 채널마다 스케줄링하는 데 필요한 정보를 라인 L10을 경유하여 스케줄러(26)에 공급한다. 즉, 제어 데이터의 경우, 제어 데이터 프로세서(24)는 버퍼 B3 내에 저장된 제어 데이터의 제1 어드레스를 표시하는 어드레스 포인터, 제어 데이터가 전송되는 이동 단말 ID, 생성될 채널의 종류(이 경우 제어 데이터 채널), 및 상기 지정된 이동 단말을 위한 프레임 내의 제어 채널에 할당될 타임 슬롯의 수(데이터 길이)를 스케줄러(26)에 공급한다. 한편, 이동 단말로 전송될 유저 데이터의 경우, 제어 데이터 프로세서(24)는 유저 데이터가 전송될 이동 단말 ID, 전송된 유저 데이터가 저장되는 버퍼(4)의 어드레스 포인터, 생성될 채널의 종류(이 경우에는 유저 데이터 채널), 및 상기 지정된 이동 단말을 위한 프레임 내의 유저 데이터 채널에 할당될 타임 슬롯의 수(데이터 길이)를 스케줄러(26)에 공급한다.

또한, 스케줄러(26)는 방송 데이터가 패킷 버퍼 유닛(22)의 버퍼 B5 내에 저장되는 방송 채널 BCH 상의 데이터를 전송하는 데 필요한 정보를 수신한다. 방송 채널 BCH를 이용하여 전송될 데이터는 상술한 바와 같다.

스케줄러(26)는 프레임 스케줄링 정보마다의 상기한 정보가 공급되고, 미리 정해진 시간 간격으로 이동 단말 MT에 반복해서 전송되는 TDMA 프레임의 각 구조를 판단한다. 간략하게, 스케줄러(26)는 프레임에 관한 각 이동 단말에 대하여, 채널의 종류(제어 데이터 또는 유저 데이터 채널), 채널의 수, 프레임 내의 채널 위치등을 판단한다. 스케줄러(26)에 의해 판단된 프레임 구조는 복수의 메모리 블럭 MB1∼MBy로 기능적으로 분할된 랜덤 액세스 메모리(RAM)의 형태를 취하는 프레임 테이블(30)에 반영된다. 메모리 블럭 MB1은 방송 채널 전용이고, 나머지 블럭 MB2∼MBy는 제어 데이터 및/또는 유저 데이터용 채널에 할당된다.

송신 및 수신될 데이터의 우선도를 고려하여 스케줄링을 수행한다. 데이터는 통상 2개 이상의 우선도가 다른 그룹으로 분류되지만, 간략화를 위해서 제어 데이터가 프레임 내의 유저 데이터에 대하여 높은 우선도를 갖는 것으로 한다. 따라서, 스케줄러(26)는 프레임 내의 유저 데이터에 우선하여 제어 데이터를 할당하고, 프레임 테이블(30)이 유저 데이터를 수용할 여유가 있으면, 스케줄러(26)는 가용한 메모리 블럭 내에 유저 채널 규정 데이터를 기록한다. 모든 메모리 블럭 MB2∼MBy가 방송 채널 BCH 전용의 메모리 블럭 MB1을 제외하고서 제어 채널 규정 데이터에 할당되는 일은 때때로 있는 일이다.

스케줄러(26)는 선행 메모리 블럭 MB1을 초기에 선택하고, 다음과 같은 채널 규정 데이터, 즉 MB1에 할당된 채널이 BCH인 것을 표시하는 채널 정보, BCH에 할당된 타임 슬롯의 수(통상은 고정됨), 패킷 버퍼 유닛(22)의 버퍼(5) 내에 저장된 BCH 데이터의 위치를 지정하는 어드레스 포인터 등을 기록한다. 그 후, 스케줄러(26)는 후속하는 메모리 블럭 MB2, MB3, …를 연속적으로 선택하고, 프레이머(20)에서 다운링크 제어 채널을 생성할 때에 사용하기 위한 제어 채널 규정 데이터를 기록한다. 또한, 스케줄러(26)는 제어 채널용 최종 메모리 블럭에 앞서는 메모리 블럭을 선택하고, 가드 스페이스로서 사용될 블럭을 할당한다. 그 후, 스케줄러는 업링크 제어 채널에 할당될 메모리 블럭에 대하여 상기한 바와 마찬가지의 동작을 수행한다. 모든 제어 채널 규정 데이터가 메모리 블럭 내에 기록된 후에 하나 이상의 메모리 블럭이 남은 경우, 스케줄러(26)는 남겨진 메모리 블럭 내에 유저 채널 규정 데이터를 기록한다. 이에 반해, 스케줄러(26)가 모든 메모리 블럭 MB1∼MBy 내에 현재 취급되는 모든 제어 채널 규정 데이터를 저장하는 것이 불가능할 경우, 스케줄러(26)는 메모리 블럭이 사용 가능할 때까지(즉, 프레이머(20)가 TDMA 프레임 생성을 종료할 때까지) 대기하고, 그 후 BCH 채널 규정 데이터를 MB1 내에 기록한 후에 나머지 제어 채널 규정 데이터를 MB2부터 메모리 블럭 내에 기록하기 시작한다.

도 4를 참조하여, 스케줄러(26) 및 프레이머(20)의 동작과 관련하여 프레임 테이블(30)에 대하여 보다 상세히 설명한다. 상술한 바와 같이, 프레임 테이블(30)의 내용이 스케줄링의 결과를 반영한다. 프레임 테이블(30)의 아웃라인에 대해서 이전에 설명했으므로, 설명의 간략화를 위해서 그에 대한 설명은 생략한다. 메모리 블럭 MB1∼MBy는 스케줄러(26) 및 프레이머(20)에 의해서도 액세스될 수 있다. BCH에 할당된 메모리 블럭 MB1 내에 저장된 채널 규정 데이터에 대하여는 설명했다. 각각의 메모리 블럭 MB2∼MBn은 프레이머가 상기 규정된 이동 단말에 관한 데이터를 검색할 수 있도록 이동 단말 ID를 표시하는 채널 정보, 제어 데이터와 유저 데이터 간의 구별, 이동 단말에 할당된 타임 슬롯의 수, 및 버퍼 B2 또는 B3의 제1 어드레스를 표시하는 어드레스 포인터를 저장한다.

우선 제일 먼저 프레이머(20)가 메모리 블럭 MB1을 액세스하고, 라인 L14를경유하여 패킷 버퍼 유닛(22)에 인가되는 어드레스 포인터를 검색하며, MB1 내에 저장된 타임 슬롯의 수를 사용하는 패킷 버퍼 유닛(22)의 버퍼(5) 내에 저장된 BCH 데이터를 판독한다. 버퍼(5) 중에서 판독된 판독은 라인 L16을 경유하여 프레이머(20)에 인가된다(도 3). 타임 슬롯의 수를 사용하는 버퍼(5)로부터의 데이터 검색의 상세는 본 발명에 관한 것이 아니므로 그에 대한 설명은 생략한다. 프레이머(20)는 이렇게 버퍼(5) 중에서 판독된 데이터를 라인 L18을 경유하여 송수신기(18)에 인가한다. 메모리 블럭 MB2∼MBk만을 사용하고 나머지 MB들은 블랭크로 한다. 상기와 마찬가지로, 프레이머(20)는 MB2∼MBk를 연속적으로 액세스하고, 저장된 어드레스 포인터를 각각 검색하며, 프레이머(20)가 검색된 데이터를 송수신기(18)에 인가한 후에 패킷 버퍼 유닛(22) 내의 대응하는 버퍼 내에 저장된 데이터를 판독한다.

도 4에는, 프레이머(20)로부터 출력된 TDMA 프레임의 일례가 도시되어 있다. 표기 "USER)는 유저 데이터 채널을 표시하고, "CONT"는 제어 데이터 채널을 표시한다. 도 4에 나타낸 TDMA 프레임은 여기서 지금까지 주어진 설명으로부터 어려움없이 이해될 것이다.

액세스 포인트 AP가 도 4에 나타낸 바와 같이 TDMA 프레임을 이용하는 주어진 이동 단말로부터 전송된 데이터를 수신하고, 프레이머(20)는 대응하는 MB를 액세스하여 수신 데이터가 저장되는 메모리 위치의 정보를 검색한다. 그 후, 프레이머(20)는 미리 정해진 메모리 영역 내에 수신 데이터를 저장한다.

스케줄러(26)에서 실현되는 스케줄링으로 되돌아 가면, 스케줄러(26)가 프레임 테이블(30) 내에 임의의 새로운 채널 규정 데이터를 기록하고자 했을 때, 동일한 이동 단말 MT로 향하는 하나 이상의 채널 규정 데이터가 동일한 링크 채널에 할당된 메모리 블럭 내에 저장된 경우, 새로운 채널 규정 데이터는 동일한 MT에서 미리 사용된 메모리 블럭에 인접한 메모리 블럭 내에 저장된다. 이러한 경우, 새로운 채널 규정 데이터가 기록되는 메모리 블럭을 스케줄러(26)가 판단한 후에, 스케줄러(26)는 메모리 블럭 내에 새로운 채널 규정 데이터를 저장한다. 동일한 이동 단말용 채널 규정 데이터를 저장하는 데 미리 사용된 메모리 블럭에 이웃하는 메모리 블럭 내에 새로운 채널 규정 데이터를 기록하는 하나의 공지된 기술에 대하여 도 5의 (a)∼(c)를 참조하여 설명한다.

도 5의 (a) 및 (b)에 나타낸 바와 같이, 메모리 블럭 MB1∼MBm이 채널 규정 데이터를 저장하는 데 사용되고(도 5의 (a)), 이동 단말 MT2용의 새로운 채널 규정 데이터가 메모리 블럭 MB4 내에 기록되는(도 5의(b)) 것으로 한다. 이 경우, MB4∼MBm 내에 저장된 내용을 각각 MB5∼MBn로 하나씩 이동시켜 새로운 채널 규정 데이터용 스페이스를 만들 필요가 있다. 즉, 반드시 시프트하는 채널 규정 데이터는 최종 메모리 블럭 MBm이 먼저 판독되고 나서 다음의 하나의 MBn 내에 저장되고, 그 후 메모리 블럭 MB(m-1)의 데이터가 판독되고 MBm 내에 저장되며, MB4 내에 저장된 데이터가 MB5로 이동될 때까지 이러한 동작이 반복되는 것을 필요로 한다. 메모리 블럭 MB4∼MBn에서의 이러한 데이터 판독/기록 동작은 비교적 많은 시간을 소비한다. 따라서, 이러한 종래 기술은 하나의 TDMA 프레임에 할당된 시간 기간 내에 스케줄링을 완료할 수 없다는 문제점을 초래한다.

따라서, 본 발명의 목적은, 프레임 테이블 내에 새로운 채널 규정 데이터를 삽입할 수 있고, 동시에 복수의 프레임 테이블의 저장 유닛 내에 저장된 채널 규정 데이터를 집합적으로 이동시킬 수 있는 기술을 제공하는 것이다.

본 발명의 다른 목적은 새로운 채널 규정 데이터가 기록되는 프레임 테이블 내의 저장 유닛이 매우 짧은 시간에 판단할 수 있는 기술을 제공하는 것이다.

도 1은 액세스 포인트 AP의 서비스 영역 내에 위치한 복수의 이동 단말을 개략적으로 나타낸 스케치.

도 2는 하나의 TDMA 프레임 구조를 나타낸 도면.

도 3은 종래의 액세스 포인트 AP의 구성을 개략적으로 나타낸 도면.

도 4는 도 3에 나타낸 프레임 테이블을 상세히 나타낸 도면으로서, 도 1에 나타낸 바와 같은 이동 단말로 전송될 TDMA 프레임의 일례, 및 프레임 테이블에 기능적으로 결합된 블럭을 나타낸 도면.

도 5의 (a)∼(c)는 프레임 테이블의 메모리 블럭 내에 저장된 데이터를 하나씩 시프트하기 위한 종래의 기술을 설명하는 TDMA 프레임을 각각 나타낸 도면.

도 6은 본 발명의 제1 실시예에 따른 액세스 포인트 AP의 구성을 개략적으로 나타낸 도면.

도 7은 도 6에 나타낸 프레임 테이블을 상세히 나타낸 도면으로서, 도 6에 나타낸 바와 같은 이동 단말로 전송될 TDMA 프레임의 일례, 및 프레임 테이블에 기능적으로 결합된 블럭을 나타낸 도면.

도 8은 도 6에 나타낸 프레임 테이블 및 시프트 제어기를 상세히 나타낸 블럭도.

도 9의 (a)∼(c)는 본 발명의 제1 실시예를 더욱 설명하기 위한 TDMA 프레임을 각각 나타낸 도면.

도 10은 본 발명의 제2 실시예를 개략적으로 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

18 : 송수신기

20 : 프레이머

22 : 패킷 버퍼 유닛

24 : 제어 데이터 프로세서

28 : 인터페이스

38 : 프레임 테이블 유닛

40 : 프레임 테이블(시프트 레지스터)

42 : 시프트 제어기

44 : 스케줄러

본 발명의 하나의 형태는, 복수의 단말과의 통신을 위한 다이내믹 TDMA 프레임 내에 채널 할당을 스케줄링하고 스케줄링 결과를 프레임 테이블에 반영하기 위한 하드웨어 구성으로서, 프레임 테이블로서 사용되고, 탠덤하게 결합된 복수의 레지스터 유닛 - 각각의 상기 복수의 레지스터 유닛은 상기 복수의 단말 중의 하나에 대한 채널에 할당될 수 있음 -을 포함하는 시프트 레지스터; 및 상기 시프터 레지스터에 결합되고, 새로운 채널 규정 데이터를 주어진 시프트 레지스터 내에 기록하고 복수의 채널을 집합적으로 시프트하여 상기 주어진 시프트 레지스터에서 상기 새로운 채널 규정 데이터용 스페이스를 만들도록 상기 시프트 레지스터를 제어하는 시프트 제어기를 포함하는 것을 특징으로 한다.

도 6 내지 도 9를 참조하여 본 발명의 제1 실시예에 대하여 설명한다.

도 6은 본 발명의 제1 실시예에 따른, 도 1에 나타낸 바와 같은 액세스 포인트 AP의 구성을 개략적으로 나타낸 도면이다. 도 6에 나타낸 바와 같이, 프레임 테이블 유닛(38)은 프레임 테이블로서 사용되는 시프트 레지스터(40) 및 시프트 제어기(42)를 포함하고, 스케줄러(44)는 시프트 펄스를 발행하도록 배열된다. 이 외에, 도 6의 액세스 포인트 AP의 구성 및 동작은 도 3의 것과 실질적으로 일치하므로, 도 3을 참조하여 이전에 이루어진 설명은 본 설명을 간략화하기 위해서 생략한다. 시프트 레지스터(40)는 새로운 채널 규정 데이터를 삽입할 때의 데이터 시프트가 후술하는 시프트 제어기(42)에 의해 제어되는 복수의 레지스터 유닛 RU1∼RUy를 포함한다.

도 7은 도 4의 메모리 블럭 MB1∼MBy가 레지스터 유닛 RU1∼RUy로 대체된 것을 제외하고는 도 4와 실질적으로 일치하므로, 도 7의 또 다른 설명은 불필요하여 설명의 간략화를 위해 생략한다.

도 8은 프레임 테이블 유닛(38)을 상세히 나타낸 블럭도이다. 도시된 바와 같이, 시프트 레지스터(40)는 선택기 SEL, 레지스터 REG, 및 인에이블 단자를 갖는 버퍼를 각각 포함하는 복수의 레지스터 유닛 RU1∼RUy를 포함한다. 선택기 SEL는 인가된 하이 논리 레벨 H(예를 들면)에 응답하여, 스케줄러(44)로부터 신장된 라인 L80 상에 나타나는 데이터를 선택하고, 그 외(즉, 로우 논리 레벨 L의 경우)에는 이전의 레지스터 유닛 내의 레지스터 REG 내에 저장된 데이터를 선택하도록 동작한다. 각각의 레지스터 유닛 RU1∼RUy 내의 버퍼는 하이 논리 레벨 H에 응답하여 대응하는 레지스터 REG 내에 저장된 데이터를 통과시킬 수 있게 한다. 이렇게 전달된 데이터는 데이터 출력 라인 L82에 의해 스케줄러(44)에 인가된다. 시프트 제어기(42)는 디코더(46), 50(2)∼50(y)로 표기된 OR 게이트, 및 도시된 바와 같이 모두 결합되는 52(1)∼52(y)로 표기된 버퍼를 포함한다.

상기한 바와 같이, 주어진 이동 단말 MT에 할당된 새로운 채널 규정 데이터가 주어진 이동 단말과 동일한 이동 단말에 미리 배치된 레지스터 유닛 RU와 이웃하도록 삽입되었는지를 스케줄러(44)가 판단하기 전에는, 레지스터 유닛 RU1∼RUy 내에 저장된 모든 데이터를 시험할 필요가 있다. 이 때문에, 스케줄러(44)는 레지스터 유닛 RU1∼RUy 내의 데이터를 각각 확인하도록 레지스터 유닛 ID 코드(예를 들면 각 k 비트)를 연속적으로 인가한다. 보다 구체적으로, 스케줄러(44)는 디코더(46)가 출력 1에서만 하이 논리 레벨 H를 발행하는 것에 응답하여 레지스터 유닛 RU1을 지정하는 레지스터 유닛 ID 코드를 초기에 디코더(46)에 공급한다. 하이 레벨 H는 레지스터 유닛 RU1의 선택기 SEL에 인가된다. 현재 구현된 데이터 시험 동작 중에, 시프트 펄스가 시프트 제어기(42)에 인가되지 않고, 따라서 레지스터 유닛 RU1의 레지스터 REG는 선택기 SEL의 출력을 얻지 못한다. 이는 유닛 RU1의 레지스터 REG 내에 저장된 데이터가 변함없이 남아 있고 데이터 출력 라인 L82 상에 나타나고, 그 후 스케줄러(44)에 인가되는 것을 의미한다. 이어서, 유닛 RU2∼RUy의 레지스터 REG 내에 저장된 데이터가 연속적으로 판독되고 스케줄러(44)에 인가된다.

스케줄러(44)는 새로운 채널 규정 데이터에 관련된 이동 달말이 출력 라인 L82에 의해 시프트 레지스터(40)로부터 인가된 데이터를 사용하는 동일한 링크 접속에 대하여 프레임 테이블(즉, 시프트 레지스터)(40) 내에 할당되는지의 열부를 판단하도록 검사한다. 검사 결과가 긍정인 경우, 새로운 채널 규정 데이터가 동일한 이동 단말에 할당된 레지스터 유닛과 이웃하도록 시프트 레지스터(40) 내에 기록되고, 이러한 동작에 대해서는 도 8 및 도 9의 (a)∼(c)를 참조하여 설명한다.

도 9의 (a)는 프레임 테이블(40)의 레지스터 유닛 RU2∼RUy의 내용의 일례를 나타낸다. 레지스터 유닛 RU2∼RUy는 복수의 이동 단말의 제어 데이터에 각각 할당되는 것으로 하고, 프레임 테이블(40) 내에 삽입될 새로운 채널 규정 데이터는 이동 단말 MT2에 할당되는 것으로 한다. 또한, 새로운 채널 규정 데이터는 다운링크 데이터에 관한 것으로 한다. 이와 같이, 이동 단말 MT2의 새로운 채널 규정 데이터가 레지스터 유닛 RU4 내에 기록될 것이다. 상기 가정에서, 스케줄러(44)는 입력 라인 L80 상에 이동 단말 MT2의 새로운 채널 규정 데이터를 발행하고, ID 코드에 응답하여 출력 4에서 하이 논리 레벨 H를 발행하고 나머지 출력에서 로우 논리 레벨 L을 발행하는 디코더(46)에 레지스터 유닛 ID 코드를 인가한다. 하이 논리 레벨 H는 출력이 하이 논리 레벨 H를 취하는 OR 게이트(50(4))에 인가된다.

하이 논리 레벨 H는 OR 게이트(50(40)의 출력에서 나타나고, 다음과 같은 각각의 OR 게이트(50(4)∼(50(y))가 하이 논리 레벨 H를 발행할 수 있게 하고, 또한 OR 게이트(50(4)) 이전의 OR 게이트(50(2)∼50(3))의 각각의 출력은 변함없이 남아 있는다(즉, 로우 논리 레벨 L을 계속해서 생성한다). 따라서, 버퍼(52(4)∼52(y))는 대응하는 인에이블 단자에 인가된 하이 논리 레벨 H로 각각 인에이블되고, 버퍼(52(1)∼(52(3))는 인에이블 단자에 인가된 로우 논리 레벨 L로 인해 언에이블로 남는다.

이들 조건 하에서, 스케줄러(44)는 데이터 입력 라인 L80 상의 시프트 레지스터(프레임 테이블)(40)에 이동 단말 MT2의 새로운 채널 규정 데이터를 인가하고,또한 버퍼(52(1)∼52(y))에 단일 시프트 펄스를 인가한다. 따라서, RU4의 레지스터 REG는 시프트 펄스에 응답하여, 디코더(46)가 출력 4에서 하이 논리 레벨 H를 발행하는 RU4의 선택기 SEL에 의해 이동 단말 MT2의 새로운 채널 규정 데이터를 얻는다. 또한, 하이 논리 레벨 H를 취하는 선택기 신호 SL이 레지스터 유닛 RU5∼RUy의 선택기 SEL에 인가되어, RU5∼RUn의 각각의 선택기 SEL은 이전의 레지스터 유닛 RU 내에 저장된 데이터를 선택한다. 그 결과, 단일 시프트 펄스가 시프트 제어기(42)에 인가된 때, 이동 단말 MT2의 데이터는 RU4 내에 기록되고, 동시에 연속하는 RU5∼RUm 내에 저장된 데이터가 각각 RU6∼RUn으로 시프트된다. 데이터 삽입 및 집합적으로 데이터를 우측으로 하나씩 시프트하는 이들 동작이 도 9의 (b) 및 (c)에 개략적으로 나타나 있다.

새로운 채널 규정 데이터가 프레임 테이블(40)에 할당되는 동일한 MT에 데이터가 할당되지 않은 것으로 스케줄러(44)가 판단한 경우, 스케줄러(44)는 프레임 테이블(40) 내에 데이터를 저장하는 데 미리 사용된 최종 RU에 이어지는 레지스터 유닛 RU 내에 새로운 채널 규정 데이터를 삽입한다. 이에 반해, 스케줄러(44)가 프레임 테이블(40)에서, 새로운 채널 규정 데이터가 할당되는 동일한 MT에 각각 할당되는 2개 이상의 데이터를 찾은 경우, 스케줄러(44)는 동일한 이동 단말에 미리 할당된 최종 RU에 이어지도록 프레임 테이블 내에 새로운 데이터를 삽입한다. 이 예에서는, 동일한 이동 단말에 미리 할당된 최종 레지스터 유닛 RU를 지정하도록 스케줄러(44)를 동작시키는 것이 어렵지 않다.

도 10을 참조하여 본 발명의 제2 실시예에 대하여 설명한다. 도시된 바와같이, 제2 실시예는 제1 실시예와 실질적으로 일치하는 것을 제외하고는 비교기(90(1)∼90(y)) 및 우선도 인코더(92)를 구비한다. 제2 실시예에 따르면, 프레임 테이블로의 데이터 삽입을 실현하기 전에, 스케줄러(44)가 새로운 채널 규정 데이터에 관련된 이동 단말이 또한 할당되는 레지스터 유닛을 확인하기 위해서 모든 레지스터 유닛 RU1∼RUy 내에 저장된 데이터를 연속적으로 검사하는 것이 더 이상 필요없다.

비교기(90(1)∼90(y))는 레지스터 유닛 RU1∼RUy으로부터의 제1 입력 및 스케줄러(44)로부터의 제2 입력을 수신하도록 각각 설치된다. 각각의 제1 및 제2 입력은 "레지스터 번호, "이동 단말 ID", 및 "레지스터 유닛 내에 저장된 데이터가 다운링크 또는 업링크 데이터인지의 여부"를 나타내는 정보를 표현한다.

우선도 인코더(92)는 비교기(90(1)∼90(y)로부터의 비교 결과를 수신한다. 하나의 비교 결과가 제1 및 제2 입력 간의 일치를 나타내는 경우, 우선도 인코더(92)는 출력 라인(94)에서 레지스터 유닛 번호를 지정하는 코딩 데이터를 발행한다. 이 경우, 레지스터 유닛 번호에 +1을 추가한 후에 코딩 데이터를 발행하도록 우선도 인코더(92)의 동작을 변경할 수 있다.

한편, 비교 결과가, 동일한 이동 단말에 할당되는 2개 이상의 이웃(인접)하는 레지스터 유닛이 검출된 것을 나타낸 경우, 우선도 인코더(92)는 위치 번호가 가장 오래된 하나의 레지스터를 선택한다. 또한, 모든 비교 결과가 노히트(불일치)를 나타낸 경우, 우선도 인코더(92)는 출력(96)에서 행하는 데이터를 발행한다. 우선도 인코더(92)는 수신된 데이터의 내용에 따라 상기한 바와 같이 새로운 채널규정 데이터의 삽입 동작을 차례로 수행한다. 그러나, 본 발명은 상기에 한정되지 않고, 우선도 인코더(92)가 이웃하는 레지스터 유닛 간의 가장 작은 레지스터 번호를 나타내는 코드를 생성하도록 변형될 수 있다. 또한, 상기한 가장 오래된 레지스트 번호에 +1을 추가한 후에 코딩 데이터를 발행하도록 우선도 인코더(92)의 동작을 변경할 수도 있다.

상술한 설명에서, 본 발명은 고속의 데이터 속도 무선 액세스 시스템에 적용된다. 그러나, 본 발명은 유선의 데이터 통신에서의 스케줄링을 적용할 수 있다. 또한, 다이내믹 TDMA가 TDMA/TDD(Time Division Duplex)에 기초하지만, 본 발명은 다운링크 또는 업링크 데이터의 스케줄링에 적용될 수 있다. 따라서, 본 발명은 FDD(Frequency Division Duplex) 시스템에서의 다운링크 또는 업링크 데이터의 스케줄링에 적용될 수 있다.

상기 설명은 2개의 바람직한 실시예 및 변형예들을 나타내고 있지만, 다음의 특허청구범위에 의해 한정되는 본 발명의 범주로부터 이탈하지 않고서 당 분야에 숙련된 자에 의해 다양한 변형이 이루어진다. 따라서, 도시 및 설명된 실시예 및 변형예는 단지 예시일 뿐이고 한정하지 못한다.

상술한 바와 같이 본 발명에 따르면, 프레임 테이블 내에 새로운 채널 규정 데이터를 삽입할 수 있고, 동시에 복수의 프레임 테이블의 저장 유닛 내에 저장된 채널 규정 데이터를 집합적으로 이동시킬 수 있다.

Claims

복수의 단말과의 통신을 위한 다이내믹 TDMA 프레임 내에 채널 할당을 스케줄링하고 스케줄링 결과를 프레임 테이블에 반영하기 위한 하드웨어 구성으로서,

프레임 테이블로서 사용되고, 탠덤하게 결합되는 복수의 레지스터 유닛 - 각각의 상기 복수의 레지스터 유닛은 상기 복수의 단말 중의 하나에 대한 채널에 할당될 수 있음 -을 포함하는 시프트 레지스터; 및

상기 시프터 레지스터에 결합되고, 새로운 채널 규정 데이터를 주어진 시프트 레지스터 내에 기록하고 복수의 채널을 집합적으로 시프트하여 상기 주어진 시프트 레지스터에서 상기 새로운 채널 규정 데이터용 스페이스를 만들도록 상기 시프트 레지스터를 제어하는 시프트 제어기

를 포함하는 하드웨어 구성.
제1항에 있어서,

상기 통신은 상기 하드웨어 구성과 일체화된 액세스 포인트와 상기 복수의 단말 간에 무선으로 설정되는 하드웨어 구성.