KR20030000949A - Method for etching a self align contact of semiconductor device - Google Patents
Method for etching a self align contact of semiconductor device Download PDFInfo
- Publication number
- KR20030000949A KR20030000949A KR1020010037225A KR20010037225A KR20030000949A KR 20030000949 A KR20030000949 A KR 20030000949A KR 1020010037225 A KR1020010037225 A KR 1020010037225A KR 20010037225 A KR20010037225 A KR 20010037225A KR 20030000949 A KR20030000949 A KR 20030000949A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- sac
- etch
- contact hole
- spacer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
Abstract
Description
본 발명은 반도체 제조방법에 관한 것으로서, 특히 셀프 얼라인 콘택(Self Aligned Contact : 이하 SAC라 함) 식각시 발생할 수 있는 하부막의 식각 손상 및 침식(attack)을 줄이기 위한 반도체 소자의 SAC 식각 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing method, and more particularly, to an SAC etching method of a semiconductor device for reducing etching damage and attack of a lower layer which may occur during self-aligned contact (hereinafter, referred to as SAC) etching. will be.
반도체장치가 고집적화 됨에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 미세선폭의 구현 기술은 반도체장치 제작에 핵심 기술이 되고 있다. 소자의 고집적화도에 직접적으로 영향을 미치는 콘택홀의 마진또한 아주 작아지고 있다.As semiconductor devices have been highly integrated, reductions in device size and line width have become inevitable. Accordingly, the technology for implementing fine line widths has become a key technology in the fabrication of semiconductor devices. Contact hole margins, which directly affect the high integration of devices, are also becoming very small.
이에 따라 고집적 반도체소자에서 적용하는 콘택홀 제조공정은 배선(예컨대 워드라인, 비트라인) 사이의 공간이 절대적으로 부족하기 때문에 마스크 공정에서 발생하는 미스-얼라인(mis-align)을 극복하기 위하여 SAC 방식을 이용한다.As a result, the contact hole fabrication process applied in the highly integrated semiconductor device absolutely lacks the space between the wirings (eg, word lines and bit lines) so that the SAC can be used to overcome the mis-alignment caused by the mask process. Use the method.
종래 SAC 방식의 랜딩 플러그 콘택(Landing Plug Contact: 이후 LPC라 함)은 식각 장벽막(예컨대, SiN)과 층간절연막(Inter Poly Oxide)를 순차적으로 형성하고 LPC가 형성될 부분을 라인 측벽의 스페이서에 셀프 얼라인 형태로 식각하여 콘택홀을 형성하고, 이 콘택홀에 폴리 실리콘을 갭필하거나 SEG 공정으로 애피택셜막을 성장시켜 제조된다.In the conventional SAC type landing plug contact (hereinafter referred to as LPC), an etching barrier layer (for example, SiN) and an interlayer insulating layer (Inter Poly Oxide) are sequentially formed, and the portion where the LPC is to be formed is formed on the spacer of the line sidewall. It is manufactured by etching a self-aligned form to form a contact hole, gap-filling polysilicon in the contact hole, or growing an epitaxial film by an SEG process.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 SAC 식각 공정을 나타낸 공정 순서도로서, 이를 참조하면 종래 기술의 SAC 식각방법은 다음과 같다.1A to 1C are flowcharts illustrating a SAC etching process of a semiconductor device according to the prior art. Referring to this, the SAC etching method of the prior art is as follows.
도 1a에 도시된 바와 같이, 반도체 기판(10)에 도전체 패턴으로서 워드라인(또는 비트라인)(12)을 형성한다. 워드 라인(12)은 도프트 폴리실리콘층과 텅스텐층(W)이 적층된 구조를 갖는다. 그리고, 워드 라인(12)의 상부에는 하드 마스크(hard mask)(14)와 후속 콘택 공정에서의 베리어(barrier) 역할을 하는 캡핑막(capping layer)(16)을 형성한다. 여기서 워드라인(12), 하드 마스크(14), 캡핑막(16)은 스택형 구조를 갖게 한다. 그리고 스택 구조의 측면에는 콘택홀 형성을 위한 층간절연막의 식각시 라인의 측면노출을 방지하면서 콘택홀을 셀프-얼라인 형태로 형성하기 위한 스페이서(18)를 형성한다. 이때, 하드 마스크(14)와 캡핑막(16)과 스페이서(18)는 모두 절연물질을 사용하되, 예를 들면 캡핑막(16)은 TEOS(TetraEtlyOrthoSilicate), 하드 마스크(14)와 스페이서(18)는 층간 절연막과 식각 선택비를 갖는 절연물질로서 질화막을 사용한다.As shown in FIG. 1A, a word line (or bit line) 12 is formed on the semiconductor substrate 10 as a conductor pattern. The word line 12 has a structure in which a doped polysilicon layer and a tungsten layer W are stacked. In addition, a hard mask 14 and a capping layer 16 serving as a barrier in a subsequent contact process are formed on the word line 12. The word line 12, the hard mask 14, and the capping layer 16 have a stacked structure. A spacer 18 is formed on the side of the stack structure to form the contact hole in a self-aligned shape while preventing side exposure of the line during etching of the interlayer insulating layer for forming the contact hole. In this case, the hard mask 14, the capping layer 16, and the spacer 18 may all use an insulating material. For example, the capping layer 16 may include TEOS (TetraEtlyOrthoSilicate), the hard mask 14, and the spacer 18. Uses a nitride film as an insulating material having an interlayer insulating film and an etching selectivity.
이후 SAC구조의 콘택홀 식각 공정시 식각 장벽의 역할을 하는 식각 장벽막(20)을 콘택홀이 형성될 예정의 스페이서(18) 사이의 기판 표면에 형성한다. 그런 다음, 상기 구조물에 층간 절연막(22)을 형성하고 그 표면을 화학적기계적연마(Chemical Mechanical Polishing: 이하 CMP라 함)로 평탄화한 후에, LPC 마스크를 이용한 사진 공정을 진행하여 포토레지스트 패턴(24)을 형성한다.Subsequently, an etch barrier layer 20 serving as an etch barrier in the contact hole etching process of the SAC structure is formed on the substrate surface between the spacers 18 on which the contact holes are to be formed. Thereafter, after forming the interlayer insulating film 22 on the structure and planarizing the surface by chemical mechanical polishing (hereinafter referred to as CMP), a photoresist pattern using an LPC mask is performed to form a photoresist pattern 24. To form.
이어서 도 1b에 도시된 바와 같이, LPC용 포토레지스트 패턴(24)을 이용한 식각 공정을 진행하여 층간 절연막(22)을 식각함으로써 SAC 구조의 콘택홀(26)을형성한다. 이로 인해, 층간 절연막(22)에 형성된 콘택홀(26)은 스페이서(18)에 셀프-얼라인되어 식각되기 때문에 미스-얼라인 마진을 확보할 수 있다. 이때, 콘택홀(26)의 바닥에는 식각 장벽막(20)이 남아 있게 된다.Subsequently, as shown in FIG. 1B, an etching process using the photoresist pattern 24 for LPC is performed to etch the interlayer insulating layer 22 to form the contact hole 26 of the SAC structure. As a result, the contact hole 26 formed in the interlayer insulating layer 22 is self-aligned and etched in the spacer 18, thereby ensuring a misalignment margin. At this time, the etching barrier layer 20 remains at the bottom of the contact hole 26.
그리고나서 도 1c에 도시된 바와 같이, 상기 콘택홀(26)에 남아 있는 식각 장벽막(20)을 제거함으로써 종래 기술에 의한 SAC 식각 공정을 종료한다.Then, as shown in FIG. 1C, the SAC etching process according to the prior art is terminated by removing the etch barrier layer 20 remaining in the contact hole 26.
그러나, 종래 기술은 LPC 포토레지스트 패턴을 이용한 식각 공정시 워드라인(12) 상부의 캐핑막(16) 및 하드 마스크(14)와, 측벽 스페이서(18)는 식각으로부터 침식된다. 워드라인의 스택 높이가 높아질수록 등방성 식각과 같은 효과를 발생하게 되므로, 종래 기술의 콘택홀 식각 공정은 도 2와 같은 SAC 식각 프로파일(30)에 따라 캐핑막(16)이 제거되면서 하드 마스크(14)도 함께 손실되어 과도 식각(over etch)되는 형태를 갖는다.However, in the prior art, during the etching process using the LPC photoresist pattern, the capping layer 16 and the hard mask 14 and the sidewall spacer 18 on the word line 12 are eroded from etching. As the stack height of the word line is increased, an effect such as isotropic etching is generated. In the prior art contact hole etching process, the capping layer 16 is removed according to the SAC etching profile 30 as shown in FIG. ) Is also lost and overetched.
이에 따라, 종래 기술의 SAC 식각 방법은 캐핑막(16) 및 하드 마스크(14)가 식각 손실되면 워드라인(12)의 텅스텐층이 드러나게 되어 결국 SAC 식각 프로파일을 불량으로 만든다. 이러한 SAC의 식각 불량은 후속 ESL과 같은 공정 적용시 비성장을 유발시키는 등 반도체 소자의 수율 및 신뢰성을 저하시키는 원인이 된다.Accordingly, in the conventional SAC etching method, when the capping layer 16 and the hard mask 14 are etched away, the tungsten layer of the word line 12 is exposed, thereby making the SAC etching profile defective. Such a poor etching of the SAC causes a non-growth in the subsequent application of a process such as ESL, causing a decrease in the yield and reliability of the semiconductor device.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 SAC 식각 공정을 진행하고 층간 절연막 상부에 USG(Undoped Silicate Glass)막을 증착하고 이를 에치백하여 콘택홀 측면에 식각 방지용 스페이서를 추가 형성한 후에 식각 장벽막의 제거 공정을 진행함으로써 워드라인(또는 비트라인)의 상측벽 구조물을 식각 침식으로부터 보호할 수 있어 양호한 SAC 식각 프로파일을 확보하는 반도체 소자의 SAC 식각 방법을 제공하는데 있다.An object of the present invention is to proceed with the SAC etching process to solve the problems of the prior art as described above by depositing a USG (Undoped Silicate Glass) film on the interlayer insulating film and etched back to form an additional etching preventing spacer on the side of the contact hole The present invention provides a SAC etching method of a semiconductor device capable of protecting an upper wall structure of a word line (or bit line) from etching erosion by performing an etching process to remove the etch barrier layer.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 SAC 식각 공정을 나타낸 공정 순서도,1A to 1C are flowcharts illustrating a SAC etching process of a semiconductor device according to the prior art;
도 2는 종래 기술에 의한 SAC 식각 프로파일을 나타낸 도면,2 is a view showing a SAC etching profile according to the prior art;
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 SAC 식각 공정을 나타낸 공정 순서도,3A to 3D are process flowcharts illustrating a SAC etching process of a semiconductor device according to the present invention;
도 4는 일반적인 USG막의 스텝커버리지를 나타낸 단면도,4 is a cross-sectional view showing the step coverage of a general USG film;
도 5는 본 발명에 따른 SAC 식각 프로파일을 나타낸 도면.5 is a view showing a SAC etching profile according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 102 : 게이트전극100 semiconductor substrate 102 gate electrode
104 : 하드 마스크(질화막) 106 : 캐핑막104: hard mask (nitride film) 106: capping film
108 : 스페이서 109 : 식각 장벽막108: spacer 109: etching barrier film
110 : 층간 절연막 112 : 포토레지스트 패턴110: interlayer insulating film 112: photoresist pattern
114 : SAC용 콘택홀 116 : USG막114: SAC contact hole 116: USG film
118 : 식각 방지용 스페이서 120 : 본 발명에 따른 SAC 식각 프로파일118: etching prevention spacer 120: SAC etching profile according to the present invention
상기 목적을 달성하기 위하여 본 발명은 도전체 패턴과 하드 마스크가 적층된 반도체 기판의 구조물에서 도전체 패턴 사이에 식각 장벽막을 형성하는 단계와, 식각 장벽막이 형성된 구조물 전면에 층간 절연막을 형성하는 단계와, 층간 절연막에 LPC 마스크를 이용한 식각 공정을 진행하여 도전체 패턴 및 하드 마스크 사이에 콘택홀을 형성하되, 식각 장벽막이 드러날 때까지 식각하는 단계와, 콘택홀이 형성된 구조물에 USG막을 증착하고 층간 절연막 표면이 드러날 때까지 에치백을 진행하여 도전체 패턴 및 하드 마스크의 측벽에 식각 방지용 스페이서를 형성하는 단계와, 식각 장벽막을 제거하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for forming an etch barrier layer between a conductor pattern and a conductor pattern in a structure of a semiconductor substrate on which a conductor pattern and a hard mask are stacked; Forming a contact hole between the conductor pattern and the hard mask by performing an etching process using an LPC mask on the interlayer insulating film, and etching until the etching barrier layer is exposed; depositing a USG film in the structure in which the contact hole is formed and depositing an interlayer insulating film Etching through the surface until the surface is exposed to form an etch preventing spacer on the sidewalls of the conductor pattern and the hard mask; and removing the etch barrier layer.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 SAC 식각 공정을 나타낸 공정 순서도이다. 이들을 참조하면, 본 발명에 따른 SAC 식각방법은 다음과 같다.3A to 3D are flowcharts illustrating a SAC etching process of a semiconductor device according to the present invention. Referring to these, the SAC etching method according to the present invention is as follows.
도 3a에 도시된 바와 같이, 반도체 기판(100)에 도전체 패턴으로서 워드라인(또는 비트라인)(102)을 형성한다. 워드 라인(102)은 도프트 폴리실리콘층과 텅스텐층(W)이 적층된 구조를 갖는다. 그리고, 워드 라인(102)의 상부에는 하드 마스크(104)와 후속 콘택 공정에서의 베리어 역할을 하는 캡핑막(106)을 형성한다.여기서 워드라인(102), 하드 마스크(104), 캡핑막(106)은 스택형 구조를 갖게 한다. 그리고 스택 구조의 측면에는 콘택홀 형성을 위한 층간절연막의 식각시 라인의 측면노출을 방지하면서 콘택홀을 셀프-얼라인 형태로 형성하기 위한 스페이서(108)를 형성한다. 이때, 하드 마스크(104)와 캡핑막(106)과 스페이서(108)는 모두 절연물질을 사용하되, 예를 들면 캡핑막(106)은 TEOS, 하드 마스크(104)와 스페이서(108)는 층간 절연막과 식각 선택비를 갖는 절연물질로서 질화막을 사용한다.As shown in FIG. 3A, a word line (or bit line) 102 is formed as a conductor pattern on the semiconductor substrate 100. The word line 102 has a structure in which a doped polysilicon layer and a tungsten layer W are stacked. In addition, a hard mask 104 and a capping film 106 serving as a barrier in a subsequent contact process are formed on the word line 102. Here, the word line 102, the hard mask 104, and the capping film ( 106 allows for a stacked structure. A spacer 108 is formed on the side of the stack structure to form the contact holes in a self-aligned form while preventing side exposure of the line during etching of the interlayer insulating layer for forming the contact holes. At this time, the hard mask 104, the capping film 106 and the spacer 108 are all made of an insulating material, for example, the capping film 106 is TEOS, the hard mask 104 and the spacer 108 is an interlayer insulating film A nitride film is used as an insulating material having an over-etch selectivity.
이후 SAC구조의 콘택홀 식각 공정시 식각 장벽의 역할을 하는 식각 장벽막(109)을 콘택홀이 형성될 예정의 스페이서(108) 사이의 기판 표면에 형성한다. 그런 다음, 상기 구조물에 층간 절연막(110)을 형성하고 그 표면을 CMP로 평탄화한 후에, LPC 마스크를 이용한 사진 공정을 진행하여 포토레지스트 패턴(112)을 형성한다.Thereafter, an etching barrier layer 109 serving as an etching barrier in the contact hole etching process of the SAC structure is formed on the surface of the substrate between the spacers 108 where the contact holes are to be formed. Thereafter, after forming the interlayer insulating film 110 on the structure and planarizing the surface thereof with CMP, the photoresist pattern 112 is formed by performing a photolithography process using an LPC mask.
이어서 도 3b에 도시된 바와 같이, LPC용 포토레지스트 패턴(112)을 이용한 식각 공정을 진행하여 층간 절연막(110)을 식각함으로써 스페이서(18)에 셀프-얼라인되어 식각된 SAC 구조의 콘택홀(114)을 형성한다. 이때, 콘택홀(114)의 바닥에는 식각 장벽막(109)이 남아 있게 된다.Subsequently, as shown in FIG. 3B, a contact hole having a SAC structure self-aligned and etched by the spacer 18 by etching the interlayer insulating layer 110 by performing an etching process using the photoresist pattern 112 for LPC. 114). At this time, the etching barrier layer 109 remains at the bottom of the contact hole 114.
그리고나서 도 3c에 도시된 바와 같이, 콘택홀(114)이 형성된 구조물에 USG막(116)을 증착한다. USG막(116)의 증착 두께는 스텝커버리지(step coverage) 특성상 적정 두께로 하는 바, SAC구조의 콘택홀 영역이 좁아져서 측벽의 USG막(116) 사이에서 보이드가 발생하지 않는 범위내로 한다. 본 발명에서는 USG막(116)의 증착 두께를 1200ű120Å의 범위로 한다. 이로 인해, USG막(116)의 스텝커버리지 특성상 워드라인(102) 상부측과 측면의 증착 두께가 달라지게 된다.Then, as shown in FIG. 3C, the USG film 116 is deposited on the structure in which the contact hole 114 is formed. Since the deposition thickness of the USG film 116 is an appropriate thickness due to the step coverage characteristic, the contact hole region of the SAC structure is narrowed so that voids do not occur between the USG film 116 of the side wall. In the present invention, the deposition thickness of the USG film 116 is in the range of 1200 GPa ± 120 GPa. As a result, the deposition thickness of the upper side and the side of the word line 102 is changed due to the step coverage characteristics of the USG film 116.
도 3d에 도시된 바와 같이, 층간 절연막(110)의 표면이 드러날 때까지 에치백(etch back)을 진행하여 워드라인(12)/하드 마스크(14)/캐핑막(16)의 스택 구조 측벽에 식각 방지용 스페이서(118)를 추가 형성한다. 본 실시예에서는 스페이서(118)의 두께를 45Å∼55Å로 한다. 그리고나서, USG로 이루어진 식각 방지용 스페이서(118)가 형성된 SAC 콘택홀(114) 바닥에 있는 식각 장벽막(109)을 제거한다. 이때, 식각 장벽막(109)의 식각 공정시 USG막에 대한 식각 장벽막(109)의 식각 선택비가 좋은 조건으로 진행하여 식각 방지용 스페이서(118)가 충분한 배리어 역할을 하도록 한다.As shown in FIG. 3D, an etch back is performed until the surface of the interlayer insulating layer 110 is exposed to the sidewalls of the stack structure of the word line 12 / hard mask 14 / capping layer 16. An etch stop spacer 118 is further formed. In this embodiment, the thickness of the spacer 118 is set to 45 mm to 55 mm. Then, the etch barrier layer 109 at the bottom of the SAC contact hole 114 formed with the etch stop spacer 118 made of USG is removed. In this case, during the etching process of the etching barrier layer 109, the etching selectivity ratio of the etching barrier layer 109 to the USG layer is good, so that the etching preventing spacer 118 serves as a sufficient barrier.
그러므로, 본 발명은 SAC 제조 공정중에 LPC 영역을 확보하기 위해 층간 절연막(110)을 식각해서 콘택홀(114)을 형성하고 USG막(116)의 증착 공정을 진행한 후에 에치백하여 워드라인 상부 및 측면 구조물에 식각 방지용 스페이서(118)를 추가 형성함으로써 후속 식각 장벽막의 식각 공정시 발생할 수 있는 캐핑막(106), 하드 마스크(104), 스페이서(108)의 식각 손실을 줄일 수 있어 워드라인(102)의 침식을 방지한다.Therefore, in the SAC fabrication process, the interlayer insulating film 110 is etched to form the contact hole 114 to secure the LPC region during the SAC manufacturing process, and the etching process is performed after the USG film 116 is deposited. The addition of an etching preventing spacer 118 to the side structure may reduce the etching loss of the capping layer 106, the hard mask 104, and the spacer 108, which may occur during the etching process of the subsequent etching barrier layer. To prevent erosion).
본 발명에서 사용된 USG막(116)은 도 4에 도시된 바와 같이, 평면에 증착되는 두께보다 수직 측벽에 증착되는 두께가 상대적으로 얇은 스텝커버리지 특성을 갖고 있다. 본 실시예에서 USG막의 증착 두께를 1200ű120Å의 범위로 할 경우 측벽에 증착되는 두께는 200ű20Å가 된다.The USG film 116 used in the present invention has a step coverage characteristic in which the thickness deposited on the vertical sidewall is relatively thinner than the thickness deposited on the plane, as shown in FIG. In the present embodiment, when the deposition thickness of the USG film is in the range of 1200Å ± 120Å, the thickness deposited on the sidewall becomes 200Å ± 20Å.
따라서, 본 발명은 SAC구조의 콘택홀 내측에만 USG로 이루어진 식각 방지용 스페이서(118)를 형성하는 에치백 공정을 진행하고 식각 방지용 스페이서(118)에 대해 식각 선택비를 높여 식각 장벽막(109)을 제거함으로써 식각 방지용 스페이서(118)에 의해 워드라인(12)과 그 주변 구조물이 식각으로부터 보호되어 식각 손실이 없어진다.Accordingly, the present invention proceeds to the etch back process to form the etching prevention spacer 118 made of USG only in the contact hole of the SAC structure and to increase the etching selectivity with respect to the etching prevention spacer 118 to increase the etching barrier film 109. By removing, the word line 12 and its surrounding structure are protected from etching by the etching preventing spacer 118, thereby eliminating the etching loss.
도 5는 본 발명에 따른 SAC 식각 프로파일을 나타낸 도면이다.5 is a view showing a SAC etching profile according to the present invention.
도 5를 참조하면, 본 발명의 SAC 식각 프로파일(120)은 점선 모양을 따라 수직으로 양호하게 된다. 이에 따라, 본 발명은 단차에 따라 증착 두께가 달라지는 USG막의 스텝 커버리지 특성을 이용하여 SAC 식각 프로파일을 개선함으로써 SAC 식각시 워드 라인과 그 주변 구조물의 식각 손실 양을 줄일 수 있다.Referring to Figure 5, the SAC etching profile 120 of the present invention is good vertically along the dotted line shape. Accordingly, the present invention can reduce the amount of etch loss of the word line and its surrounding structure during SAC etching by improving the SAC etching profile by using the step coverage characteristics of the USG film whose deposition thickness varies depending on the step.
이상 설명한 바와 같이, 본 발명은 SAC 식각 공정을 진행하고 층간 절연막 상부에 USG막을 증착하고 이를 에치백하여 콘택홀 측면에 식각 방지용 스페이서를 추가 형성한 후에 식각 장벽막의 제거 공정을 진행한다.As described above, the present invention proceeds with the SAC etching process, depositing a USG film on the interlayer insulating film, and etching back to form an spacer for preventing etching on the contact hole side, and then proceeds to remove the etching barrier film.
그러므로, 본 발명은 콘택홀에 추가 형성된 양호한 SAC 식각 프로파일을 양공정시 워드라인(또는 비트라인)의 상측벽 구조물을 식각 침식으로부터 보호할 수 있어 양호한 SAC 식각 프로파일을 확보할 수 있다.Therefore, the present invention can protect the upper wall structure of the word line (or bit line) from the etching erosion during the two-step process to form a good SAC etch profile further formed in the contact hole can secure a good SAC etch profile.
또한, 본 발명은 SAC 공정 이후, 후속 ESL 공정에서 비정상적인 성장 및 소자간 브릿지 현상을 막을 수 있어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.In addition, the present invention can prevent abnormal growth and inter-device bridge phenomenon in the subsequent ESL process after the SAC process, thereby improving the yield and reliability of the semiconductor device.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037225A KR100745058B1 (en) | 2001-06-27 | 2001-06-27 | Method for forming self align contact hole of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037225A KR100745058B1 (en) | 2001-06-27 | 2001-06-27 | Method for forming self align contact hole of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030000949A true KR20030000949A (en) | 2003-01-06 |
| KR100745058B1 KR100745058B1 (en) | 2007-08-01 |
Family
ID=27711609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010037225A KR100745058B1 (en) | 2001-06-27 | 2001-06-27 | Method for forming self align contact hole of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100745058B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100951565B1 (en) * | 2003-06-27 | 2010-04-09 | 주식회사 하이닉스반도체 | Method for fabrication of semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235594A (en) * | 1994-02-22 | 1995-09-05 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| KR100224720B1 (en) * | 1996-10-31 | 1999-10-15 | 윤종용 | Method for forming of contact hole in semiconductor device |
| KR100319185B1 (en) * | 1998-07-31 | 2002-01-04 | 윤종용 | Method for forming dielectric layer |
| JP2000124152A (en) * | 1998-10-21 | 2000-04-28 | Sony Corp | Manufacture of semiconductor device |
| KR20010008839A (en) * | 1999-07-05 | 2001-02-05 | 윤종용 | Method of forming self-aligned contacts in semiconductor device |
| KR100327596B1 (en) * | 1999-12-31 | 2002-03-15 | 박종섭 | Method for fabricating contact plug of semiconductor device using Selective Epitaxial Growth of silicon process |
-
2001
- 2001-06-27 KR KR1020010037225A patent/KR100745058B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100951565B1 (en) * | 2003-06-27 | 2010-04-09 | 주식회사 하이닉스반도체 | Method for fabrication of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100745058B1 (en) | 2007-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20020034635A (en) | Semiconductor device formed a gate electrode having damascene structure and method for fabricating the same | |
| KR100370241B1 (en) | Conducting line of semiconductor device using aluminum oxide as a hard mask and manufacturing method thereof | |
| KR100546152B1 (en) | Contact Forming Method of Semiconductor Device | |
| KR100604920B1 (en) | Method for manufacturing semiconductor device having dual plug | |
| KR100745058B1 (en) | Method for forming self align contact hole of semiconductor device | |
| KR20090067511A (en) | Method for fabricating semiconductor device | |
| KR20010091085A (en) | Method for manufacturing self aligned contact hole | |
| KR100537187B1 (en) | Method for fabrication of semiconductor device | |
| KR20040038049A (en) | Method of forming contact in semiconductor device | |
| KR100307968B1 (en) | Method of forming interlevel dielectric layers of semiconductor device provided with plug-poly | |
| KR100492897B1 (en) | Method for fabricating polysilicon plug using polysilicon slurry | |
| KR100877109B1 (en) | Method for manufacturing semiconductor device | |
| KR100600288B1 (en) | Method of forming a semiconductor device | |
| KR20010048350A (en) | Method for fabricating a semiconductor device | |
| KR20060063299A (en) | Method for forming metal contact of semiconductor device | |
| KR20080084293A (en) | Method for manufacturing semiconductor device | |
| KR20010058980A (en) | Method for manufacturing capacitor in semiconductor device | |
| KR100589498B1 (en) | Method of manufacturing semiconductor device | |
| KR100431815B1 (en) | Manufacturing method of semiconductor device | |
| KR100744002B1 (en) | Method for fabricating the same of semiconductor device | |
| KR100643567B1 (en) | Method for fabricating of Landing Plug Contact | |
| KR20030058636A (en) | A method for forming of a semiconductor device | |
| KR20060002182A (en) | A method for forming a semiconductor device | |
| KR100924005B1 (en) | Method for fabrication of semiconductor device with landing plug | |
| KR20030003306A (en) | Method for fabricating a landing plug of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |