KR20030000895A - 광전송시스템의 에이피에스 장치 및 그 제어방법 - Google Patents

Abstract

본 발명은 광전송시스템의 메인 콘트롤러와 절체제어부와 연결되어 APS기능을 수행하는 다수의 츄리뷰터리 보드에서, 상기 메인 콘트롤러의 ASIC부로의 엑세스신호를 인식하여 ASIC부의 해당 정보를 버스를 통해 직접 메인 콘트롤러로 전송하고 상기 메인 콘트롤러가 ASIC부에 엑세스 하지 않는 기간동안에만 절체 콘트롤부의 정보요구신호를 처리하는 FPGA를 포함하는 광전송시스템의 에이피에스 장치를 제공한다.

상기와 같은 본 발명은 동기식 광전송시스템에서 다수의 츄리뷰터리 보드상의 ASIC에 대하여 절체정보를 획득하기 위해 메인 콘트롤러가 엑세스하지 않는 동안에만 절체 콘트롤러가 ASIC에 엑세스하도록 하므로써, 메인 콘트롤러와 절체 콘트롤러사이에 맵 엑세스 할당이 원할히 이루어져 그에 따라 츄리뷰터리 보드의 에이피에스 시간을 상당히 저감시킬 수 있음은 물론 간단한 로직구성으로 ASIC MAP 엑세스 기능을 효율적으로 처리할 수 있으므로 그에 따라 광전송시스템의 에이피에스 장치의 기능성도 상당히 향상된다.

Description

광전송시스템의 에이피에스 장치 및 그 제어방법{APS equipment of the transmission system and controlling method therefore}

본 발명은 광전송시스템의 에이피에스 장치 및 그 제어방법에 관한 것으로,특히 동기식 광전송시스템에서 다수의 츄리뷰터리 보드상의 ASIC에 대하여 절체정보를 획득하기 위해 메인 콘트롤러가 엑세스하지 않는 동안에만 절체 콘트롤러가 ASIC에 엑세스하도록 하므로써, 메인 콘트롤러와 절체 콘트롤러사이에 맵 엑세스 셰워링이 원할히 이루어져 그에 따라 츄리뷰터리 보드의 에이피에스 시간을 상당히 저감시킬 수 있는 광전송시스템의 에이피에스 장치 및 그 제어방법에 관한 것이다.

일반적으로 일정한 간격을 가진 두지점사이에서 트래픽을 전달하는 전송시스템에는 전송매체에 따라 동선케이블이나 동축 케이블에 의한 유선전송, 지상 마이크로파 링크에 의한 무선전송, 위성의 전송설비와 전송단국 장치로 구성된다. 이때, 상기와 같은 전송시스템에는 송신단국장치와 수신단국장치를 구비하는데, 이때 송신단국장치는 정보가 주어지면 이를 전송매체에 알맞은 형식으로 변환시켜 송출한다. 그리고, 수신단국장치는 여러단계의 중계장치를 경유하여 이 송신단국장치로부터 전송된 데이터신호를 원래의 송신정보와 같이 복원한다.

그런데, 상기와 같은 전송시스템에는 통상 데이터 전송을 위한 다수의 내부 보드 예컨대, TSI(Time slot interchange) 보드들을 구비하고 있는데, 특히 데이터 통신시 내부적으로 수용데이터의 용량증가로 인한 커넥터 핀수와 마더보드(Mother board)층수의 제한 때문에 이 TSI보드들사이에서는 데이터를 고속신호로 MUX나 DEMUX하여 전송한다. 이때 상기와 같은 TSI보드의 양측에는 APS(Automatic protection switching)을 실행하기 위해 통상 TSI보드상에서 데이터신호를 스위칭하는 다수의 츄리뷰터리(Tributary) 보드가 연결되는데, 이때 이 다수의 츄리뷰터리 보드(70A-N)에 엑세스하여 장애로 인한 절체기능을 제어하는 절체콘트롤부(71)와, 상기 각 츄리뷰터리 보드(70A-N)중 필요한 보드에 엑세스하여 성능감시정보를 검출하고 그 정보에 따라 적절한 제어기능을 수행하는 메인 콘트롤러(72)가 포함된다.

그러면, 상기와 같은 종래 APS를 위한 츄리뷰터리 보드를 도 1을 살펴보면, 먼저 TSI 보드(도시안됨)의 전송신호처리를 스위칭하는 ASIC부(73)와, 상기 메인 콘트롤러(72)의 UNIT_SEL신호에 의해 해당 츄리뷰터리 보드(70A)가 설정될 경우 이 메인 콘트롤러(72)의 제어신호 혹은 절체 콘트롤부(71)로부터 입력된 장애감시신호를 ASIC부(73)로 전송하여 처리하는 FPGA(Field programmable gate array:74)를 포함한다.

여기서, 상기 FPGA(74)는 상기 메인 콘트롤러(72)와 절체 콘트롤러(71)로부터 요구된 신호를 ASIC부(73)에 리드하거나 라이트하는 정보신호를 저장할 수 있는 듀얼포트 메모리(75)를 구비한다.

한편, 상기와 같은 종래 종래 APS를 위한 츄리뷰터리 보드의 동작을 살펴보면, 먼저 상기 츄리뷰터리 보드(70A)의 FPGA(74)는 ASIC부(73)의 모든 리드(READ) 가능한 MAP을 STM-1 프레임내에서 읽어와 듀얼포트 메모리(75)에 모두 저장한다. 그리고, 상기 ASIC부(73)에 데이터를 써넣을 경우에는 반대로 STM-1시간내에서 ASIC부(73)에 라이트하게 된다.

예를들어, 상기 FPGA(74)는 메인 콘트롤러(72)가 UNIT_SEL신호를 이용하여 해당 츄리뷰터리 보드(70A)를 설정하고 이 설정된 보드(70A)의 성능감시정보를 요구할 경우 이 메인 콘트롤러(72)의 제어신호를 해당 포트를 통해 ASIC부(73)로 전송한다. 그러면, 상기 ASIC부(73)는 상기 메인 콘트롤부(72)에서 요구한 성능감시정보 예컨대, 오버헤드 혹은 포인트 프로세서 정보등을 데이터 버스를 통해 메인 콘트롤러(72)로 전송한다. 따라서, 상기 메인 콘트롤러(72)는 ASIC부(73)로부터 전송되어온 정보를 이용하여 현재 설정된 츄리뷰터리 보드(70A)의 성능을 판단하고 적절한 조치를 취하게된다. 여기서, 상기 과정중에 만약 절체 콘트롤러(71)로부터 해당 포트(Serial data in)를 통해 FPGA(74)로 장애감시 데이터를 요구한다. 그러면, 상기 FPGA(74)는 상기 절체 콘트롤러(71)의 요구에 따라 ASIC부(73)에 APS기능을 실행하여 해당 포트(WRITEN)를 인에이블 시켜 ASIC부(73)로부터 STM-1 한 프레임마다 오버헤드의 KI,K2 바이트 및 알람정보(LOS.LOF.MS-AIS,AU-AIS,EBER 등)를 읽어서 해당 포트(Serial data out)를 통해 절체 콘트롤러(71)로 전송한다. 그러면, 상기 절체 콘트롤러(71)는 상기 FPGA(74)를 경유하여 ASIC부(73)로부터 입력된 장애감시정보를 판단하여 적절한 조처를 취하게 된다.

그러나, 상기와 같은 종래 APS를 위한 츄리뷰터리 보드는 ASIC부(73)의 모든 MAP를 FPGA(74)로 모두 복사해야 하기 때문에 이 FPGA내에서 메모리를 구현하기 위해서 많은 로직 게이트를 필요로한다는 결점이 있었다.

뿐만 아니라, 상기와 같은 종래 APS를 위한 츄리뷰터리 보드는 메인 콘트롤부(72)와 절체 콘트롤러(71)가 수시로 ASIC부(73)로 계속 엑세스해야 하기 때문에 이 ASIC부(73)에 로드가 많이 걸려 그에 따라 APS처리시간이 상당히 증가한다는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래 제반 문제점을 해결하기 위해 발명된 것으로, 동기식 광전송시스템에서 다수의 츄리뷰터리 보드상의 ASIC에 대하여 절체정보를 획득하기 위해 메인 콘트롤러가 엑세스하지 않는 동안에만 절체 콘트롤러가 ASIC에 엑세스하도록 하므로써, 메인 콘트롤러와 절체 콘트롤러사이에 맵 엑세스 셰워링이 원할히 이루어져 그에 따라 츄리뷰터리 보드의 에이피에스 시간을 상당히 저감시킬 수 있는 광전송시스템의 에이피에스 장치 및 그 제어방법을 제공함에 그 목적이 있다.

본 발명의 다른 목적은 간단한 로직구성으로 ASIC MAP 엑세스 기능을 효율적으로 처리할 수 있으므로 그에 따라 광전송시스템의 에이피에스 장치의 기능성도 상당히 향상되는 광전송시스템의 에이피에스 장치 및 그 제어방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 광전송시스템의 메인 콘트롤러와 절체제어부와 연결되어 APS기능을 수행하는 다수의 츄리뷰터리 보드에서, 상기 메인 콘트롤러의 ASIC부로의 엑세스신호를 인식하여 ASIC부의 해당 정보를 버스를 통해 직접 메인 콘트롤러로 전송하고 상기 메인 콘트롤러가 ASIC부에 엑세스 하지 않는 기간동안에만 절체 콘트롤부의 정보요구신호를 처리하는 FPGA를 포함하는 광전송시스템의 에이피에스 장치를 제공한다.

본 발명의 다른 특징은 광전송시스템의 메인 콘트롤러와 절체제어부와 연결되어 APS기능을 수행하는 다수의 츄리뷰터리 보드의 제어방법에서, 상기 메인 콘트롤러의 UNIT_SEL신호가 로우신호인지를 확인하는 메인콘트롤러 엑세스 확인단계와,상기 메인콘트로러 엑세스 확인단계에 의해 UNIT_SEL신호가 하이신호로 확인될 경우 메인 콘트롤러가 현재 ASIC부로 엑세스하지 않는 것이므로 FPGA는 메인 콘트롤러가 ASIC부로의 엑세스를 하지 않은 기간동안 절체 콘트롤러가 ASIC부로 엑세스하여 필요정보를 획득하도록 제어하는 절체 콘트롤러 엑세스실행단계와, 상기 메인콘트로러 엑세스 확인단계에 의해 UNIT_SEL신호가 로우신호로 확인될 경우 FPGA가 ASIC부를 제어하여 절체 콘트롤러로 전송되는 모든 신호를 중지시키고 버스를 통해 메인콘트롤러에서 요구한 정보신호를 전송하는 메인 콘트롤러 엑세스실행단계를 포함하는 것을 특징으로 하는 광전송시스템의 에이피에스 장치의 제어방법을 제공한다.

도 1은 종래 츄리뷰터리 보드를 설명하는 설명도.

도 2는 본 발명의 장치를 설명하는 블록도.

도 3은 본 발명의 플로우차트.

도 4는 본 발명 장치에 적용되는 타이밍도.

<부호의 상세한 설명>

1A-N : 츄리뷰터리 보드 2 : 절체 콘트롤부

3 : 메인 콘트롤러 4 : ASIC부

5 : FPGA 6 : 유니트셀신호 검출부

7 : 콘트롤 블록 8 : 레지스터

9 : 직병렬 변환부 10: 버스

11: 카운터 12: 버퍼

이하, 본 발명을 첨부된 예시도면에 의거 상세히 설명한다.

본 발명의 츄리뷰터리 보드(1A-N)가 적용되는 시스템은 도 2에 도시된 바와같이 다수의 츄리뷰터리 보드(1A-N)에 엑세스하여 장애로 인한 절체기능을 제어하는 절체 콘트롤부(2)와, 상기 각 츄리뷰터리 보드(1A-N)중 필요한 보드에 엑세스하여 성능감시정보를 검출하고 그 정보에 따라 적절한 제어기능을 수행하는 메인 콘트롤러(3)를 포함한다.

그러면, 본 발명 장치의 APS를 위한 츄리뷰터리 보드(1A-N)를 살펴보면, 먼저 TSI보드의 전송신호 처리를 위해 스위칭하는 ASIC부(4)와, 상기 메인 콘트롤러(3)의 ASIC부(4) 엑세스신호를 인식하여 ASIC부(4)의 해당 정보를 버스를 통해 직접 메인 콘트롤러(3)로 전송하고 상기 메인 콘트롤러(3)가 ASIC부(4)에 엑세스 하지 않는 기간동안에만 절체 콘트롤부(2)의 정보요구신호를 처리하는 FPGA(5)를 포함한다.

그리고, 상기 FPGA(5)에는 상기 메인 콘트롤부(3)가 해당 포트(UNIT_SEL)를 통해 ASIC부(4)의 엑세스 요구신호를 검출하는 유니트셀신호 검출부(6)와, 상기 유니트셀신호 검출부(6)의 출력신호를 통해 메인 콘트롤부(3)의 ASIC부(4)의 엑세스상태를 판단하고 이 메인 콘트롤부(3)가 ASIC부(4)로의 엑세스를 하지않은 동안에 절체 콘트롤부(2)가 ASIC부(4)로 엑세스하도록 제어하는 콘트롤 블록(7)과, 상기 콘트롤 블록(7)의 기능제어작용에 따라 절체 콘트롤부(2)로의 전송데이터를 일시 저장하는 레지스터(8)와, 상기 레지스터(8)에 저장된 전송데이터를 콘트롤 블록(7)의 기능제어신호에 따라 절체 콘트롤부(2)로 전송하는 직병렬 변환부(9)를 포함한다.

다음에는 상기와 같은 본 발명 장치의 제어방법을 설명한다.

본 발명은 도 3에 도시된 바와같이 초기상태(S1)에서 메인 콘트롤러 엑세스 판단단계(S2)로 진행하여 현재 메인 콘트롤러의 UNIT_SEL신호가 로우신호인지를 판단한다. 이때 상기 메인 콘트롤러 엑세스 판단단계(S2)중에 만약 메인 콘트롤러의 UNIT_SEL신호가 로우신호일 경우는 메인 콘트롤러가 ASIC부로 엑세스하는 것으로 판단하고 현동작 상태판단단계(S2-1)로 진행하여 현재 절체 콘트롤러가 ASIC부에 엑세스중인지를 판단한다. 이때 상기 현동작 상태판단단계(S2-1)중에 판단한 결과 만약 현재 절체 콘트롤러가 ASIC부에 엑세스 중일경우는 정보 저장단계(S2-2)로 진행하여 절체 콘트롤러의 ASIC부로의 엑세스를 중단하고 현재 까지 엑세스한 정보를레지스터에 저장하고 메인 콘트롤러 엑세스실행단계(S3)로 진행한다. 그러나, 상기 상기 현동작 상태판단단계(S2-1)중에 판단한 결과 만약 현재 절체 콘트롤러가 ASIC부에 엑세스 중이 아닐경우는 메인 콘트롤러 엑세스실행단계(S3)로 진행한다. 이때, 상기 메인 콘트롤러 엑세스실행단계(S3)에서는 FPGA가 ASIC부를 제어하여 절체 콘트롤러로 전송되는 모든 신호를 중지시키고 버스를 통해 메인콘트롤러에서 요구한 정보신호를 전송하게 한다.

그러나, 상기 메인 콘트롤러 엑세스 판단단계(S2)중에 만약 메인 콘트롤러의 UNIT_SEL신호가 로우신호가 아닐경우는 메인 콘트롤러가 현재 ASIC부로 엑세스하지 않는 것으로 판단하고 절체 콘트롤러 엑세스실행단계(S4)로 진행한다. 그리고, 상기 절체 콘트롤러 엑세스실행단계(S4)에서 FPGA는 메인 콘트롤러가 ASIC부로의 엑세스를 하지 않은 기간동안 절체 콘트롤러가 ASIC부로 엑세스하여 필요정보를 획득하도록 제어한다.

한편, 상기 상기 절체 콘트롤러 엑세스실행단계(S4)후에 메인 콘트롤러 엑세스 재판단단계(S5)로 진행하여 현재 메인 콘트롤러의 UNIT_SEL신호가 로우신호인지를 다시 판단한다. 이때 상기 메인 콘트롤러 엑세스 재판단단계(S5)중에 만약 메인 콘트롤러의 UNIT_SEL신호가 로우신호일 경우는 메인 콘트롤러가 ASIC부로 재엑세스하는 것으로 판단하고 현동작 상태판단단계(S2-1)로 진행하여 루프를 반복수행한다.

그러나, 상기 메인 콘트롤러 엑세스 재판단단계(S5)중에 만약 메인 콘트롤러의 UNIT_SEL신호가 로우신호가 아닐경우는 메인 콘트롤러가 현재 ASIC부로 엑세스하지 않는 것으로 판단하고 절체 콘트롤러 재엑세스실행단계(S6)로 진행한다. 그리고, 상기 절체 콘트롤러 재엑세스실행단계(S6)에서 FPGA는 메인 콘트롤러가 ASIC부로의 엑세스를 하지 않은 기간동안 절체 콘트롤러가 ASIC부로 재엑세스하여 필요정보를 획득하도록 제어한다.

그리고, 상기 절체 콘트롤러 재엑세스실행단계(S6)후에 작업종료 판단단계(S7)로 진행하여 현재 작업종료신호가 입력되었는지를 판단하고 만약 작업종료신호가 입력될을 경우 현재의 작업을 종료한다. 그러나, 상기 작업종료 판단단계(S7)중에 판단한 결과 만약 작업종료신호가 입력되지 않았을 경우는 상기 현동작 상태판단단계(S2-1)로 진행하여 루프를 반복수행한다.

환언하면, 상기 다수의 츄리뷰터리 보드(1A-N)중 특정 츄리뷰터리 보드(1A-N)로 메인 콘트롤러(3)가 성능감시를 위해 해당 포트 즉, UNIT_SEL를 통해 도 4의 "L"과 같이 로우신호를 FPGA(5)로 입력하면 이 FPGA(5)의 콘트롤 블록(7)은 유니트셀신호 검출부(6)를 통해 이를 검출한다. 이때 상기 콘트롤 블록(7)은 유니트셀신호 검출부(6)를 통해 로우신호가 입력되면 메인 콘트롤부(3)가 ASIC부(4)로 엑세스하는 것으로 판단하여 현재 ASIC부(4)에 다른 접근이 있는 지를 확인한다. 그리고, 상기 콘트롤 블록(7)은 현재 ASIC부(4)로 엑세스하는 절체 제어부(2)가 없을 경우 ASIC_CS신호를 통해 ASIC부(4)로 메인 콘트롤부(3)의 성능감시정보 요구신호를 전송한다. 그러면, 상기 ASIC부(4)는 성능감시정보를 예컨대, 오버헤드나 포인트 프로세서 정보를 어드레스와 데이터 버스(10)와 버퍼(12)를 통해 직접 메인 콘트롤러(3)로 전송한다.

그러나, 만약 상기 UNIT_SEL이 로우인 신호인 시간에 절체 제어부(2)가 ASIC부(4)로 엑세TM하는 중일 경우 콘트롤 블록(5)은 절체 콘트롤러와 연결되는 절체 및 알람정보 추출 및 삽입을 금지시키고 절체 콘트롤러(2)는 시리얼 데이터를 주고 받는 역할만 수행하게 한다. 그리고, 상기 ASIC부(4)에 엑세스하다 중단된 절체 콘트롤러(2)의 장애감시정보 예컨대, 절체 및 알람정보 추출 및 삽입 등에 관한 정보는 레지스터(8)에 일시저장시킨다. 즉, 상기 과정중에 UNIT_SEL이 한번 LOW ACTIVE된 이후 일정시간 지나면 다시 LOW가 되므로 그사이 절체 및 알람정보 추출 및 삽입하고 그 다음 다시 LOW가되면 추출 및 삽입한 곳까지 레지스터(8)에 저장했다가 다음 순차에 다시 수행한다.

한편, 상기 메인 콘트롤러(3)가 UNIT_SEL신호를 도 4의 "H"와 같이 하이신호로 변경할 경우 상기 FPGA(5)의 콘트롤 블록(7)은 유니트셀신호 검출부(6)를 통해 이를 검출한다. 이때 상기 콘트롤 블록(7)은 유니트셀신호 검출부(6)를 통해 하이신호가 입력되면 내부 카운터(11)를 동작시켜 카운트하고 메인 콘트롤부(3)가 ASIC부(4)로의 엑세스를 중지하는 것으로 판단하여 절체 콘트롤부(2)를 직병렬 변환부(9)와 레지스터(8)를 통해 ASIC부(4)에 엑세스시킨다. 그러면, 상기 절체 콘트롤부(2)는 ASIC부(4)로부터 장애감시에 필요한 오버헤드의 K1,K2, MS-ALARM, AU-ALARM, EBER를 레지스터(8)와 직병렬 변환부(9)를 통해 시리얼 데이터로 읽어들여 필요한 작업을 수행한다.

즉, 상기 절체 콘트롤러(2)는 메인 콘트롤러(3)가 ASIC부(4)에 엑세스하지 않는 시간동안만 엑세스하여 필요한 정보를 읽거나 쓰게 된다.

이상 설명에서와 같이 본 발명은 동기식 광전송시스템에서 다수의 츄리뷰터리 보드상의 ASIC에 대하여 절체정보를 획득하기 위해 메인 콘트롤러가 엑세스하지 않는 동안에만 절체 콘트롤러가 ASIC에 엑세스하도록 하므로써, 메인 콘트롤러와 절체 콘트롤러사이에 맵 엑세스 셰워링이 원할히 이루어져 그에 따라 츄리뷰터리 보드의 에이피에스 시간을 상당히 저감시킬 수 있는 장점을 가지고 있다.

또한, 본 발명에 의하면, 간단한 로직구성으로 ASIC MAP 엑세스 기능을 효율적으로 처리할 수 있으므로 그에 따라 광전송시스템의 에이피에스 장치의 기능성도 상당히 향상되는 효과도 있다.

Claims (4)

1. 광전송시스템의 메인 콘트롤러와 절체제어부와 연결되어 APS기능을 수행하는 다수의 츄리뷰터리 보드에 있어서,

   상기 메인 콘트롤러의 ASIC부로의 엑세스신호를 인식하여 ASIC부의 해당 정보를 버스를 통해 직접 메인 콘트롤러로 전송하고 상기 메인 콘트롤러가 ASIC부에 엑세스 하지 않는 기간동안에만 절체 콘트롤부의 정보요구신호를 처리하는 FPGA를 포함하는 것을 특징으로 하는 광전송시스템의 에이피에스 장치.
2. 제1항에 있어서, 상기 FPGA에는 상기 메인 콘트롤부가 해당 포트를 통해 ASIC부의 엑세스 요구신호를 검출하는 유니트셀신호 검출부와, 상기 유니트셀신호 검출부의 출력신호를 통해 메인 콘트롤부의 ASIC부의 엑세스상태를 판단하고 이 메인 콘트롤부가 ASIC부로의 엑세스를 하지않은 동안에 절체 콘트롤부가 ASIC부로 엑세스하도록 제어하는 콘트롤 블록과, 상기 콘트롤 블록의 기능제어작용에 따라 절체 콘트롤부로의 전송데이터를 일시 저장하는 레지스터와, 상기 레지스터에 저장된 전송데이터를 제어블록의 기능제어신호에 따라 절체 콘트롤부로 전송하는 직병렬 변환부를 포함하는 것을 특징으로 하는 광전송시스템의 에이피에스 장치.
3. 광전송시스템의 메인 콘트롤러와 절체제어부와 연결되어 APS기능을 수행하는 다수의 츄리뷰터리 보드의 제어방법에 있어서,

   상기 메인 콘트롤러의 UNIT_SEL신호가 로우신호인지를 확인하는 메인콘트롤러 엑세스 확인단계와, 상기 메인콘트로러 엑세스 확인단계에 의해 UNIT_SEL신호가 하이신호로 확인될 경우 메인 콘트롤러가 현재 ASIC부로 엑세스하지 않는 것이므로 FPGA는 메인 콘트롤러가 ASIC부로의 엑세스를 하지 않은 기간동안 절체 콘트롤러가 ASIC부로 엑세스하여 필요정보를 획득하도록 제어하는 절체 콘트롤러 엑세스실행단계와, 상기 메인콘트롤러 엑세스 확인단계에 의해 UNIT_SEL신호가 로우신호로 확인될 경우 FPGA가 ASIC부를 제어하여 절체 콘트롤러로 전송되는 모든 신호를 중지시키고 버스를 통해 메인콘트롤러에서 요구한 정보신호를 전송하는 메인 콘트롤러 엑세스실행단계를 포함하는 것을 특징으로 하는 광전송시스템의 에이피에스 장치의 제어방법.
4. 제3항에 있어서, 상기 메인콘트롤러 엑세스 확인단계후에 현재 절체 콘트롤러가 ASIC부에 엑세스중인지를 판단하는 현동작 상태판단단계와, 상기 현동작 상태판단단계중에 판단한 결과 만약 현재 절체 콘트롤러가 ASIC부에 엑세스 중일경우는 절체 콘트롤러의 ASIC부로의 엑세스를 중단하고 현재 까지 엑세스한 정보를 레지스터에 저장하고 메인 콘트롤러 엑세스실행단계로 진행하는 정보 저장단계를 추가로 더 구비하는 것을 특징으로 하는 광전송시스템의 에이피에스 장치의 제어방법.