KR20030000664A - 반도체 소자의 테스트 패턴 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 테스트 패턴 형성 방법에 관한 것으로, 인-라인(In-line) 공정을 모니터링하기 위한 테스트 패턴 형성하는 방법에 있어서, 테스트 패턴에 연결된 패드 영역에 전도성 물질을 형성하는 과정에서 절연 물질을 완전히 제거하지 않고 독립된 다수의 라인 형태로 잔류시킨 후 패드 영역에 전도성 물질을 매립하므로써 평탄화 공정시 패드 지역의 전도성 물질이 제거되는 것을 방지하여 패턴 테스트 시 오류가 발생하는 것을 방지하고 인-라인 모니터링의 신뢰성을 향상시킨 수 있는 반도체 소자의 테스트 패턴 형성 방법을 제공하는데 그 목적이 있다.

Description

반도체 소자의 테스트 패턴 형성 방법{Method of forming a test pattern in a semiconductor device}

본 발명은 반도체 소자의 테스트 패턴 형성 방법에 관한 것으로, 특히 인-라인(In-line) 공정을 모니터링할 수 있도록 하기 위한 반도체 소자의 테스트 패턴 형성 방법에 관한 것이다.

인-라인(In-line) 공정 직후 모니터링(In-line QC Gate)은 매우 중요한데, 현재 반도체 공정에서 CD SEM 및 KLA 등의 비쥬얼 척(Visual Check)외에 전기적인모니터링은 이온 주입 모니터링(Implantation monitoring), 게이트 산화막 두께 모니터링(Gate oxide thickness monitoring) 등이 있다.

이온 주입 모니터링은 패턴이 없는 웨이퍼(Non-patterned wafer)에 실제와 동일하게 이온주입(Implantation)을 실시하고 RTP 어닐링으로 활성화(Activation)한 후 면저항(Rs)을 측정함으로써 이온주입 공정이 잘되었는지를 평가한다.

게이트 산화막 막두께 모니터링은 폴리실리콘(Poly) 위에 프로브 팁(Probe Tip)을 찍고 웨이퍼 자체를 척 그라운드(Chuck Ground)시킴으로써 산화막의 정전용량(Oxie capacitance)을 측정할 수 있다.

이하, 전도성 물질을 이용한 금속 배선을 모니터링하는 방법을 예로써 설명하기로 한다.

도 1a 및 도 1b를 참조하면, 반도체 기판에 테스트 패턴(11)과 테스트 패턴(11)에서 측정하고자 하는 층이 연결된 패드(12)로 구성된다.

예를 들면, 소정의 공정이 이루어진 반도체 기판(13)에 층간 절연막(14)을 형성한 후 식각 공정으로 소정 영역을 노출시킨 다음 전체 상부에 알루미늄층(15)을 형성한다. 이렇게, 알루미늄을 금속 배선(Al Interconnection)으로 사용하는 경우 인-라인에서 금속 단락(Metal bridge)이나, 콘택이 개방되지 않는(Contact non open) 등의 공정상 문제를 측정할 수 있으나, 알루미늄층(15) 패드(Pad; 12)를 프로브 팁(17)으로 찍게 되면 알루미늄이 벗겨져(Peeling) 손상(A)되고, 형태의 변형에 의해 후속 공정시 파티클 소오스(Particle source)로 작용하여 수율을 저하시키는 문제점이 있다. 따라서, 알루미늄 금속 배선의 모니터링은 개발하는 단계에서 적용이 가능하나, 양산시에는 적용하기 어려운 문제점이 있다.

서브 마이크로(Sub-micro) 이하의 반도체 테크놀러지(Technology)에서는 깊은 콘택의 매립과 낮은 면저항(Rs)을 위해서 SAC법을 채용한 텅스텐 플러그(W-Plug) 공정을 주로 사용한다. 비교적 강도 및 경도에 강한 텅스텐으로 패드를 만들 수 있다면, 콘택 공정의 전기적인 모니터링이 가능하게 된다.

도 2a 및 도 2b를 참조하면, 텅스텐을 플러그나 금속 배선으로 사용하는 경우에는, 소정의 공정이 이루어진 반도체 기판(21)에 층간 절연막(22)을 형성한 후 식각 공정으로 소정 영역을 노출시킨 다음 전체 상부에 텅스텐층(23)을 형성한다.

텅스텐 플러그 공정에서도 텅스텐(23) 매립 후 에치백(Etchback)하는 공정과 텅스텐 화학적 기계적 연마를 실시하는 공정으로 나뉘는데, 텅스텐 에치백의 적용시 넓은 패드 부분에 텅스텐(23)이 모두 식각되어 패드가 형성되지 않는 단점이 있다.

도 2c를 참조하면, 텅스텐 화학적 기계적 연마 공정을 적용하는 과정에서도 넓은 패드 부분에 화학적 기계적 연마에 의한 디싱(Dishing) 현상으로 텅스텐(23)이 패드에 남지 않기 때문에, 일반적인 패드의 디자인으로는 텅스턴으로 형성되는 패드를 만들 수 없다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 테스트 패턴에 연결된 패드 영역의 층간 절연막을 제거하는 과정에서 층간 절연막을 완전히 제거하지 않고 독립된 다수의 라인 형태로 잔류시킨 후 패드 영역에 전도성 물질을 매립하므로써 평탄화 공정시 패드 지역의 전도성 물질이 제거되는 것을 방지하여 패턴 테스트 시 오류가 발생하는 것을 방지하고 인-라인 모니터링의 신뢰성을 향상시킨 수 있는 반도체 소자의 테스트 패턴 형성 방법을 제공하는데 그 목적이 있다.

도 1a 및 도 1b는 일반적인 테스트 패턴 및 알루미늄 금속 배선의 모니터링시 발생되는 문제점을 설명하기 위한 단면도.

도 2a 및 도 2b는 텅스텐 금속 배선의 모니터링시 발생되는 문제점을 설명하기 위한 단면도.

도 3은 본 발명에 따른 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 레이 아웃도.

도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 소자의 단면도.

도 5는 라인 형태의 패턴에서 화학적 기계적 연마 후 단면 사진.

<도면의 주요 부분에 대한 부호의 설명>

11, 31 : 테스트 패턴12, 42 : 패드

13, 21, 41, 51 : 반도체 기판14, 22, 42, 52 : 층간 절연막

15 : 알루미늄층16, 24, 44 : 프로브 팁

23 : 텅스텐층43, 53 : 전도성 물질

A : 손상 발생 영역

본 발명에 따른 반도체 소자의 테스트 패턴 형성 방법은

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로한다.

도 3은 본 발명에 따른 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 레이 아웃도이다. 도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.

도 3 및 도 4a를 참조하면, 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(41) 상에 층간 절연막(42)을 형성한다. 이후, 반도체 기판(41)의 접합 영역을 노출시키기 위하여 층간 절연막(42)의 일부 영역을 식각 공정으로 제거한다. 이때, 패드 영역(32)은 층간 절연막(42)을 완전히 제거하지 않고 독립된 다수의 라인 형태로 잔류시킨다. 이후 층간 절연막(42)이 제거된 영역이 충분히 매립되도록 전체 상부에 전도성 물질(43)을 형성한다.

도 3 및 도 4b를 참조하면, 층간 절연막(42)의 상부 표면이 나타날 때까지 화학적 기계적 연마 공정이나 에치백 공정과 같은 평탄화 공정을 실시하여 층간 절연막(42) 상부의 전도성 물질을 제거한다. 이로써, 전도성 물질(43)은 층간 절연막(42) 사이에만 잔류하게 된다.

종래에는 패드 영역(32)이 넓어서 평탄화 공정시 패드 영역(32)에 매립된 전도성 물질이 식각되는 현상이 발생하였으나, 본 발명에서는 패드 영역(32)에 절연 물질인 층간 절연막(32)을 다수의 독립된 라인 형태로 잔류시킴으로써 디싱(Dishing) 현상 등에 의해 전도성 물질이 식각되는 것을 방지한다. 주의할 것은 잔류하는 층간 절연막(42)의 폭이 프로브 팁의 폭보다 작아야한다.

상기의 공정에 의해 패드 영역(32)에 테스트 패턴이 형성되면, 프로브팁(44)을 이용해 전기적인 모니터링으로 패턴을 테스트한다.

도 5는 라인 형태의 패턴에서 화학적 기계적 연마 후 단면 사진이다. 도시한 바와 같이, 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(51) 상부의 전도성 물질(53) 사이에 절연 물질(52)을 잔류시킴으로써 평탄화 공정을 실시한 후에도 전도성 물질(53)이 식각되지 않음을 알 수 있다.

상술한 바와 같이, 본 발명은 패드 지역의 전도성 물질 사이사이에 독립된 라인 형태로 다수개의 절연물질을 잔류시킴으로써 평탄화 공정시 패드 영역에 전도성 물질이 제거되는 것을 방지하여 패턴 테스트 시 오류가 발생하는 것을 방지하고 인-라인 모니터링의 신뢰성을 향상시키는 효과가 있다.

Claims (2)

1. 반도체 기판의 패드가 형성될 영역에 전도성 물질을 형성하되, 전도성 물질 사이사이에 독립된 라인 형태로 다수개의 절연물질을 잔류시키는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
2. 반도체 기판의 패드가 형성될 영역에 전도성 물질을 형성하되, 상기 패드 형성 영역에 그물망 형태로 절연 물질을 형성하거나, 상기 패드 형성 영역의 층간 절연막을 그물망 행태로 잔류시킨 후 상기 전도성 물질을 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.