KR200270526Y1 - 반도체 패키지의 리드프레임 - Google Patents

반도체 패키지의 리드프레임 Download PDF

Info

Publication number
KR200270526Y1
KR200270526Y1 KR2019970043966U KR19970043966U KR200270526Y1 KR 200270526 Y1 KR200270526 Y1 KR 200270526Y1 KR 2019970043966 U KR2019970043966 U KR 2019970043966U KR 19970043966 U KR19970043966 U KR 19970043966U KR 200270526 Y1 KR200270526 Y1 KR 200270526Y1
Authority
KR
South Korea
Prior art keywords
ring
mounting plate
lead
lead frame
semiconductor package
Prior art date
Application number
KR2019970043966U
Other languages
English (en)
Other versions
KR19990031257U (ko
Inventor
조중호
박인규
Original Assignee
마이클 디. 오브라이언
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이클 디. 오브라이언, 앰코 테크놀로지 코리아 주식회사 filed Critical 마이클 디. 오브라이언
Priority to KR2019970043966U priority Critical patent/KR200270526Y1/ko
Publication of KR19990031257U publication Critical patent/KR19990031257U/ko
Application granted granted Critical
Publication of KR200270526Y1 publication Critical patent/KR200270526Y1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 고안은 반도체 패키지의 리드프레임에 관한 것으로, 그 구성은 반도체칩이 탑재되는 탑재판(1)과, 상기한 탑재판(1)의 각 모서리에 다운셋을 가지면서 일체로 형성되어 상기 탑재판(1)을 지지 고정하는 타이바(2)와, 상기한 탑재판(1)의 외주면 둘레에 위치되어 와이어를 매개체로 하여 반도체칩 상의 칩패드와 연결되는 리드(3)로 구성되고, 상기한 리드(3)의 선단과 상기한 탑재판(1) 사이에 더블링(Double Ring) 형태를 갖는 제1링(4)과 제2링(5)이 형성되어 있는 반도체 패키지의 리드프레임에 있어서, 상기한 더블링 형태의 제1링(4)과 제2링(5)의 상면에 각각 반구형상의 홈(6)이 일정 간격으로 배열되도록 형성되어 있는 것이다.

Description

반도체 패키지의 리드프레임
본 고안은 반도체 패키지의 리드프레임에 관한 것으로, 더욱 상세하게는 반도체 패키지의 리드프레임에 파워본딩 및 그라운드본딩을 용이하게 할 수 있도록 형성된 더블링(Double Ring)의 상면에 반구형상의 홈을 형성하여 와이어 본딩시 이 반구형상의 홈에 의해 상기한 더블링에 와이어본딩되는 위치를 정확하게 확인할 수 있도록 함으로써, 불량을 방지하고, 생산성을 향상시키도록 된 것이다.
일반적으로 이온주입, 확산공정, 식각공정, 매틸공정 등의 제조공정을 통하여 제조되는 반도체칩은 산화막으로 보호되어 있고, 상기 반도체칩에는 회로동작에 필요한 신호라인(Signal line), 파워라인(Power line), 그라운드라인(Ground line) 등이 메탈라인(Metal line)으로 형성되어 있으며, 이러한 각 라인을 반도체칩의 상면에 부착되어 있는 칩 패드와 연결되어 외부로 인출가능하게 되어 있다.
이때, 상기 반도체칩은 패키지 공정을 하여 외부로 부터 보호하게 되는데, 이러한 패키지 공정은 소잉공정, 다이본딩, 와이어본딩, 몰딩, 포밍 등의 공정으로 이루어 지는바, 상기한 와이어본딩은 반도체칩 상에 형성되는 칩패드와 패키지의 외부로 인출되는 리드프레임과의 본딩을 말한다.
여기서, 종래의 리드프레임 구조는, 통상 반도체칩이 탑재되는 탑재판과, 상기한 탑재판의 각 모서리에 다운셋을 가지면서 일체로 형성되어 탑재판을 지지 고정하는 타이바와, 상기한 탑재판의 외주면 둘레에 위치되어 와이어를 매개체로 하여 반도체칩 상의 칩패드와 연결되는 리드로 구성된다.
그러나, 이러한 종래의 리드프레임은 최근 반도체칩의 고집적화에 따른 칩패드의 수적인 증가 즉, 신호라인 패드, 파워라인 패드, 그라운드라인 패드 등의 증가에 대하여 충분히 대응하지 못하는 단점이 있었다.
예컨데, 반도체칩 제조공정의 고집적화에 따라 반도체칩 상의 칩패드 설치 갯수는 증가하나, 상기 칩패드에 와이어로 연결되는 리드프레임의 리드 형성 갯수는 이에 대응하여 증가하지 못하여 새로운 와이어본딩이나, 혹은 새로운 구조의 리드프레임을 요구하게 되는 것이다. 이러한 요구를 만족시키기 위하여 본 출원인은 특허출원 제 95-69099호(출원일;1995.12.30)의 "반도체 패키지의 리드프레임"을 출원하였다.
이러한 반도체 패키지의 리드프레임 구성은, 파워본딩 및 그라운드본딩을 할 수 있도록 더블링 형태를 갖는 제1링과 제2링이 더 형성된 것이다. 그러나, 상기한 더블링의 상면은 평평하게 되어 있음으로써, 이러한 더블링에 파워본딩 및 그라운드본딩을 위한 정확한 위치를 정확하게 쉽게 확인할 수 없음으로서, 와이어본딩 불량이 발생되어 생산성이 저하되는 등의 문제점이 있었던 것이다.
본 고안의 목적은 이와같은 문제점을 해소하기 위하여 안출된 것으로서, 반도체 패키지의 리드프레임에 파워본딩 및 그라운드본딩을 용이하게 할 수 있도록 형성된 더블링의 상면에 반구형상의 홈을 형성하여 와이어 본딩시 이 반구형상의 홈에 의해 상기한 더블링에 와이어본딩되는 위치를 정확하게 확인할 수 있도록 함으로써, 불량을 방지하고, 생산성을 향상시키도록 된 반도체 패키지의 리드프레임을 제공함에 있다.
도 1은 본 고안에 따른 리드프레임의 구조를 나타낸 평면도
도 2는 도 1의 "A"부 확대도
도 3은 도 2의 B-B선 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
1 - 탑재판 2 - 타이바
3 - 리드 4 - 제1링
5 - 제2링 6 - 반구형상의 홈
이하, 본 고안을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 고안에 따른 리드프레임의 구조를 나타낸 평면도이고, 도 2는 도 1의 "A"부 확대도이며, 도 3은 도 2의 B-B선 단면도이다. 도시된 바와같이 본 고안에 따른 반도체 패키지의 리드프레임은, 반도체칩이 탑재되는 탑재판(1)과, 상기한 탑재판(1)의 각 모서리에 다운셋을 가지면서 일체로 형성되어 상기 탑재판(1)을 지지 고정하는 타이바(2)와, 상기한 탑재판(1)의 외주면 둘레에 위치되어 와이어를 매개체로 하여 반도체칩 상의 칩패드와 연결되는 리드(3)로 구성되고, 상기한 리드(3)의 선단과 상기한 탑재판(1) 사이에 더블링(Double Ring) 형태를 갖는 제1링(4)과 제2링(5)이 형성되어 있는 반도체 패키지의 리드프레임에 있어서, 상기한 더블링 형태의 제1링(4)과 제2링(5)의 상면에 각각 반구형상의 홈(6)이 일정 간격으로 배열되도록 형성되어 있는 것이다.
이와같이 구성된 본 고안은, 반도체 패키지의 리드프레임에 형성된 제1,2링(4)(5)에 각각 파워본딩 및 그라운드본딩 되는 것으로, 이러한 파워본딩 및 그라운드본딩은, 제1링(4)에 파워본딩되면, 제2링(5)에는 그라운드본딩 되고, 또는 제1링(4)에 그라운드본딩되면, 제2링(5)에는 파워본딩이 되는 것이다.
이와같이 제1,2링(4)(5)에 각각 파워본딩 및 그라운드본딩 될 때, 통상 패턴 인식 시스템(PRS)을 사용하여 와이어본딩 위치를 확인하는데, 이러한 패턴 인식 시스템으로 상기한 제1,2링(4)(5)을 인식하여 여기에 와이어본딩을 실시하는데, 상기한 제1,2링(4)(5)의 상면에 형성된 반구형상의 홈(6)에 의해 음양이 표현됨으로써, 상기한 패턴 인식 시스템으로 정확한 와이어본딩 위치를 확인할 수 있는 것이다. 즉, 상기한 제1,2링(4)(5)의 상면에 형성된 반구형상의 홈(6)과 홈(6) 사이를 상기한 패턴 인식 시스템으로 정확하게 인식하고, 이와같이 인식된 위치에 파워본딩이나, 그라운드본딩을 하는 것이다.
이상의 설명에서 알 수 있듯이 본 고안의 반도체 패키지의 리드프레임에 의하면, 파워본딩 및 그라운드본딩이 되도록 형성된 더블링의 표면에 반구형상의 홈을 형성하여 와이어본딩 되는 위치를 정확하게 확인할 수 있음으로써, 불량을 방지하고, 생산성을 향상시킬 수 있는 효과가 있다.

Claims (1)

  1. 반도체칩이 탑재되는 탑재판(1)과, 상기한 탑재판(1)의 각 모서리에 다운셋을 가지면서 일체로 형성되어 상기 탑재판(1)을 지지 고정하는 타이바(2)와, 상기한 탑재판(1)의 외주면 둘레에 위치되어 와이어를 매개체로 하여 반도체칩 상의 칩패드와 연결되는 리드(3)로 구성되고, 상기한 리드(3)의 선단과 상기한 탑재판(1) 사이에 더블링(Double Ring) 형태를 갖는 제1링(4)과 제2링(5)이 형성되어 있는 반도체 패키지의 리드프레임에 있어서, 상기한 더블링 형태의 제1링(4)과 제2링(5)의 상면에 각각 반구형상의 홈(6)이 일정 간격으로 배열되도록 형성되어 있는 것을 특징으로 하는 반도체 패키지의 리드프레임.
KR2019970043966U 1997-12-30 1997-12-30 반도체 패키지의 리드프레임 KR200270526Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019970043966U KR200270526Y1 (ko) 1997-12-30 1997-12-30 반도체 패키지의 리드프레임

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019970043966U KR200270526Y1 (ko) 1997-12-30 1997-12-30 반도체 패키지의 리드프레임

Publications (2)

Publication Number Publication Date
KR19990031257U KR19990031257U (ko) 1999-07-26
KR200270526Y1 true KR200270526Y1 (ko) 2002-05-09

Family

ID=53898210

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019970043966U KR200270526Y1 (ko) 1997-12-30 1997-12-30 반도체 패키지의 리드프레임

Country Status (1)

Country Link
KR (1) KR200270526Y1 (ko)

Also Published As

Publication number Publication date
KR19990031257U (ko) 1999-07-26

Similar Documents

Publication Publication Date Title
US5640044A (en) Semiconductor device and method of producing said semiconductor device
US6204553B1 (en) Lead frame structure
US6946729B2 (en) Wafer level package structure with a heat slug
US6774479B2 (en) Electronic device having a semiconductor chip on a semiconductor chip connection plate and a method for producing the electronic device
KR100364978B1 (ko) 반도체패키지의 와이어 본딩용 클램프 및 히트블록
KR200270526Y1 (ko) 반도체 패키지의 리드프레임
KR100268756B1 (ko) 리드프레임의 분리형 다이패드구조
KR0137068B1 (ko) 리드 프레임
US20080038872A1 (en) Method of manufacturing semiconductor device
KR0129004Y1 (ko) 리드 프레임
KR100216843B1 (ko) 리드프레임의 구조 및 이를 이용한 반도체 패키지
KR20090012378A (ko) 반도체 패키지
JPS62144349A (ja) 半導体装置用リ−ドフレ−ムおよびその製造方法
JPH04267545A (ja) 樹脂封止型半導体装置
JPH05243464A (ja) リードフレーム及びこれを用いた樹脂封止型半導体装置
KR100575859B1 (ko) 볼 그리드 어레이 패키지
KR940006581B1 (ko) LOC (Lead on Chip) 패케이지
JPH04168759A (ja) 半導体装置及びリードフレームとその製造方法
KR100379082B1 (ko) 반도체패키지용 리드프레임
KR100460072B1 (ko) 반도체패키지
JPH02202046A (ja) リードフレームおよびこれを用いた半導体装置の製造方法
KR20030079170A (ko) 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
KR20010027844A (ko) 리드 프레임
KR19990027276U (ko) 반도체 패키지
KR19980060676A (ko) 반도체 리드 프레임

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20120313

Year of fee payment: 11

EXPY Expiration of term