JPH04168759A - 半導体装置及びリードフレームとその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title description 5
- 239000011347 resin Substances 0.000 claims abstract description 13
- 229920005989 resin Polymers 0.000 claims abstract description 13
- 239000011810 insulating material Substances 0.000 claims description 7
- 239000000919 ceramic Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 3
- 238000005452 bending Methods 0.000 abstract description 2
- 238000007665 sagging Methods 0.000 abstract description 2
- 238000000465 moulding Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000007789 sealing Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/484—Connecting portions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の１つであるプラスチックモールドＩＣ及び
そのリードフレームに関し、 半導体チップとインナーリード間をロングワイヤーでワ
イヤーボンディングした場合の、ワイヤーのたるみによ
るワイヤーとダイステージ間、又はワイヤー同土間の短
絡を防止することを目的とし、 少なくとも表面が絶縁性材料よりなり、且つ半導体チッ
プ搭載部の周囲にダム部を有するダイステージと、複数
のリードを具備したリードフレームのダイステージに、
半導体チップが搭載され、該半導体チップの電極パッド
とインナーリードとの間を配線するワイヤーが前記ダム
部に接触してワイヤボンディングされ、さらにこれらが
樹脂封止されて成るように構成する。
そのリードフレームに関し、 半導体チップとインナーリード間をロングワイヤーでワ
イヤーボンディングした場合の、ワイヤーのたるみによ
るワイヤーとダイステージ間、又はワイヤー同土間の短
絡を防止することを目的とし、 少なくとも表面が絶縁性材料よりなり、且つ半導体チッ
プ搭載部の周囲にダム部を有するダイステージと、複数
のリードを具備したリードフレームのダイステージに、
半導体チップが搭載され、該半導体チップの電極パッド
とインナーリードとの間を配線するワイヤーが前記ダム
部に接触してワイヤボンディングされ、さらにこれらが
樹脂封止されて成るように構成する。
本発明は半導体装置の１つであるプラスチックモールド
ＩＣ及びそのリードフレームに関する。
ＩＣ及びそのリードフレームに関する。
近年、プラスチックモールドパッケージにおいても多ピ
ン化が進んでいる。これに伴い、リードフレームのイン
ナーリードの数が増え、ダイステージ上のチップとの距
離が遠くなり、チップとインナーリード間のワイヤーボ
ンディングの際にロングワイヤーとならざるを得なくな
り、ワイヤーとダイステージ間、又はワイヤー同土間の
短絡が問題となっている。
ン化が進んでいる。これに伴い、リードフレームのイン
ナーリードの数が増え、ダイステージ上のチップとの距
離が遠くなり、チップとインナーリード間のワイヤーボ
ンディングの際にロングワイヤーとならざるを得なくな
り、ワイヤーとダイステージ間、又はワイヤー同土間の
短絡が問題となっている。
従来の多ピン・プラスチックパッケージにおいて、ワイ
ヤーボンディングがロングワイヤーとなる場合には第５
図に示す如き対策をとっている。
ヤーボンディングがロングワイヤーとなる場合には第５
図に示す如き対策をとっている。
同図（ａ）は樹脂を透視した平面図、（ｂ）はａ図のｂ
−ｂ線における断面図である。同図において、１は複数
のリード２ （それぞれアラクーリード２ａとインナー
リード２ｂとよりなる）とサポートパー３と、該サポー
トバーに支持されているダイステージ４とよりなるリー
ドフレームである。
−ｂ線における断面図である。同図において、１は複数
のリード２ （それぞれアラクーリード２ａとインナー
リード２ｂとよりなる）とサポートパー３と、該サポー
トバーに支持されているダイステージ４とよりなるリー
ドフレームである。
そして該リードフレームのダイステージ４には半導体チ
ップ５が搭載されると共に、その周囲に、複数の配線中
継パターン６が形成された絶縁フィルム７が配設されて
いる。そして半導体チップ５の電極パッド５ａとインナ
ーリード２ｂとの間をワイヤ８によりワイヤボンディン
グを行なう際は、配線中継パターン６を中継して行ない
、ロングワイヤーとなるのを防止している。なお９は封
止樹脂である。
ップ５が搭載されると共に、その周囲に、複数の配線中
継パターン６が形成された絶縁フィルム７が配設されて
いる。そして半導体チップ５の電極パッド５ａとインナ
ーリード２ｂとの間をワイヤ８によりワイヤボンディン
グを行なう際は、配線中継パターン６を中継して行ない
、ロングワイヤーとなるのを防止している。なお９は封
止樹脂である。
上記従来のロングワイヤー防止方法では、リードフレー
ムに配線中継パターンを設けるため、リードフレームの
製造コストを引き上げるという問題がある。またワイヤ
ーボンディング工程では通常（配線中継パターンを使用
しない場合）の２倍の工数を必要とするためパッケージ
の製造コストを引き上げるという問題がある。
ムに配線中継パターンを設けるため、リードフレームの
製造コストを引き上げるという問題がある。またワイヤ
ーボンディング工程では通常（配線中継パターンを使用
しない場合）の２倍の工数を必要とするためパッケージ
の製造コストを引き上げるという問題がある。
本発明は上記従来の問題点に鑑み、半導体チップとイン
ナーリード間をロングワイヤーでワイヤーボンディング
した場合の、ワイヤーのたるみによるワイヤーとダイス
テージ間、又はワイヤー同土間の短絡を防止可能とした
半導体装置及びリードフレームとその製造方法を提供す
ることを目的とする。
ナーリード間をロングワイヤーでワイヤーボンディング
した場合の、ワイヤーのたるみによるワイヤーとダイス
テージ間、又はワイヤー同土間の短絡を防止可能とした
半導体装置及びリードフレームとその製造方法を提供す
ることを目的とする。
上記目的を達成するために本発明の半導体装置では、少
なくとも表面が絶縁性材料よりなり、且つ半導体チップ
搭載部の周囲にダム部１１を有するダイステージ１０と
、複数のリードを具備したリードフレームに、半導体チ
ップ１２が搭載され、該半導体チップの電極パッド１２
ａとインナーリード１４ｂとの間を配線するワイヤー１
５が前記ダム部１１の上部に接触してワイヤーボンディ
ングされ、さらにこれらが樹脂封止されて成ることを特
徴とする。
なくとも表面が絶縁性材料よりなり、且つ半導体チップ
搭載部の周囲にダム部１１を有するダイステージ１０と
、複数のリードを具備したリードフレームに、半導体チ
ップ１２が搭載され、該半導体チップの電極パッド１２
ａとインナーリード１４ｂとの間を配線するワイヤー１
５が前記ダム部１１の上部に接触してワイヤーボンディ
ングされ、さらにこれらが樹脂封止されて成ることを特
徴とする。
また本発明のリードフレームでは、少なくとも表面が絶
縁性材料よりなり、且つ半導体チップ搭載部の周囲にダ
ム部１１を有するダイステージ１０と、該ダイステージ
１０とは別に形成されたダイステージを有しないリード
フレーム１７とが結合されて成ることを特徴とする。
縁性材料よりなり、且つ半導体チップ搭載部の周囲にダ
ム部１１を有するダイステージ１０と、該ダイステージ
１０とは別に形成されたダイステージを有しないリード
フレーム１７とが結合されて成ることを特徴とする。
本発明では、半導体チップ１２の電極パッド１２ａとイ
ンナーリード１４ｂとの間をワイヤボンディングしたワ
イヤー１５をダム部１１の上部に接触させているため、
ワイヤー１５にたるみがなく、従ってワイヤー同土間の
短絡を防止することができる。またダイステージ１０の
表面が絶縁性であるので、ワイヤー１５とダイステージ
１０間の短絡も発生しない。
ンナーリード１４ｂとの間をワイヤボンディングしたワ
イヤー１５をダム部１１の上部に接触させているため、
ワイヤー１５にたるみがなく、従ってワイヤー同土間の
短絡を防止することができる。またダイステージ１０の
表面が絶縁性であるので、ワイヤー１５とダイステージ
１０間の短絡も発生しない。
第１図は本発明の半導体装置の実施例を示す図であり、
（ａ）は平面図、（ｂ）はａ図のｂ−ｂ線における断面
図である。
（ａ）は平面図、（ｂ）はａ図のｂ−ｂ線における断面
図である。
同図において、１０はダイステージであり、該ダイステ
ージ１０は少なくとも表面が絶縁材料１０ｂ（例えば樹
脂又はセラミック）で形成され、且つ半導体チップ搭載
部の周囲には、搭載される半導体チップの高さより高い
ダム部１１が形成され、チップ搭載部には半導体チップ
１２が搭載されている。
ージ１０は少なくとも表面が絶縁材料１０ｂ（例えば樹
脂又はセラミック）で形成され、且つ半導体チップ搭載
部の周囲には、搭載される半導体チップの高さより高い
ダム部１１が形成され、チップ搭載部には半導体チップ
１２が搭載されている。
１３は該ダイステージ１０を支持するサポートパー、１
４はアウターリード１４ａとインナーリード１４ｂとよ
りなるリードである。１５は半導体チップ１２の電極パ
ッド１２ａとインナーリード１４ｂとの間を配線するワ
イヤーであり、該ワイヤー１５はダム部１１の上部に接
触し、たるみのない状態でワイヤボンディングされてい
る。１６は封止樹脂で半導体チップ１２を搭載したダイ
ステージ１０とインナーリード１４ａ及びサポートパー
１３を封止している。
４はアウターリード１４ａとインナーリード１４ｂとよ
りなるリードである。１５は半導体チップ１２の電極パ
ッド１２ａとインナーリード１４ｂとの間を配線するワ
イヤーであり、該ワイヤー１５はダム部１１の上部に接
触し、たるみのない状態でワイヤボンディングされてい
る。１６は封止樹脂で半導体チップ１２を搭載したダイ
ステージ１０とインナーリード１４ａ及びサポートパー
１３を封止している。
このように構成された本実施例は、半導体チップの電極
パッド１２ａとインナ−リード１４ｂ間を配線したワイ
ヤー１５がダム部１１の上部に接触してワイヤーボンデ
ィングされ、たるみがないためワイヤー同士の短絡は防
止される。またダイステージ１０の表面が絶縁性である
ためワイヤー１５が接触しても短絡することはない。
パッド１２ａとインナ−リード１４ｂ間を配線したワイ
ヤー１５がダム部１１の上部に接触してワイヤーボンデ
ィングされ、たるみがないためワイヤー同士の短絡は防
止される。またダイステージ１０の表面が絶縁性である
ためワイヤー１５が接触しても短絡することはない。
第２図は本発明のリードフレームの実施例を示す図であ
り、（ａ）は平面図、（ｂ）はａ図のｂ−ｂ線における
断面図である。
り、（ａ）は平面図、（ｂ）はａ図のｂ−ｂ線における
断面図である。
本実施例は、同図に示すように、ダイステージ１０と、
ダイステージを有しないリードフレーム１７とを別々に
形成し、該リードフレーム１７のサポートパー１３にダ
イステージ１０を接合支持させたものである。そしてダ
イステージ１０は、半導体チップ搭載部の周囲にダム部
１１が形成された金属板１０ａを樹脂又はセラミック等
の絶縁材料１０ｂで被覆している。あるいは全体をセラ
ミックで形成しても良い。
ダイステージを有しないリードフレーム１７とを別々に
形成し、該リードフレーム１７のサポートパー１３にダ
イステージ１０を接合支持させたものである。そしてダ
イステージ１０は、半導体チップ搭載部の周囲にダム部
１１が形成された金属板１０ａを樹脂又はセラミック等
の絶縁材料１０ｂで被覆している。あるいは全体をセラ
ミックで形成しても良い。
またダイステージを有しないリードフレーム１７は金属
板より形成され、外周にタイバー１７８が設けられ、該
タイバーより内側に向って複数のり−ド１４と複数のサ
ポートパー１３が形成されている。
板より形成され、外周にタイバー１７８が設けられ、該
タイバーより内側に向って複数のり−ド１４と複数のサ
ポートパー１３が形成されている。
ダイステージ１０とリードフレーム１７のサポートパ−
１３との接合は、接着剤による接着か、又はレーザによ
る溶接の何れでも良い。なおこの接合はダイステージ１
０に半導体チップを搭載する前でも、あるいは搭載後の
何れでも良いが、搭載後に接合した場合には、リードフ
レームに半導体チップ搭載工程での熱処理を加える必要
がなく、該リードフレームの酸化を防止することが可能
となる利点がある。
１３との接合は、接着剤による接着か、又はレーザによ
る溶接の何れでも良い。なおこの接合はダイステージ１
０に半導体チップを搭載する前でも、あるいは搭載後の
何れでも良いが、搭載後に接合した場合には、リードフ
レームに半導体チップ搭載工程での熱処理を加える必要
がなく、該リードフレームの酸化を防止することが可能
となる利点がある。
このように構成された本実施例は、第３図の如く、ダイ
ステージ１０に半導体チップ１２を搭載し、その電極パ
ッドとインナーリード１４ｂとの間をワイヤー１５でワ
イヤーボンディングするのであるが、その際ワイヤー１
５はダム部１１の上部に接触させ、たるみを生じない様
にする。この後樹脂により封止し、リードフレームのダ
イパー１７８及びサポートパー１３を切断除去した後、
アウターリード１４ａを折曲成形して第１図の如き半導
体装置を形成することができる。
ステージ１０に半導体チップ１２を搭載し、その電極パ
ッドとインナーリード１４ｂとの間をワイヤー１５でワ
イヤーボンディングするのであるが、その際ワイヤー１
５はダム部１１の上部に接触させ、たるみを生じない様
にする。この後樹脂により封止し、リードフレームのダ
イパー１７８及びサポートパー１３を切断除去した後、
アウターリード１４ａを折曲成形して第１図の如き半導
体装置を形成することができる。
本実施例によれば、ワイヤー１５をダム部１０に接触さ
せ、たるみのない状態で配線できるので、樹脂封止の際
にもワイヤー１５が動くことがなく、ワイヤー同士の短
絡を防止することができる。またダイステージ１０が絶
縁性であるためワイヤー１５とダイステージ１０との短
絡もない。また搭載した半導体チップの周囲がダム部１
１によって囲われるため、半導体チップの基板である３
ｉと樹脂封止との熱膨張のミスマツチによる基板実装時
の熱応力も緩和することが可能であり、形状効果からソ
リも防止できる。さらにダイステージ１０の材料として
、熱膨張率がＳｉ に近い例えばＡＩＮ （窒化アルミ
ニウム）を選べば、半導体チップのソリや欠け、割れ等
を防止することが可能である。またセラミック（Ａ Ａ
Ｎを含む）は熱伝導性が良好なため、半導体チップに
発生する熱を逃がすことも可能となる。
せ、たるみのない状態で配線できるので、樹脂封止の際
にもワイヤー１５が動くことがなく、ワイヤー同士の短
絡を防止することができる。またダイステージ１０が絶
縁性であるためワイヤー１５とダイステージ１０との短
絡もない。また搭載した半導体チップの周囲がダム部１
１によって囲われるため、半導体チップの基板である３
ｉと樹脂封止との熱膨張のミスマツチによる基板実装時
の熱応力も緩和することが可能であり、形状効果からソ
リも防止できる。さらにダイステージ１０の材料として
、熱膨張率がＳｉ に近い例えばＡＩＮ （窒化アルミ
ニウム）を選べば、半導体チップのソリや欠け、割れ等
を防止することが可能である。またセラミック（Ａ Ａ
Ｎを含む）は熱伝導性が良好なため、半導体チップに
発生する熱を逃がすことも可能となる。
第４図は本発明のリードフレームの他の実施例を示す図
である。同図において第２図と同一部分は同一符号を付
して示した。
である。同図において第２図と同一部分は同一符号を付
して示した。
本実施例は基本的には第２図に示した前実施例と同様で
あり、異なるところは、ダイステージ１０をサポートバ
ーの代りにインナリード１４ｂに接合支持させたことで
ある。従って本実施例は前実施例と同様な効果がある上
、サポートバーが必要でないため多ピン化に有利であり
、さらにインナーリード１４ｂが固定されるためインナ
ーリードの変形を防止できる利点がある。
あり、異なるところは、ダイステージ１０をサポートバ
ーの代りにインナリード１４ｂに接合支持させたことで
ある。従って本実施例は前実施例と同様な効果がある上
、サポートバーが必要でないため多ピン化に有利であり
、さらにインナーリード１４ｂが固定されるためインナ
ーリードの変形を防止できる利点がある。
以上説明した様に、本発明によれば、半導体チップの電
極パッドとインナーリード間のボンディングワイヤーの
短絡を防止可能とし、さらにパッケージクラックやチッ
プのクラック防止も可能となり、半導体装置の信頼性向
上に寄与するところ大である。
極パッドとインナーリード間のボンディングワイヤーの
短絡を防止可能とし、さらにパッケージクラックやチッ
プのクラック防止も可能となり、半導体装置の信頼性向
上に寄与するところ大である。
第１図は本発明の半導体装置の実施例を示す図、第２図
は本発明のリードフレームの実施例を示す図、 第３図は本発明のリードフレームに半導体チップを搭載
しワイヤーボンディングした状態を示す図、 第４図は本発明のリードフレームの他の実施例を示す図
、 第５図は従来のプラスチックパッケージを示す図である
。 図において、 １０はダイステージ、 １１はダム部、 １２は半導体チップ、 １２ａは電極パッド、 １３はサポートバー、 １４はリード、 １４ａはアウターリード、 １４ｂはインナーリード、 １５はワイヤー、 １６は封止樹脂、 １７はリードフレーム、 １７ａはタイバー を示す。
は本発明のリードフレームの実施例を示す図、 第３図は本発明のリードフレームに半導体チップを搭載
しワイヤーボンディングした状態を示す図、 第４図は本発明のリードフレームの他の実施例を示す図
、 第５図は従来のプラスチックパッケージを示す図である
。 図において、 １０はダイステージ、 １１はダム部、 １２は半導体チップ、 １２ａは電極パッド、 １３はサポートバー、 １４はリード、 １４ａはアウターリード、 １４ｂはインナーリード、 １５はワイヤー、 １６は封止樹脂、 １７はリードフレーム、 １７ａはタイバー を示す。
Claims (1)
- 【特許請求の範囲】 １、少なくとも表面が絶縁性材料よりなり、且つ半導体
チップ搭載部の周囲にダム部（１１）を有するダイステ
ージ（１０）と、複数のリード（１４）を具備したリー
ドフレームに、半導体チップ（１２）が搭載され、該半
導体チップの電極パッド（１２ａ）とインナーリード（
１４ｂ）との間を配線するワイヤー（１５）が前記ダム
部（１１）の上部に接触してワイヤボンディングされ、
さらにこれらが樹脂封止されて成ることを特徴とする半
導体装置。 ２、少なくとも表面が絶縁性材料よりなり、且つ半導体
チップ搭載部の周囲にダム部（１１）を有するダイステ
ージ（１０）と、該ダイステージ（１０）とは別に形成
されたダイステージを有しないリードフレーム（１７）
とが結合されて成ることを特徴とするリードフレーム。 ３、上記ダイステージ（１０）が金属板（１０ａ）に樹
脂又はセラミックを被覆したものであることを特徴とす
る請求項２記載のリードフレーム。 ４、上記ダイステージ（１０）がセラミックで形成され
たものであることを特徴とする請求項２記載のリードフ
レーム。 ５、上記ダイステージ（１０）がリードフレーム（１７
）のサポートバー（１３）又はインナーリード（１４ｂ
）に接合支持されていることを特徴とする請求項２記載
のリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2293656A JPH04168759A (ja) | 1990-11-01 | 1990-11-01 | 半導体装置及びリードフレームとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2293656A JPH04168759A (ja) | 1990-11-01 | 1990-11-01 | 半導体装置及びリードフレームとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04168759A true JPH04168759A (ja) | 1992-06-16 |
Family
ID=17797547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2293656A Pending JPH04168759A (ja) | 1990-11-01 | 1990-11-01 | 半導体装置及びリードフレームとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04168759A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303985B1 (en) * | 1998-11-12 | 2001-10-16 | Micron Technology, Inc. | Semiconductor lead frame and package with stiffened mounting paddle |
| US7812432B2 (en) * | 2008-03-07 | 2010-10-12 | Chipmos Technologies Inc. | Chip package with a dam structure on a die pad |
| WO2012046606A1 (ja) * | 2010-10-06 | 2012-04-12 | 三菱重工業株式会社 | 光電変換装置の製造方法 |
-
1990
- 1990-11-01 JP JP2293656A patent/JPH04168759A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303985B1 (en) * | 1998-11-12 | 2001-10-16 | Micron Technology, Inc. | Semiconductor lead frame and package with stiffened mounting paddle |
| US7812432B2 (en) * | 2008-03-07 | 2010-10-12 | Chipmos Technologies Inc. | Chip package with a dam structure on a die pad |
| WO2012046606A1 (ja) * | 2010-10-06 | 2012-04-12 | 三菱重工業株式会社 | 光電変換装置の製造方法 |
| US9012256B2 (en) | 2010-10-06 | 2015-04-21 | Mitsubishi Heavy Industries, Ltd. | Process for producing photovoltaic device |
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