KR20020096749A - 반도체 소자의 평탄화 방법 - Google Patents

반도체 소자의 평탄화 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, CMP 또는 에치백 공정전에 하지막의 상부에 감광제를 도포하고, 도포된 감광제 상에 이온 주입공정을 실시하여 부분적으로 불균일한 높이를 가지는 하지막의 소정 부위에 고의로 손상을 줌으로써, 후속 공정중에 행해지는 연마공정시 상기 하지막중 손상되는 정도가 높은 부위가 더욱 빠른 식각율을 갖도록 하여 균일한 평탄화공정을 진행할 수 있는 반도체 소자의 평탄화 방법을 제시한다.

Description

반도체 소자의 평탄화 방법{Method of planarization for semiconductor device}
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, 특히, 반도체 소자의 평탄화 공정에 관한 것이다.
반도체 소자의 집적도가 증가함과 더불어 다층배선 공정이 실용화됨에 따라,층간막에 있어서 글로벌(global) 평탄화의 중요성이 더해 가고 있다. 반도체 제조공정에 있어서 이러한 평탄화를 달성하는 방법으로 보편화 된 기술은 웨이퍼의 표면을 일정두께로 식각하는 에치백(etch back) 방법과, 고온에서 표면을 녹임으로 평탄화를 달성하는 리플로우(reflow) 방법, 연마제를 사용하여 웨이퍼의 표면을 문질러서(scrubbing) 평탄화를 달성하는 화학기계적 연마방법 등이 있다. 이런가운데 새로운 기술로 주목받기 시작한 것이 연마제를 사용하여 웨이퍼의 표면을 문질러서 평탄화를 달성하는 CMP 평탄화방법이다.
CMP 장치는 폴리싱 패드와 슬러리를 이용하는 기계적인 방법과 슬러리(slurry) 용액내의 화학적 성분을 이용하는 화학적인 방법을 병합하여 웨이퍼의 표면을 기계-화학적으로 연마한다. 즉 웨이퍼 막질과 패드사이의 기계적인 마멸효과와 슬러리내에 포함된 식각용 화학물질에 의한 연마의 효과를 동시에 이용하여 막질을 평탄화하는 방법이다.
그러나, 상기의 평탄화방법들은 하지막의 높낮이에 따라 동일하게 적용됨에 따라 이러한 부분을 평탄화시킨다고 하더라도 하지막의 일정 부분의 높낮이의 형태를 그대로 따라가게 된다. 이로 인해, 평탄화 공정을 진행한다 하더러도 평탄화되는 막이 균일한 높낮이를 갖도록 평탄화하기는 어려운 실정이다. 따라서, 후속 공정에서 많은 문제점을 야기하고 신뢰도 향상에도 많은 영향을 미친다.
따라서, 본 발명은 상기의 문제점을 해결하기 위해 안출된 것으로, CMP 공정전에 하지막의 상부에 감광제를 도포하고, 도포된 감광제 상에 이온 주입공정을 실시하여 부분적으로 불균일한 높이를 가지는 하지막의 소정 부위에 고의로 손상을 줌으로써, 후속 공정중에 행해지는 연마공정시 상기 하지막의 높이에 따라 그 연마율이 바뀌게 되어 평탄화를 원만히 진행할 수 있도록 하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 하부층
13 : 층간절연막 100 : 감광제
상술한 목적을 달성하기 위해 본 발명은 표면의 높낮이가 다른 하지막이 형성된 반도체 기판이 제공되고, 상기 하지막의 상부에 감광제를 형성하는 단계; 전체 구조 상부에 이온 주입공정을 진행하여 상기 하지막의 높낮이에 따라 도펀트의 양을 다르게 주입하는 단계; 및 상기 감광제를 제거한 후, 평탄화 공정을 진행하여 상기 하지막을 평탄화하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1a를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 불균일한 높낮이를 가지는 하부층(12)이 형성되고, 그 상부에 층간 절연막(13)이 형성된 하지막(10)이 마련된다.
도 1b를 참조하면, 상기 하지막(10)의 상부에 감광제(Photo resist; 100)가 전면 형성되고, 그 상부에 이온 주입(Ion implanting)공정이 행해진다. 상기 감광제(100)는 상기 하지막(10)의 최대 높낮이 차 이상의 두께로 형성된다. 상기 이온 주입공정에 사용되는 도펀트(Dopant)들은 어느 하나에 한정되지 않고 모든 종류의 도펀트들이 사용될 수 있다. 예를 들면, As, P, B11, BF2, N2등이 사용될 수 있다. 또한, 상기 이온 주입공정에 사용되는 에너지와 도펀트의 양은 상기 하지막의 높낮이의 차이에 따라 선택될 수 있다.
도 1c를 참조하면, 상기 하지막(10) 상부에 형성된 감광제(100)를 제거한 후, CMP 또는 에치백 공정을 행하여 상기 하지막(10)을 평탄화한다.
즉, 상기와 같이 본 발명은 하지막의 높낮이에 따라 상기 하지막에 서로 다른 연마율을 제공하는 방법을 제공하는데, 그 방법으로 감광막 코팅과 이온 주입공정을 실시한다. 불균일한 높낮이를 가지는 상기 하지막의 상부에 감광막을 일정한 두께로 형성하면, 상기 하지막의 평탄도와 관계없이 감광제가 평탄하게 전면에 도포된다. 이 경우 상기 하지막의 높낮이에 따라 감광제가 도포된 높이가 상대적으로 변하게 된다.
이어서, 이온 주입공정을 행하면 도 1b에 도시된 바와 같이 손상이 가장 밀집되는 부위, 즉 도펀트가 가장 많이 분포하는 "Rp"를 일정한 값으로 가지게 된다. 상기 "Rp"는 웨이퍼 전면에서 균일하게 분포되므로 하지막의 높낮이에 따라 서로 다르게 분포가 되게 된다.
그런 다음, 상기 감광제를 제거한다. 이 상태에서의 높은 토폴로지의 하지막은 상대적으로 많은 손상을 가지게 되므로, 후속 공정인 CMP 또는 에치백시에 매우 높은 연마율을 가진다. 이 손상은 이온 주입공정시 도펀트량에 의해 조절이 가능하며, 상기 하지막의 불균일한 높낮이에 대해서는 이온 주입에너지를 조절함으로써, 조절이 가능하다.
따라서, 본 발명은 반도체 소자의 평탄화에 이용되는 CMP 또는 에치백 공정전에 하지막의 높낮이에 각기 다른 손상을 줌으로써, 후속 공정인 연마 또는 에치백 공정시 상기 하지막중 손상되는 정도가 높은 부위가 더욱 빠른 식각율을 갖도록 하여 평탄화를 개선할 수 있다.
본 발명은 CMP 또는 에치백 공정전에 하지막의 상부에 감광제를 도포하고, 도포된 감광제 상에 이온 주입공정을 실시하여 부분적으로 불균일한 높이를 가지는 하지막의 소정 부위에 고의로 손상을 줌으로써, 후속 공정중에 행해지는 연마공정시 상기 하지막중 손상되는 정도가 높은 부위가 더욱 빠른 식각율을 갖도록 하여 균일한 평탄화공정을 진행할 수 있다.

Claims (4)

  1. 표면의 높낮이가 다른 하지막이 형성된 반도체 기판이 제공되고,
    상기 하지막의 상부에 감광제를 형성하는 단계;
    전체 구조 상부에 이온 주입공정을 진행하여 상기 하지막의 높낮이에 따라 도펀트의 양을 다르게 주입하는 단계; 및
    상기 감광제를 제거한 후, 평탄화 공정을 진행하여 상기 하지막을 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 이온 주입공정의 도펀트는 As, P, B11, BF2, N2중 어느 하나가 사용되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  3. 제 1 항에 있어서,
    상기 도펀트는 상기 하지막의 높이가 높은 부위일 수록 많이 주입되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  4. 제 1 항에 있어서,
    상기 평탄화 공정은 CMP 또는 에치백 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
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