KR20020085956A - 내부 전원 전압 발생회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 내부전원전압 발생회로에 관한 것으로, 액티브 동작시 내부전원전압(Vperi)을 검출하여 상기 내부전원전압(Vperi)의 반전위(1/2Vperi)를 갖는 신호를 전압 비교부로 발생하는 내부전원전압 검출부에 있어서, 상기 내부전원전압 검출부를 구성하는 다이오드 구조를 갖는 PMOS 트랜지스터(P4)(P5)에, 액티브 신호에 의해 구동되며 상기 PMOS 트랜지스터(P4)(P5)보다 전류 구동력이 큰 PMOS 트랜지스터(P6)(P7)를 병렬로 각각 구성하여 동작시키므로써, 상기 내부전원전압(Vperi)의 변화에 따른 응답 특성을 향상시킬 수 있는 잇점이 있다.

Description

내부 전원 전압 발생회로{INTERNAL SUPPLY VOLTAGE GENERATION CIRCUIT}
본 발명은 반도체 메모리 장치의 내부전원전압 발생회로에 관한 것으로, 특히 액티브 모드(active mode)에서 내부전원전압(Vperi)의 변동에 따른 응답 특성을 향상시킬 수 있는 내부전원전압 발생회로에 관한 것이다.
도 1은 종래의 내부전원전압 발생회로를 나타낸 회로도로서, 메모리 동작을 위한 내부회로(도시되지 않음)의 전원으로 사용되는 내부전원전압(Vperi)과, 정전원 회로(도시되지 않음)에서 발생되는 신호로서 외부 전원전압(Vcc)의 변화에도 항상 일정한 전압 레벨(Vperi1/2)을 갖는 기준 전압(VLR)과, 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)와 접지전압(Vss) 사이에 접속되며 상기 내부전원전압(Vperi)의 반전압(1/2)을 갖는 신호(A)를 발생하는 내부전원전압 검출부(10)와, 상기 기준 전압(VLR)과 상기 내부전원전압 검출부(10)로 부터의 신호(A)를 수신하여 비교 검출된 신호(B)를 발생하는 전압 비교부(20)와, 상기 전압 비교부(20)에서 수신된 신호에 의해 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)로 전원전압(Vcc)을 공급하는 전압 공급부(30)로 구성된다.
상기 내부전원전압 검출부(10)는 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)와 노드(Nd4) 사이에 접속되며 게이트가 상기 노드(Nd4)에 공통으로 접속된 PMOS 트랜지스터(P4)와, 상기 노드(Nd4)와 접지전압(Vss) 사이에 다이오드 구조로 접속된 PMOS 트랜지스터(P5)로 구성된다. 이때, 상기 노드(Nd4)의 전위는 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)와 접지전압(Vss) 사이에 다이오드 구조로 접속된 PMOS 트랜지스터(P4)(P5)에 의해 상기 내부전원전압(Vperi)의 반전압(1/2)을 갖게 된다.
상기 전압 비교부(20)는 노드(Nd2)의 신호가 '로우' 상태를 가질 때노드(Nd1) 및 상기 노드(Nd2)로 전원전압(Vcc)을 일정하게 공급하는 커런트 미러형 구조의 PMOS 트랜지스터(P1)(P2)와, 상기 기준 전압(VLR)에 의해 상기 노드(Nd1)의 전압을 노드(Nd3)로 전송하는 NMOS 트랜지스터(N1)와, 상기 노드(Nd4)의 신호에 의해 상기 노드(Nd2)의 전압을 상기 노드(Nd3)로 전송하는 NMOS 트랜지스터(N2)와, 상기 노드(Nd3)와 접지전압(Vss) 사이에 직렬 접속되며 액티브 신호(ACT)와 제어 신호(VLING)에 의해 제어되는 NMOS 트랜지스터(N3)(N4)와, 상기 노드(Nd3)와 접지전압(Vss) 사이에 접속되며 상기 제어 신호(VLING)에 의해 제어되는 NMOS 트랜지스터(N5)로 구성된다. 상기 제어 신호(VLING)는 정전원 회로(도시되지 않음)에서 출력된 신호로서, 외부 전원 전압(Vcc)의 변화에도 상기 NMOS 트랜지스터(N4)(N5)의 문턱전압(Vthn)을 일정하게 유지하는 신호이다.
상기 전원 공급부(30)는 상기 전압 비교부(20)에서 수신된 상기 노드(Nd1)의 신호가 '로우' 전위 레벨을 가질 때 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)로 전원전압(Vcc)을 공급하는 PMOS 트랜지스터(P3)로 구성된다.
일반적으로, 반도체 메모리 장치의 동작은 리드(read)/라이트(write) 동작을 하는 액티브 모드(active mode)와 그렇지 않은 스텐바이 모드(standby mode)로 나뉜다.
액티브 모드(ACT = '하이' 상태)에서는 상기 전압 비교부(20)에서 상기 내부전원전압 검출부(10)로부터 수신된 신호(A)와 기준 전압(VLR)을 비교한 신호(B)에 의해 전압 공급부(30)의 동작을 제어하므로써 출력단의 내부전원전압(Vperi)을 조절한다.
스텐바이 모드에서는 내부회로의 동작 전류가 액티브 모드에 비해 작기 때문에, 스텐바이 전류의 억제를 위해 상기 내부전원전압 검출부(10)의 PMOS 트랜지스터(P4)(P5)의 채널 길이를 키워 전류소모를 줄이고 있다. 또한, 상기 전압 비교부(20)에서도 스텐바이 전류 억제를 위해, 외부 전원전압(Vcc)의 변화에도 항상 일정한 NMOS 트랜지스터(N4)(N5)의 문턱전압 값을 갖는 상기 제어 신호(VLING)가 상기 NMOS 트랜지스터(N4)(N5)의 게이트에 인가되어 상기 NMOS 트랜지스터(N4)(N5)를 통해 접지전압(Vss)으로 흐르는 전류를 최소화 시키고 있다.
액티브 모드에서, 상기 내부전원전압 검출부(10)로부터 수신된 신호(A)가 기준 전압(VLR)보다 전압 레벨이 낮을 경우 상기 전압 비교부(20)는 '로우' 신호(B)를 출력하여 상기 전압 공급부(30)의 PMOS 트랜지스터(P3)를 턴온시킴으로써, 내부전원전압(Vperi)을 출력하는 단자(Nd5)에 전류를 공급하게 된다. 반면에, 상기 내부전원전압 검출부(10)로부터 수신된 신호(A)가 기준 전압(VLR)보다 전압 레벨이 높을 경우 상기 전압 비교부(20)는 '하이' 신호(B)를 출력하여 상기 전압 공급부(30)의 PMOS 트랜지스터(P3)를 턴오프시킴으로써, 내부전원전압(Vperi)을 출력하는 단자(Nd5)로 전류가 공급되는 것을 차단시키게 된다.
상기 내부전원전압 검출부(10)는 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)와 접지전압(Vss) 사이에 다이오드 구조로 접속된 PMOS 트랜지스터(P4)(P5)에 의해 상기 내부전원전압(Vperi)의 반전압(1/2)을 갖는 신호(A)를 출력한다.
도 2는 도 1에 도시된 내부전원전압 발생회로의 액티브 모드에서 출력된 신호(Vperi)의 파형도이다. 도시된 바와 같이, 외부 클럭(CLK)에 동기하여 내부회로의 동작에 의한 동작 전류(iperi)가 발생되며, 이 동작 전류(iperi)에 의해 내부전원전압(Vperi)이 흔들리는 파형을 나타내고 있다.
상기 내부전원전압 검출부(10)는 출력단(Nd5)으로 출력되는 내부전원전압(Vperi)을 반전압(1/2Vperi)으로 변환된 신호(A)를 상기 전압 비교부(20)로 출력한다. 상기 전압 비교부(20)는 상기 내부전원전압 검출부(10)로부터 수신된 신호(A)와 기준 전압(VLR)을 비교하게 된다. 이때, 상기 내부전원전압 검출부(10)로부터 수신된 신호(A)가 기준 전압(VLR)보다 낮으면 상기 전압 비교부(20)는 '로우' 레벨을 갖는 신호(B)를 출력한다. 따라서, 상기 전압 비교부(20)에서 출력된 '로우' 레벨의 신호(B)에 의해 PMOS 트랜지스터(P3)로 구성된 전압 공급부(30)가 동작하여 내부전원전압(Vperi)을 전송하는 출력 단자(Nd5)로 전류를 공급하게 된다. 따라서, 액티브 모드에서 동작 전류(iperi)가 발생하여 내부전원전압(Vperi)의 전위가 낮아 졌을때 상기 전원 공급부(30)에 의해 전류를 공급하므로써, 내부전원전압(Vperi)을 안정화시킬 수 있다.
도 3은 도 1에 도시된 내부전원전압 검출부(10)의 출력 신호(A) 및 전압 비교부(20)의 출력 신호(B)를 도시한 파형도이다. 도시된 바와 같이, 내부전원전압(Vperi)이 낮아졌을 때 상기 내부전원전압 검출부(10)의 출력 신호(A)와 상기 전압 비교부(20)의 출력 신호(B)가 상기 내부전원전압 검출부(10)와 상기 전압 비교부(20)를 거치면서 시간 지연이 발생된 것을 나타낸 것이다.
상기 구성을 갖는 종래의 내부전원전압 발생회로는 내부전원전압(Vperi)이 낮아졌을 때 빠른 시간내에 내부전원전압(Vperi)을 출력하는 단자(Nd5)로 전류를 공급하여야 한다. 그러나, 내부전원전압(Vperi)이 낮아졌을 때 상기 내부전원전압 검출부(10)의 출력 신호(A)와 상기 전압 비교부(20)의 출력 신호(B)가 상기 내부전원전압 검출부(10)와 상기 전압 비교부(20)를 거치면서 시간 지연이 발생되기 때문에, 빠른 시간에 상기 전압 공급부(30)를 동작시키지 못하여 응답 속도가 떨어지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 내부전원전압(Vperi)의 변동에 따른 응답 특성을 향상시킬 수 있는 내부전원전압 발생회로를 제공하는데 있다.
도 1은 종래의 내부전원전압 발생회로를 도시한 회로도
도 2는 도 1에 도시된 내부전원전압 발생회로의 액티브 모드에서 출력된 내부전원전압의 파형도
도 3은 도 1에 도시된 내부전원전압 검출부에서 출력된 신호(A)와 전압 발생부에서 출력된 신호(B)의 파형도
도 4는 본 발명의 내부전원전압 발생회로를 도시한 회로도
도 5는 액티브 모드시 본 발명에 의해 발생된 내부전원전압와 내부전원전압 검출부의 출력 신호(A)와 전압 비교부의 출력 신호(B)를 종래의 신호와 비교하여 나타낸 신호 파형도
* 도면의 주요부분에 대한 부호의 설명 *
10, 100 : 내부전원전압 검출부20 : 전압 비교부
30 : 전압 공급부
상기 목적을 달성하기 위하여, 본 발명에 의한 내부전원전압 발생회로는,
반도체 메모리 장치의 내부회로를 구동시키기 위한 내부전원전압을 전송하는 단자와 접지전압 사이에 접속되며 액티브 신호에 의해 상기 내부전원전압의 반전위(1/2)를 갖는 신호(A)를 발생하는 내부전원전압 검출부와, 상기 액티브 신호에 의해 상기 내부전원전압 검출부에서 수신된 신호(A)와 기준 전압을 비교 증폭한 신호(B)를 발생하는 전압 비교부와, 상기 전압 비교부에서 수신된 신호(B)에 의해 상기 내부전원전압을 전송하는 단자로 전원전압을 공급하는 전압 공급부를 구비한 것을 특징으로 한다.
상기 내부전원전압 검출부는 상기 내부전원전압을 전송하는 단자와 제 1 노드 사이에 접속되며 상기 제 1 노드의 신호에 의해 제어되는 제 1 모스 트랜지스터와, 상기 제 1 노드와 접지전압 사이에 다이오드 구조로 접속된 제 2 모스 트랜지스터와, 상기 내부전원전압을 전송하는 단자와 상기 제 1 노드 사이에 접속되며 액티브 신호에 의해 제어되는 제 3 모스 트랜지스터와, 상기 제 1 노드와 접지전압 사이에 접속되며 상기 액티브 신호에 의해 제어되는 제 4 모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 1 내지 제 4 모스 트랜지스터는 각각 PMOS 트랜지스터인 것을 특징으로 한다.
상기 제 3 및 제 4 모스 트랜지스터의 채널 길이는 상기 제 1 및 제 2 모스 트랜지스터의 채널 길이보다 작은 것을 특징으로 한다.
상기 전압 비교부는 제 2 노드의 신호에 의해 제 3 노드 및 상기 제 2 노드로 전원전압을 공급하는 커런트 미러형 구조의 제 1 및 제 2 PMOS 트랜지스터와, 상기 기준 전압에 의해 상기 제 3 노드의 신호를 제 4 노드로 전송하는 제 1 NMOS 트랜지스터와, 상기 내부전원전압 검출부에서 수신된 신호(A)에 의해 상기 제 2 노드의 신호를 상기 제 4 노드로 전송하는 제 2 NMOS 트랜지스터와, 상기 제 4 노드와 접지전압 사이에 직렬 접속되며 상기 액티브 신호와 제어 신호에 의해 제어되는 제 3 및 제 4 NMOS 트랜지스터와, 상기 제 4 노드와 접지전압 사이에 접속되며 상기 제어 신호에 의해 제어되는 제 5 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 제어 신호는 상기 제 4 및 제 5 NMOS 트랜지스터의 문턱전압값을 갖는것을 특징으로 한다.
상기 전원 공급부는 PMOS 트랜지스터로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 4는 본 발명의 내부전원전압 발생회로를 도시한 회로도로서, 메모리 동작을 위한 내부회로(도시되지 않음)의 전원으로 사용되는 내부전원전압(Vperi)과, 정전원 회로(도시되지 않음)에서 발생되는 신호로서 외부 전원전압(Vcc)의 변화에도 항상 일정한 전압 레벨(Vperi1/2)을 갖는 기준 전압(VLR)과, 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)와 접지전압(Vss) 사이에 접속되며 액티브 신호에 의해 상기 내부전원전압(Vperi)의 반전위(1/2Vperi)를 갖는 신호(A)를 발생하는 내부전원전압 검출부(100)와, 상기 기준 전압(VLR)과 상기 내부전원전압 검출부(100)로 부터의 신호(A)를 수신하여 비교 검출된 신호(B)를 발생하는 전압 비교부(20)와, 상기 전압 비교부(20)에서 수신된 신호에 의해 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)로 전원전압(Vcc)을 공급하는 전압 공급부(30)로 구성된다.
상기 내부전원전압 검출부(100)는 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)와 노드(Nd4) 사이에 접속되며 게이트가 상기 노드(Nd4)에 공통으로 접속된 PMOS 트랜지스터(P4)와, 상기 노드(Nd4)와 접지전압(Vss) 사이에 다이오드 구조로 접속된 PMOS 트랜지스터(P5)와, 상기 단자(Nd5)와 상기 노드(Nd4) 사이에 접속되며액티브 신호(ACT)의 반전된 신호(/ACT)에 의해 제어되는 PMOS 트랜지스터(P6)와, 상기 노드(Nd4)와 접지전압(Vss) 사이에 접속되며 상기 액티브 신호(ACT)의 반전된 신호(/ACT)에 의해 제어되는 PMOS 트랜지스터(P7)로 구성된다. 이때, 상기 PMOS 트랜지스터(P6)(P7)의 채널 길이(L2)는 상기 PMOS 트랜지스터(P4)(P5)의 채널 길이(L1)보다 작다(L1 > L2). 따라서, 상기 액티브 신호(ACT)의 반전된 신호(/ACT)에 의해 구동되는 상기 PMOS 트랜지스터(P6)(P7)의 전류 구동 능력이 상기 PMOS 트랜지스터(P4)(P5)의 전류 구동 능력보다 훨씬 크기 때문에, 출력단(Nd5)의 내부전원전압(Vperi)에 대한 검출 신호(A)의 발생도 종래의 구성에 비해 빨라지게 된다. 상기 내부전원전압 검출부(100)에서 상기 전압 비교부(20)로 발생되는 신호(A)는 상기 출력단(Nd5)으로 전송되는 내부전원전압(Vperi)의 반전위(1/2Vperi)를 갖는다.
상기 전압 비교부(20)는 노드(Nd2)의 신호가 '로우' 상태를 가질 때 노드(Nd1) 및 상기 노드(Nd2)로 전원전압(Vcc)을 일정하게 공급하는 커런트 미러형 구조의 PMOS 트랜지스터(P1)(P2)와, 상기 기준 전압(VLR)에 의해 상기 노드(Nd1)의 전압을 노드(Nd3)로 전송하는 NMOS 트랜지스터(N1)와, 상기 노드(Nd4)의 신호에 의해 상기 노드(Nd2)의 전압을 상기 노드(Nd3)로 전송하는 NMOS 트랜지스터(N2)와, 상기 노드(Nd3)와 접지전압(Vss) 사이에 직렬 접속되며 액티브 신호(ACT)와 제어 신호(VLING)에 의해 제어되는 NMOS 트랜지스터(N3)(N4)와, 상기 노드(Nd3)와 접지전압(Vss) 사이에 접속되며 상기 제어 신호(VLING)에 의해 제어되는 NMOS 트랜지스터(N5)로 구성된다. 상기 제어 신호(VLING)는 정전원 회로(도시되지 않음)에서 출력된 신호로서, 외부 전원 전압(Vcc)의 변화에도 상기 NMOS 트랜지스터(N4)(N5)의 문턱전압(Vthn)을 일정하게 유지하는 신호이다.
상기 전원 공급부(30)는 상기 전압 비교부(20)에서 수신된 상기 노드(Nd1)의 신호가 '로우' 전위 레벨을 가질 때 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)로 전원전압(Vcc)을 공급하는 PMOS 트랜지스터(P3)로 구성된다.
액티브 모드에서, 상기 내부전원전압 검출부(100)로부터 수신된 신호(A)가 기준 전압(VLR)보다 전압 레벨이 낮을 경우 상기 전압 비교부(20)는 '로우' 신호(B)를 출력하여 상기 전압 공급부(30)의 PMOS 트랜지스터(P3)를 턴온시킴으로써, 내부전원전압(Vperi)을 출력하는 단자(Nd5)에 전류를 공급하게 된다. 반면에, 상기 내부전원전압 검출부(100)로부터 수신된 신호(A)가 기준 전압(VLR)보다 전압 레벨이 높을 경우 상기 전압 비교부(20)는 '하이' 신호(B)를 출력하여 상기 전압 공급부(30)의 PMOS 트랜지스터(P3)를 턴오프시킴으로써, 내부전원전압(Vperi)을 출력하는 단자(Nd5)로 전류가 공급되는 것을 차단시키게 된다.
상기 내부전원전압 검출부(100)는 도시된 바와 같이, 상기 내부전원전압(Vperi)을 출력하는 단자(Nd5)와 접지전압(Vss) 사이에 다이오드 구조로 접속된 PMOS 트랜지스터(P4)(P5)와, 상기 PMOS 트랜지스터(P4)(P5)에 각각 병렬로 접속된 PMOS 트랜지스터(P6)(P7)에 의해 상기 내부전원전압(Vperi)의 반전위(1/2Vperi)을 갖는 신호(A)를 출력한다. 이때, 상기 PMOS 트랜지스터(P6)(P7)의 채널 길이(L2)는 상기 PMOS 트랜지스터(P4)(P5)의 채널 길이(L1)보다 작기 때문에(L1 > L2), 상기 액티브 신호(ACT)의 반전된 신호(/ACT)에 의해 구동되는 상기 PMOS 트랜지스터(P6)(P7)의 전류 구동 능력이 상기 PMOS 트랜지스터(P4)(P5)의 전류 구동 능력보다 훨씬 크다. 따라서, 액티브 동작시 종래의 내부전원전압 검출부(10)에서 구성된 PMOS 트랜지스터(P4)(P5)보다 본 발명에서 추가로 구성한 상기 PMOS 트랜지스터(P6)(P7)가 먼저 구동하게 되어, 출력단(Nd5)의 내부전원전압(Vperi)에 대한 검출 신호(A)의 발생을 종래의 구성에 비해 빨리 발생시키게 된다.
도 5는 액티브 모드시 본 발명에 의해 발생된 내부전원전압(Vperi)와 내부전원전압 검출부(100)의 출력 신호(A)와 전압 비교부(20)의 출력 신호(B)를 종래의 신호와 비교하여 나타낸 신호 파형도이다.
도시된 바와 같이, 액티브 동작에서 종래의 내부전원전압 발생회로는 내부전원전압(Vperi)이 낮아졌을 때 상기 내부전원전압 검출부(10)의 출력 신호(A)와 상기 전압 비교부(20)의 출력 신호(B)가 상기 내부전원전압 검출부(10)와 상기 전압 비교부(20)를 거치면서 td1 시간만큼 지연이 발생되었다. 그러나, 액티브 동작에서 본 발명의 내부전원전압 발생회로는 내부전원전압(Vperi)이 낮아졌을 때 액티브 신호(ACT)에 의해 내부전원전압 검출부(100)의 PMOS 트랜지스터(P6)(P7)가 기존의 PMOS 트랜지스터(P4)(P5)보다 빠르게 구동됨으로써, 검출 신호(A)를 빠르게 발생한다. 이때, 내부전원전압 검출부(100)에서 발생되는 신호(ACT)는 도 5에 도시된 바와 같이, 종래의 td1의 지연 시간보다 훨씬 줄어든 td2의 지연 시간을 갖고 발생된다. 그러므로, 종래에 비해 빠르게 발생된 내부전원전압 검출부(100)의 출력 신호(A)에 의해 상기 전압 비교부(20)에서 발생되는 신호(B)가 그 만큼 빨리 발생되어 상기 전압 공급부(30)를 빠르게 동작시킬 수 있다. 따라서, 액티브 모드시 상기 전압 공급부(30)를 통해 상기 내부전원전압(Vperi)으로 빠르게 전류를 공급시킬 수 있기 때문에, 내부전원전압(Vperi)을 안정시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 내부전원전압 발생회로에 의하면, 액티브 동작시 내부전원전압(Vperi)을 검출하여 상기 내부전원전압(Vperi)의 반전위(1/2Vperi)를 갖는 신호를 전압 비교부로 발생하는 내부전원전압 검출부에 있어서, 상기 내부전원전압 검출부를 구성하는 다이오드 구조를 갖는 PMOS 트랜지스터(P4)(P5)에, 액티브 신호에 의해 구동되며 상기 PMOS 트랜지스터(P4)(P5)보다 전류 구동력이 큰 PMOS 트랜지스터(P6)(P7)를 병렬로 각각 구성하여 동작시키므로써, 상기 내부전원전압(Vperi)의 변화에 따른 응답 특성을 향상시킬 수 있는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 반도체 메모리 장치의 내부전원전압 발생회로에 있어서,
    상기 반도체 메모리 장치의 내부회로를 구동시키기 위한 내부전원전압을 전송하는 단자와 접지전압 사이에 접속되며 액티브 신호에 의해 상기 내부전원전압의 반전위(1/2)를 갖는 신호(A)를 발생하는 내부전원전압 검출부와,
    상기 액티브 신호에 의해 상기 내부전원전압 검출부에서 수신된 신호(A)와 기준 전압을 비교 증폭한 신호(B)를 발생하는 전압 비교부와,
    상기 전압 비교부에서 수신된 신호(B)에 의해 상기 내부전원전압을 전송하는 단자로 전원전압을 공급하는 전압 공급부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부전원전압 발생회로.
  2. 제 1 항에 있어서, 상기 내부전원전압 검출부는,
    상기 내부전원전압을 전송하는 단자와 제 1 노드 사이에 접속되며 상기 제 1 노드의 신호에 의해 제어되는 제 1 모스 트랜지스터와, 상기 제 1 노드와 접지전압 사이에 다이오드 구조로 접속된 제 2 모스 트랜지스터와, 상기 내부전원전압을 전송하는 단자와 상기 제 1 노드 사이에 접속되며 액티브 신호에 의해 제어되는 제 3 모스 트랜지스터와, 상기 제 1 노드와 접지전압 사이에 접속되며 상기 액티브 신호에 의해 제어되는 제 4 모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부전원전압 발생회로.
  3. 제 2 항에 있어서,
    상기 제 1 내지 제 4 모스 트랜지스터는 각각 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 내부전원전압 발생회로.
  4. 제 3 항에 있어서,
    상기 제 3 및 제 4 모스 트랜지스터의 채널 길이는 상기 제 1 및 제 2 모스 트랜지스터의 채널 길이보다 작은 것을 특징으로 하는 반도체 메모리 장치의 내부전원전압 발생회로.
  5. 제 1 항에 있어서, 상기 전압 비교부는,
    제 2 노드의 신호에 의해 제 3 노드 및 상기 제 2 노드로 전원전압을 공급하는 커런트 미러형 구조의 제 1 및 제 2 PMOS 트랜지스터와, 상기 기준 전압에 의해 상기 제 3 노드의 신호를 제 4 노드로 전송하는 제 1 NMOS 트랜지스터와, 상기 내부전원전압 검출부에서 수신된 신호(A)에 의해 상기 제 2 노드의 신호를 상기 제 4 노드로 전송하는 제 2 NMOS 트랜지스터와, 상기 제 4 노드와 접지전압 사이에 직렬 접속되며 상기 액티브 신호와 제어 신호에 의해 제어되는 제 3 및 제 4 NMOS 트랜지스터와, 상기 제 4 노드와 접지전압 사이에 접속되며 상기 제어 신호에 의해 제어되는 제 5 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부전원전압 발생회로.
  6. 제 5 항에 있어서,
    상기 제어 신호는 상기 제 4 및 제 5 NMOS 트랜지스터의 문턱전압값을 갖는 것을 특징으로 하는 반도체 메모리 장치의 내부전원전압 발생회로.
  7. 제 1 항에 있어서,
    상기 전원 공급부는 PMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부전원전압 발생회로.
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