KR20020084518A - 전력소모가 적은 라이트 드라이버 입력버퍼 - Google Patents

전력소모가 적은 라이트 드라이버 입력버퍼 Download PDF

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Abstract

본 발명은 메모리에서 데이터를 읽어낼때 라이트 드라이버에 불필요한 전류소모가 일어나지 않도록 하는 라이트 드라이버 입력 버퍼에 관한것으로 이를 위한 본 발명은, 메모리 내부의 라이트 드라이버에 포함되는 입력버퍼 회로에 있어서, 메모리 내부에서 생성되는 제어신에 응답하여 서로 위상이 반대되는 제1 제어신호와 제2 제어신호를 생성하는 제어신호 생성부; 상기 제1 제어신호와 제2 제어신호에 응답하고 제3 제어신호에 의하여 메모리 라이트 동작일때는 로우 레벨의 제4 제어신호와 하이 레벨의 제5 제어신호를 생성하고, 메모리 읽기 동작일때는 하이 레벨의 제4 제어신호와 로우 레벨의 제5 제어신호를 생성하는 멀티플렉서부 및 상기 제4 제어신호가 하이 레벨이고 제5 제어신호가 로우 레벨일때는 글로벌 입출력 라인의 신호를 반전하여 출력하고, 상기 제4 제어신호가 로우 레벨이고 제5 제어신호가 하이 레벨일때는 출력값이 하이 임피던스 상태가 되는 드라이버부를 포함하여 이루어지는 것을 특징으로 한다.

Description

전력소모가 적은 라이트 드라이버 입력버퍼{Write driver input buffer with low power consumption}
본 발명은 메모리의 라이트 드라이버에 관한 것으로, 특히 메모리에서 데이터를 읽어낼때 라이트 드라이버 입력버퍼에서 불필요한 전류소모가 일어나지 않도록 하는 라이트 드라이버 입력 버퍼에 관한것이다.
일반적으로, 메모리는 크게 데이터를 저장하는 메모리셀과 비트라인 센스앰프와 데이터 버스 센스앰프와 라이트 드라이버로 구성된 다수의 메모리 뱅크와, 외부의 데이터를 상기 메모리 뱅크로 전송하거나 상기 다수의 메모리 뱅크의 데이터를 인가받아 외부로 전송하는 입출력 패드와, 상기 메모리 뱅크와 입출력 패드간을 연결하는 글로벌 입출력 라인(GIO)으로 구성된다.
여기서, 상기 라이트 드라이버 입력버퍼는 메모리 뱅크에 있는 라이트 드라이버에 포함되는 회로로서 메모리 내부의 제어신호에 응답하여 글로벌 입출력 라인(GIO)으로 부터 인가된 데이터를 버퍼링 하고 반전하는 역할을 한다.
도 1을 참조하여 종래의 라이트 드라이버 입력버퍼의 문제점을 살펴보기로 한다.
도 1은 종래의 라이트 드라이버 입력버퍼의 상세 회로도를 나타낸다.
도 1을 참조하면 종래의 라이트 드라이버 입력 버퍼는, 메모리 내부에서 생성되는 제어신호(데이터 마스킹 신호, 마스킹 인에이블 신호, 라이트 인에이블 신호)에 응답하여 서로 위상이 반대되는 제1 제어신호(en_1)와 제2 제어신호(en_2)를 생성하는 제어신호 생성부(10)및, 상기 제어신호 생성부(10)에서 생성된 제어신호(제1 제어신호, 제2 제어신호)에 의하여 글로벌 입출력 라인(GIO)으로 부터 인가된 데이터를 버퍼링하고 반전하는 드라이버부(20)를 포함하여 이루어진다.
도 1과 도 2를 참조하여 상기 종래의 라이트 드라이버 입력버퍼의 동작을 살펴보도록 한다.
먼저, 메모리셀의 데이터를 읽어내거나 기록할때 생성되는 데이터 마스킹 인에이블 신호, 라이트 인에이블 신호는, 메모리 컨트롤러로 부터 전송되는 제어신호(예컨데 /CAS, /RAS, /WE등)를 인가받아 메모리 내부에서 필요로 하는 내부신호를 생성하는 컨트롤 회로에서 생성되는 신호이다.
라이트 인에이블 신호는 메모리 외부에 있는 메모리 컨트롤러로 부터 메모리에 데이터를 기록하라는 명령을 받았을때 메모리 내부의 컨트롤 회로에서 생성되는 신호로서 하이 레벨일때 활성화 되는 신호이고, 데이터 마스킹 인에이블 신호는 메모리 내부의 컨트롤 회로에서 생성되는 신호로서 라이트 데이터를 마스킹하는 역할을 하며 하이 레벨일때 활성화 된다.
또한, 상기 데이터 마스킹 신호는, 메모리 외부의 메모리 컨트롤러에서 인가되는 신호로서 하이 레벨이면 메모리로 데이터가 기록되지 못하게 하는 신호이며, 데이터 마스킹 인에이블 신호는 로우 레벨일때는 메모리로 데이터가 기록되지 못하게 마스킹한다..
따라서, 메모리 컨트롤러에서 메모리에 데이터를 기록하라는 명령이 주어지면 라이트 인에이블 신호와 데이터 마스킹 신호와 데이터 마스킹 인에이블 신호는 각각 로우 레벨, 로우 레벨, 로우 레벨이 되고, 메모리 컨트롤러에서 메모리의 데이터를 읽어오라는 명령이 주어지면 라이트 인에이블 신호와 데이터 마스킹 신호와 데이터 마스킹 인에이블 신호는 각각 로우 레벨, 로우 레벨, 하이 레벨이 된다.
먼저, 메모리에 데이터를 기록할때는, 라이트 인에이블 신호와 데이터 마스킹 신호와 데이터 마스킹 인에이블 신호는 각각 로우 레벨, 로우 레벨, 로우 레벨이 된다.
여기서, 상기 라이트 인에이블 신호는 하이 레벨일때 활성화 되는 신호이지만 실제 메모리에서 데이터 기록동작이 일어나는 시점에는 로우 레벨로 천이하는 신호이다.
즉, 하이 레벨에서 로우 레벨로 천이할때 데이터를 기록하므로 실제 데이터가 기록될때는 로우 레벨이 된다.
따라서, 노아 게이트(11)에서는 하이 레벨이 출력되고, 낸드 게이트(12)에서는 하이 레벨의 제어신호(en_1)가 출력되고 인버터(13)에서는 로우 레벨의 제어신호(en_2)가 생성된다.
이어서, 상기 제어신호(en_1)에 의하여 NMOS(23)는 활성화 되고, 상기 제어신호(en_2)에 의하여 PMOS(22)가 활성화 된다.
따라서, 메모리 외부에서 글로벌 입출력 라인(GIO)을 통하여 메모리로 인가되는 데이터가 로우 레벨인 경우에는 PMOS(21)을 활성화 시켜 하이 레벨을 출력하고, 하이 레벨인 경우에는 NMOS(24)를 활성화 시켜 로우 레벨을 출력한다.
다음으로, 메모리 셀에서 데이터를 읽어올때는 라이트 인에이블 신호와 데이터 마스킹 신호와 데이터 마스킹 인에이블 신호는 각각 로우 레벨, 로우 레벨, 로우 레벨이 되므로, 노아 게이트(11)의 출력은 하이 레벨이 되고, 낸드 게이트(12)의 출력은 하이 레벨이 되고, 인버터(13)의 출력은 로우 레벨이 되므로 제어신호(en_1)는 로우 레벨이 되고, 제어신호(en_2)는 하이 레벨이 된다.
따라서, 제어신호(en_1)에 의하여 NMOS(23)이 활성화 되고, 제어신호(en_2)에 의하여 PMOS(22)가 활성화 되어 글로벌 입출력 라인(GIO)의 전위에 따라서 반전된 출력값이 생성되게 된다.
도 2는 상기 라이트 드라이버 입력버퍼에 인가된 신호(라이트 인에이블 신호와 데이터 마스킹 신호와 데이터 마스킹 인에이블 신호)가 읽기 명령일때의 입출력 파형을 나타내고 있다.
도 2를 보면, 라이트 인에이블 신호와 데이터 마스킹 신호와 데이터 마스킹 인에이블 신호가 모두 로우 레벨인 경우에도 글로벌 입출력 라인(GIO)으로 부터 입력되는 신호가 반전되어 출력(OUT)으로 나타남을 볼수있다.
상기 라이트 드라이버 입력버퍼는 메모리가 읽기 동작일때는 동작할 필요가 없으며, 상기 라이트 드라이버 입력단은 메모리에 데이터를 기록할때와 메모리의 데이터를 읽어올때 상기 라이트 드라이버 입력버퍼의 출력(out)이 항상 존재하게 되어 불필요한 전류를 낭비하게 된다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 메모리의 데이터를 읽어오는 동작일때는 상기 라이트 드라이버 입력버퍼에서 불필요한 전류소모가 일어나지 않는 라이트 드라이버 입력버퍼를 제공함에 그 목적이 있다.
도 1은 종래의 라이트 드라이버 입력버퍼의 상세 회로도.
도 2는 종래의 라이트 드라이버 입력버퍼의 타이밍도.
도 3은 본 발명에 따른 라이트 드라이버 입력버퍼의 상세 회로도.
도 4는 본 발명에 따른 라이트 드라이버 입력버퍼의 타이밍도.
* 도면의 주요 부분에 대한 기호의 설명.
100 : 상기 제어신호 생성부 200 : 멀티플렉서부
300 : 드라이버부
본 발명은 메모리에서 데이터를 읽어낼때 라이트 드라이버에 불필요한 전류소모가 일어나지 않도록 하는 라이트 드라이버 입력 버퍼에 관한것으로 이를 위한 본 발명은, 메모리 내부의 라이트 드라이버에 포함되는 입력버퍼 회로에 있어서, 메모리 내부에서 생성되는 제어신에 응답하여 서로 위상이 반대되는 제1 제어신호와 제2 제어신호를 생성하는 제어신호 생성부; 상기 제1 제어신호와 제2 제어신호에 응답하고 제3 제어신호에 의하여 메모리 라이트 동작일때는 로우 레벨의 제4 제어신호와 하이 레벨의 제5 제어신호를 생성하고, 메모리 읽기 동작일때는 하이 레벨의 제4 제어신호와 로우 레벨의 제5 제어신호를 생성하는 멀티플렉서부 및 상기 제4 제어신호가 하이 레벨이고 제5 제어신호가 로우 레벨일때는 글로벌 입출력 라인의 신호를 반전하여 출력하고, 상기 제4 제어신호가 로우 레벨이고 제5 제어신호가 하이 레벨일때는 출력값이 하이 임피던스 상태가 되는 드라이버부를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 전력소모가 적은 라이트 드라이버 입력버퍼의 바람직한 일실시예를 도시한 것이다.
도 3을 참조하면, 메모리 내부의 라이트 드라이버에 포함되는 입력버퍼 회로에 있어서, 메모리 내부에서 생성되는 제어신호(예컨데 /CAS, /RAS, /WE등)에 응답하여 서로 위상이 반대되는 제어신호(en_1)와 제어신호(en_2)를 생성하는 제어신호생성부(100)와, 상기 제어신호(en_1)와 제어신호(en_2)에 응답하고 제3 제어신호(mux_en)에 의하여 메모리 라이트 동작일때는 로우 레벨의 제어신호(en_3)와 하이 레벨의 제어신호(en_4)를 생성하고, 메모리 읽기 동작일때는 하이 레벨의 제어신호(en_3)와 로우 레벨의 제어신호(en_4)를 생성하는 멀티플렉서부(200) 및 상기 제어신호(en_3)가 하이 레벨이고 제어신호(en_4)가 로우 레벨일때는 글로벌 입출력 라인(GIO)의 신호를 반전하여 출력하고, 제어신호(en_3)가 로우 레벨이고 제어신호(en_4)가 하이 레벨일때는 출력값이 하이 임피던스 상태가 되는 드라이버부(300)를 포함하여 이루어진다.
구체적으로, 상기 제어신호 생성부(100)는, 데이터 마스킹 신호와 데이터 마스킹 인에이블 신호를 입력으로 하는 노아 게이트(110)와, 상기 노아 게이트의 출력과 라이트 인에이블 신호를 입력으로 하는 낸드 게이트(120)와, 상기 낸드 게이트(120)의 출력을 반전하는 인버터(130)로 실시 구성되며,
상기 멀티플렉서부(200)는, 제3 제어신호(mux_en)를 반전하는 인버터(290)와, 게이트는 상기 인버터(290)의 출력단에 연결되고 일측은 제어신호(en_1)를 입력받고 타측은 노드 1에 연결되는 PMOS(210)와, 일측과 타측은 각각 상기 PMOS(210)의 일측과 타측게 연결되는 NMOS(220)와, 게이트는 제3 제어신호와 상기 NMOS(220)의 게이트와 공동으로 연결되고, 일측은 제어신호(en_2)를 입력받고, 타측은 노드 1에 연결되는 PMOS(230)와, 일측과 타측은 각각 상기 PMOS(230)의 일측과 타측에 연결되고 게이트는 상기 인버터(290)의 출력단에 연결되는 NMOS(240)와, 일측은 상기 제어신호(en_1)를 입력받고 타측은 노드 2에 연결되고 게이트는 제3제어신호에 연결되는 PMOS(250)와, 일측과 타측은 각각 상기 PMOS(250)의 일측과 타측에 연결되고, 게이트는 상기 인버터의 출력단에 연결되는 NMOS(260)와, 일측은 제어신호(en_2)에 연결되고 타측은 노드 2에 연결되고 게이트는 상기 NMOS(260)의 게이트와 상기 인버터의 출력단에 공동으로 연결되는 PMOS(270)와, 일측과 타측은 각각 상기 PMOS(270)의 일측과 타측에 연결되고, 게이트는 제3 제어신호에 연결되는 NMOS(280)를 포함하여 실시 구성되며,
상기 드라이버부(300)는, 일측은 전원전압(VDD)에 연결되고, 게이트는 글로벌 입출력 라인(GIO)에 연결되는 PMOS(310)와, 일측은 상기 PMOS(310)의 타측과 연결되고 게이트는 상기 노드 2에 연결되는 PMOS(320)와, 일측은 상기 PMOS(320)의 타측과 연결되고 게이트는 노드 1에 연결되는 NMOS(330)와, 일측은 상기 NMOS(330)의 타측에 연결되고 게이트는 글로벌 입출력 라인(GIO)와 상기 PMOS(310)의 게이트에 공동으로 연결되고, 타측은 접지되는 NMOS(340)를 포함하여 실시 구성된다.
상기한 구성의 전력소모가 적은 라이트 드라이버 입력버퍼의 동작을 도 3과 도 4를 참조하여 상세히 설명하도록 한다.
먼저, 메모리 라이트 동작일때는 메모리 내부에서 생성되는 제어신호인 데이터 마스킹 신호와 마스킹 인에이블 신호와, 라이트 인에이블 신호는 모두 로우 레벨이 된다.
여기서, 상기 라이트 인에이블 신호는 하이 레벨일때 활성화 되는 신호이지만 실제 메모리에서 데이터 기록동작이 일어나는 시점에는 로우 레벨로 천이하는 신호임을 앞서서 설명한 바가 있다.
상기 데이터 마스킹 신호와 마스킹 인에이블 신호가 로우 레벨이므로 노아 게이트(110)는 하이 레벨을 출력하고, 낸드 게이트(120)는 상기 노아 게이트(110)의 출력과 로우 레벨의 라이트 인에이블 신호를 입력받아 하이 레벨을 출력한다.
따라서, 제어신호(en_1)는 하이 레벨이 되고 제어신호(en_2)는 제어신호(en_1)의 반전된 값이므로 로우 레벨이 된다.
한편, 메모리 라이트 동작일때 제3 제어신호(mux_en)는 하이 레벨이 되므로 NMOS(220)와 NMOS(280)를 활성화 시킨다.
인버터(290)의 출력은 상기 제3 제어신호(mux_en)를 반전시킨 것이므로 로우 레벨이 되며, 상기 PMOS(210)와 PMOS(270)와 NMOS(220)와 NMOS(280)를 활성화 시킨다.
따라서, 상기 제어신호(en_1)가 하이 레벨이고 제어신호(en_2)가 로우 레벨이므로, 노드 1의 전위는 하이 레벨이 되고, 노드 2는 로우 레벨이 된다.
따라서, 제어신호(en_3)와 제어신호(en_4)는 각각 로우 레벨과 하이 레벨이 되므로 PMOS(320)와 NMOS(330)이 활성화 되며, 글로벌 입출력 라인을 통하여 외부로 부터 전달되는 데이터가 로우 레벨이면 출력(out)은 하이 레벨이 되고, 글로벌 입출력 라인을 통하여 외부로 부터 전달되는 데이터가 하이 레벨이면 출력(out)은 로우 레벨이 된다.
다음으로, 메모리 읽기 동작일때는 메모리 내부에서 생성되는 제어신호인 데이터 마스킹 신호는 로우 레벨이 되고, 마스킹 인에이블 신호는 하이 레벨이 되고, 라이트 인에이블 신호는 로우 레벨이 된다.
상기 데이터 마스킹 신호가 로우 레벨이고 마스킹 인에이블 신호가 하이 레벨이므로 노아 게이트(110)는 로우 레벨을 출력하고, 낸드 게이트(120)는 상기 노아 게이트(110)의 출력과 로우 레벨의 라이트 인에이블 신호를 입력받아 하이 레벨을 출력한다.
따라서, 제어신호(en_1)는 하이 레벨이 되고 제어신호(en_2)는 제어신호(en_1)의 반전된 값이므로 로우 레벨이 된다.
한편, 메모리 읽기 동작일때 제3 제어신호(mux_en)는 로우 레벨이 되므로 PMOS(230)와 PMOS(250)를 활성화 시킨다.
인버터(290)의 출력은 상기 제3 제어신호를 반전시킨 것이므로 하이 레벨이 되며, 상기 NMOS(240)와 NMOS(260)를 활성화 시킨다.
따라서, 상기 제어신호(en_1)가 하이 레벨이고 제어신호(en_2)가 로우 레벨이므로, 노드 1의 전위는 로우 레벨이 되고, 노드 2는 하이 레벨이 된다.
그러므로, 제어신호(en_3)와 제어신호(en_4)는 각각 하이 레벨과 로우 레벨이 되어 PMOS(320)와 NMOS(330)를 비활성화 시키며, 출력(out)은 하이 임피던스 상태에 있게 되어 MOS 트랜지스터(310 ∼ 340)의 전류패스는 차단된다.
도 4는 메모리 읽기 동작시 각 노드의 전위 레벨과 글로벌 입출력 라인(GIO)으로 인가되는 데이터에 따른 출력(out)파형을 나타낸다.
도 4에 도시된 바와 같이 본 발명에서는 읽기 동작시 출력(out)은 하이 임피던스를 유지하며, 메모리 읽기 동작시 본 발명에 따른 라이트 드라이버는 불필요한 전류소모가 일어나지 않게 된다
본 발명은 메모리가 데이터를 읽어오는 동작일때는 상기 라이트 드라이버 입력버퍼에서 불필요한 전류소모가 일어나지 않도록 하여 라이트 드라이버 입력버퍼의 소비전류를 감소시킴으로서 전력소모가 적은 라이트 드라이버를 구현 할수있다.

Claims (2)

  1. 메모리 내부의 라이트 드라이버에 포함되는 입력버퍼 회로에 있어서,
    메모리 내부에서 생성되는 제어신에 응답하여 서로 위상이 반대되는 제1 제어신호와 제2 제어신호를 생성하는 제어신호 생성부;
    상기 제1 제어신호와 제2 제어신호에 응답하고 제3 제어신호에 의하여 메모리 라이트 동작일때는 로우 레벨의 제4 제어신호와 하이 레벨의 제5 제어신호를 생성하고, 메모리 읽기 동작일때는 하이 레벨의 제4 제어신호와 로우 레벨의 제5 제어신호를 생성하는 멀티플렉서부 및
    상기 제4 제어신호가 하이 레벨이고 제5 제어신호가 로우 레벨일때는 글로벌 입출력 라인의 신호를 반전하여 출력하고, 상기 제4 제어신호가 로우 레벨이고 제5 제어신호가 하이 레벨일때는 출력값이 하이 임피던스 상태가 되는 드라이버부
    를 포함하여 이루어지는 전력소모가 적은 라이트 드라이버 입력버퍼.
  2. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    제3 제어신호를 반전하는 인버터;
    게이트는 상기 인버터의 출력단에 연결되고 일측은 제1 제어신호를 입력받고 타측은 제1 노드에 연결되는 제1 PMOS;
    일측과 타측은 각각 상기 제1 PMOS의 일측과 타측에 연결되는 제1 NMOS;
    게이트는 제3 제어신호와 상기 제1 NMOS의 게이트와 공동으로 연결되고, 일측은 제2 제어신호를 입력받고, 타측은 제1 노드에 연결되는 제2 PMOS;
    일측과 타측은 각각 상기 제2 PMOS의 일측과 타측에 연결되고 게이트는 상기 인버터의 출력단에 연결되는 제2 NMOS;
    일측은 상기 제1 제어신호에 연결되고 타측은 제2 노드에 연결되고 게이트는 제3 제어신호에 연결되는 제3 PMOS;
    일측과 타측은 각각 상기 제3 PMOS의 일측과 타측에 연결되고, 게이트는 상기 인버터의 출력단에 연결되는 제3 NMOS;
    일측은 제2 제어신호를 입력받고 타측은 제2 노드에 연결되고 게이트는 상기 제3 NMOS의 게이트와 상기 인버터의 출력단에 공동으로 연결되는 제4 PMOS;
    일측과 타측은 각각 상기 제4 PMOS의 일측과 타측에 연결되고, 게이트는 제3 제어신호에 연결되는 제4 NMOS를 포함하여 이루어지는 것을 특징으로 하는 전력소모가 적은 라이트 드라이버 입력버퍼.
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