KR20020079913A - 송신 장치와 그 방법, 수신 장치와 그 방법, 통신 방법 및통신 시스템 - Google Patents

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KR20020079913A
KR20020079913A KR1020027011144A KR20027011144A KR20020079913A KR 20020079913 A KR20020079913 A KR 20020079913A KR 1020027011144 A KR1020027011144 A KR 1020027011144A KR 20027011144 A KR20027011144 A KR 20027011144A KR 20020079913 A KR20020079913 A KR 20020079913A
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마츠모토아츠시
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

분리 회로(250)는, 수신한 패킷으로부터 시스템 비트와 패리티 비트를 서로 분리한다. 합성 회로(204)는, 분리된 금번의 재송 단위에 있어서의 시스템 비트를, 전회까지의 재송 단위에서 취득한 각 시스템 비트와 심볼 합성한다. 그리고, 복호기(214)는, 분리된 패리티 비트를, 전회까지의 재송 단위에서 취득한 각 패리티 비트와 우도 합성하고, 우도 합성 후의 패리티 비트를 검사 비트로 하여 심볼 합성 후의 시스템 비트를 오류 정정 복호한다. 이것에 의해, 수신 레벨 및 오류 정정 능력을 높일 수 있어, 오류 없음으로 될 때까지의 재송 회수를 적게 하여 처리량을 향상시킬 수 있다.

Description

송신 장치와 그 방법, 수신 장치와 그 방법, 통신 방법 및 통신 시스템{TRANSMITTER, RECEIVER, AND COMMUNICATION METHOD}
무선 통신에 있어서는, 고품질 전송을 실현하기 위해서, 등화나 다이버시티 등으로 회복할 수 없던 오류를 정정하는 오류 제어 기술이 널리 이용되고 있다. 이 오류 제어 기술의 하나로서 자동 재송 요구(Automatic Repeat Request : ARQ, 이하 ARQ라 함)가 있다.
이 ARQ는, 송신측과 수신측을 쌍방향의 전송로에 의해서 연결하여, 우선 송신측이 정보 비트에 오류 검출 부호화를 실시하여 생성한 부호어를 포함하는 패킷을 수신측으로 전송하고, 수신측에서 오류의 검출을 행한다. 수신측은, 수신 데이터에 오류가 검출되지 않는 경우에는 올바르게 수신한 취지의 수신 확인 신호(Positive Acknowledgment : ACK, 이하 ACK라 칭함)를 송신측에 반송하고, 수신 데이터에 오류가 검출된 경우에는 재송 요구 신호(Negative Acknowledgment :NACK, 이하 NACK라 칭함)를 송신측에 반송한다. 송신측은, NACK을 수취하면 동일한 패킷을 재송한다. 송신측은, ACK을 수취할 때까지 동일한 패킷의 재송을 반복한다.
예컨대, 블록화된 정보 비트를 순서대로 패킷 구성하여 송신하는 경우에 대해 설명한다. 우선 송신측이 제 1 번째의 패킷을 송신하여, 수신측이 제 1 번째의 패킷에 포함되는 부호어를 올바르게 수신하면, ACK을 송신측에 송신한다. 송신측은, 이 ACK를 수신하면, 다음의 제 2 번째의 패킷을 송신한다. 다음에, 수신측에서는, 이 제 2 번째의 패킷을 잘못하여 수신하면, 송신측에 NACK를 송신한다. 송신측이, 이 수신측으로부터의 NACK을 수신하면, 두 번째 제 2 번째의 패킷을 송신(재송)한다. 즉, 송신측은, 수신측에서 ACK를 수신하지 않는 한, 다음 새로운 패킷을 송신하지 않고, 전회 송신한 패킷과 동일한 패킷을 계속 송신한다. ARQ에서는, 이렇게 하여 고품질 전송을 실현하고 있다.
상기 ARQ에서는 고품질 전송을 실현할 수 있지만, 재송을 반복하는 것에 의해 전송 지연이 커지는 일이 있다. 특히, 전파 환경이 불량한 경우에는, 데이터의 오류율이 높아지기 때문에, 재송 회수가 증가하여 전송 지연이 급격하게 커진다. 최근, 이 ARQ에 있어서의 전파 지연에 대응하기 위한 기술로서 하이브리드 ARQ가 한창 연구되고 있다. 하이브리드 ARQ는, ARQ에 오류 정정 부호를 조합시킨 방식이며, 오류 정정을 이용하여 수신 신호의 오류율을 향상시키는 것에 의해, 재송 회수를 저감하여 처리량을 향상시키는 것을 목적으로 하고 있다. 이 하이브리드 ARQ의 유력한 방식으로서, Chase Combining형과, Incremental Redundancy형의 2개의 방식이 제안되어 있다.
상기 Chase Combining형의 하이브리드 ARQ(이하, "CC형 ARQ"라 칭함)는, 송신측이, 전회 송신한 패킷과 동일한 패킷을 재송하는 것을 특징으로 한다. 수신측은, 재송된 패킷을 수신하면, 전회까지 수신한 패킷에 포함되는 부호어(시스테매틱(systematic) 비트 및 패리티 비트)와 금번 재송된 패킷에 포함되는 부호어(시스테매틱 비트 및 패리티 비트)와의 심볼 합성을 행하여, 합성 후의 신호에 대해 오류 정정 복호를 행한다. 이와 같이 CC형 ARQ에서는, 전회까지 수신한 패킷에 포함되는 부호어와 금번 재송된 패킷에 포함되는 부호어를 심볼 합성하여 수신 레벨을 향상시키기 때문에, 재송을 반복할 때마다 수신 신호의 오류율이 개선된다. 이것에 의해, 오류 정정을 행하지 않는 ARQ보다도 적은 재송 회수로 수신 신호가 오류 없음으로 되기 때문에, 처리량을 향상시킬 수 있다.
한편, Incremental Redundancy형의 하이브리드 ARQ(이하, "IR형 ARQ"라 칭함)는, 전회까지 송신한 패킷에 포함되는 패리티 비트와 상이한 패리티 비트를 포함하여 구성되는 패킷을 재송하는 것을 특징으로 한다. 수신측은, 수신한 각 패리티 비트를 버퍼에 유지해 두고, 재송 패킷을 수신하면, 전회까지 수신한 패킷에 포함되는 패리티 비트와 재송시에 수신한 패킷에 포함되는 패리티 비트를 함께 이용하여 오류 정정 복호를 행한다. 이와 같이 IR형에서는, 재송마다 오류 정정 복호에 이용하는 패리티 비트가 인크리먼트되기 때문에, 수신측의 오류 정정 능력이 향상한다. 이것에 의해, 오류 정정을 행하지 않는 ARQ보다도 적은 재송 회수로 수신 신호가 오류 없음으로 되기 때문에, 처리량을 향상시킬 수 있다.
상술한 종래의 CC형 ARQ이나 IR형 ARQ에서는, 기대되는 처리량의 개선 효과가 얻어지지 않는다고 하는 문제가 있다.
발명의 개시
본 발명의 목적은, 수신 레벨 및 오류 정정 능력을 높이는 것에 의해, 오류 없음으로 될 때까지의 재송 회수를 적게 하여 처리량을 향상시킬 수 있는 송신 장치, 수신 장치 및 통신 방법에 이용하는 수신 장치를 제공하는 것이다.
본 발명자 등은, IR형 ARQ에서, 전회의 재송 단위에 있어서 수신한 패킷과 금번의 재송 단위에 있어서 수신한 패킷을 비교하면, 패리티 비트만이 서로 상이하게 되어 있고, 정보 비트(시스테매틱 비트)는 동일한 비트가 그대로 재송되고 있는 것에 착안했다. 그리고, 본 발명자 등은, 전회까지의 재송 단위에 있어서 송신된 패킷에 포함되는 시스테매틱 비트와 금번의 재송 단위에 있어서 송신된 패킷에 포함되는 시스테매틱 비트를 수신측에서 합성하는 것에 의해, 수신 레벨이 향상하여 수신 데이터의 오류율이 향상하는 것을 발견하여, 본 발명을 하는 것에 이르렀다.
즉, 상기 목적은, IR형 ARQ에 있어서, 송신측에서는, 시스테매틱 비트와 패리티 비트를 서로 다른 심볼에 배치하여 구성한 패킷을 송신하고, 수신측에서는, 전회까지의 재송 단위에 있어서 송신된 패킷에 포함되는 시스테매틱 비트와 금번 재송된 패킷에 포함되는 시스테매틱 비트를 심볼 합성하며, 이 심볼 합성 후의 시스테매틱 비트를 금번의 재송 단위까지 수신한 패리티 비트를 이용하여 오류 정정 복호하는 것에 의해 달성된다.
본 발명은, 자동 재송 요구를 행하는 것에 의해, 데이터 전송에 있어서의 오류 제어를 실행하는 통신 시스템, 송신 장치, 및 수신 장치에 관한 것이다.
도 1은, 본 발명의 실시예 1에 따른 데이터 전송 장치의 개략 구성을 나타내는 도면,
도 2는, 본 발명의 실시예 1에 따른 송신 장치의 내부 구성을 나타내는 블록도,
도 3은, 본 발명의 실시예 1에 따른 수신 장치의 내부 구성을 나타내는 블록도,
도 4는, 본 실시예에 따른 ARQ 처리 흐름을 나타내는 흐름도,
도 5는, 본 발명의 실시예 1에 따른 수신 장치(200)에 있어서의 처리 흐름을 나타내는 모식도,
도 6은, 본 발명의 실시예 2에 따른 송신 장치의 내부 구성을 나타내는 블록도,
도 7은, 본 발명의 실시예 2에 따른 수신 장치의 내부 구성을 나타내는 블록도,
도 8은, 본 발명의 실시예 2에 따른 ARQ 처리 흐름을 나타내는 모식도,
도 9는, 본 발명의 실시예 2에 따른 수신 장치에 있어서의 처리 흐름을 나타내는 모식도,
도 10은, 본 발명의 실시예 3에 따른 데이터 전송 장치의 개략 구성을 나타내는 도면,
도 11은, 본 발명의 실시예 3에 따른 송신 장치의 내부 구성을 나타내는 블록도,
도 12는, 본 발명의 실시예 3에 따른 공용 수신 장치의 구성을 나타내는 블록도,
도 13은, 본 발명의 실시예 3에 따른 수신 장치에 있어서의 처리 흐름을 나타내는 모식도,
도 14는, 본 발명의 실시예 3에 따른 CC용 수신 장치의 내부 구성을 나타내는 블록도,
도 15는, 본 발명의 실시예 3에 따른 IR용 수신 장치의 내부 구성을 나타내는 블록도,
도 16은, 본 발명의 실시예 4에 따른 데이터 전송 장치의 개략 구성을 나타내는 도면,
도 17은, 본 발명의 실시예 4에 따른 송신 장치의 내부 구성을 나타내는 블록도,
도 18은, 본 발명의 실시예 4에 따른 수신 장치에 있어서의 처리 흐름을 나타내는 모식도이다.
발명을 실시하기 위한 최선의 형태
본 발명에 있어서는, 심볼 변환 후의 시스테매틱 비트 및 패리티 비트에 대해, 서로 다른 확산 코드를 이용하여 확산 처리를 실시하는 것에 의해, 시스테매틱 비트와 패리티 비트를 상이한 심볼에 할당한다.
또한, 변조 방식에 따른 비트 단락을 패킷에 마련하여, 시스테매틱 비트 및 패리티 비트를 서로 다른 비트 단락에 할당하는 것에 의해, 시스테매틱 비트와 패리티 비트를 상이한 심볼에 할당한다.
이하, 본 발명의 각 실시예에 대해 첨부 도면을 참조하여 설명한다.
(실시예 1)
도 1은, 본 발명의 실시예 1에 따른 데이터 전송 장치의 개략 구성을 도시하는 도면이다. 이 도면에 도시하는 바와 같이, 송신 장치(100)는 수신 장치(200)와 쌍방향의 전송로에 의해서 연결되고 있다. 송신 장치(100)는, 제 1 블록으로부터 제 L 블록까지의 L개의 블록으로 블록화된 정보 비트를 오류 검출 부호화 및 오류 정정 부호화하여, 시스테매틱 비트 및 패리티 비트를 생성한다. 이 오류 정정 부호화는 자신의 조직 부호를 이용하여 행해지기 때문에, 정보 비트가 그대로 시스테매틱 비트로서 출력된다. 또한, 본 명세서에 있어서, 부호화시에 그대로 출력된 정보 비트를 시스테매틱 비트라 칭한다. 송신 장치(100)는, 시스테매틱 비트 및 패리티 비트에 프로토콜 헤더를 부가하여 패킷을 생성하고, 생성한 패킷을 수신 장치(200)에 송신한다. 또한, 패킷은, 데이터 전송 단위의 일례이며, 다른 데이터 전송 단위로서는, 프레임이나 수퍼 프레임 등이 있다.
수신 장치(200)는, 송신 장치(100)로부터 송신된 패킷을 수신하고, 이 수신한 패킷으로부터 시스테매틱 비트와 패리티 비트를 분리하여 출력한다. 그리고, 패리티 비트를 검사 비트로 하여 시스테매틱 비트를 오류 정정 복호하여, 이 복호결과에 오류 검출 처리를 실시한다. 수신 장치(200)는, 오류 검출에 의해 복호 결과에 오류가 검출되지 않는 경우에는, 수신 확인 신호(Positive Acknowledgment : ACK, 이하 ACK라 함)를 송신 장치(100)에 전송하고, 복호 결과에 오류가 검출된 경우에는 재송 요구 신호(Negative Acknowledgment : NACK, 이하 NACK라 함)를 송신 장치(100)에 전송한다.
송신 장치(100)는, NACK를 수취한 경우에는, 전회의 재송 단위에 있어서의 시스테매틱 비트와 동일한 시스테매틱 비트가 배치된 심볼와, 전회의 재송 단위에 있어서의 패리티 비트와 상이한 패리티 비트가 배치된 심볼과, 프로토콜 헤더를 다중화하여 재송 패킷을 생성하고, 생성한 재송 패킷을 수신 장치(200)에 송신한다. 수신 장치(200)는, 재송 패킷을 수신하면, 수신한 패킷으로부터 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼을 분리하여, 분리한 시스테매틱 비트가 배치된 심볼과, 전회의 재송 단위에 있어서 수신한 시스테매틱 비트가 배치된 심볼을 심볼 합성(파워 합성)한다. 그리고, 이 심볼 합성 후의 시스테매틱 비트를, 전회의 재송 단위에 있어서 수신한 패리티 비트 및 금번의 재송 단위에 있어서 수신한 패리티 비트를 이용하여 복호한다. 이 복호 결과는 오류 검출되어, 오류 검출 결과에 따라 ACK 또는 NACK를 송신 장치(100)에 송신한다. 송신 장치(100)는, NACK를 수신한 경우에는, 새로운 재송 패킷을 생성하여 송신한다. 송신 장치(100)는, ACK를 수취할 때까지 재송을 반복하여, ACK를 수취하면 다음 블록의 정보 비트의 송신을 개시한다.
또한, 본 명세서에 있어서, 제 M 블록(1≤M≤L)의 정보 비트의 전송을 개시하고 나서, 이 제 M 블록의 정보 비트가 올바르게 수신될 때까지(즉, 송신 장치(100)가 ACK를 수신할 때까지)의 일련의 처리를 통합하여 ARQ 처리라 칭한다.
또한, 본 명세서에 있어서는, 송신 장치(100)로부터 패킷을 송신하여, 이 패킷을 수신한 수신 장치(200)로부터 ACK 또는 NACK가 송신 장치(100)에 전송될 때까지의 처리 단위를 "재송 단위"라 칭한다. 또한, 소정 블록의 정보 비트에 대해 ARQ 처리를 행할 때에, 송신측이 k회째에 패킷을 송신하고 나서 ACK 또는 NACK를 수신하기까지의 처리 단위를 "제 k 재송 단위"라 칭한다.
계속해서, 상기 송신 장치(100) 및 수신 장치(200)에 대해 상세히 설명한다.
우선, 송신 장치(100)에 대해 설명한다. 도 2는, 송신 장치(100)의 내부 구성을 나타내는 블록도이다. 이 도 2에 있어서, 부호화기(101)는, 제 1 블록으로부터 제 L 블록의 L개의 블록으로 블록화된 정보 비트에 대해 순서대로 오류 검출 부호화 및 오류 정정 부호화를 행한다. 이 오류 정정 부호화에는 조직 부호가 이용되어, 정보 비트 자신인 시스테매틱 비트와, 정보 비트가 콘볼루션 부호화된 부호화 계열(패리티 비트)이 생성된다. 부호화기(101)로서, 예컨대 부호화율이 1/3의 터보 부호화기를 이용하는 경우에는, 정보 비트 1 비트의 입력에 대해, 1 비트의 시스테매틱 비트(S)가 인터리브(103)에 출력되고, 2 비트의 패리티 비트가 펑쳐 회로(102)에 출력된다. 본 실시예에 따른 부호화기(101)는, 조직 부호이고, 또한, 오류 정정 능력이 우수한 터보 부호를 이용하여 부호화를 행하는 것이 바람직하다.
부호화기(101)로부터 출력된 시스테매틱 비트는, 인터리버(103)에 있어서, 데이터의 배열 순서가 소정의 규칙에 따라서 재배열되고, 변조 회로(1O4)에 출력된다. 인터리브된 시스테매틱 비트는, 변조 회로(104)에 있어서, QPSK나 16QAM 등을 이용하여 직교 좌표상의 심볼에 배치되고, 확산기(105)에 있어서 확산 코드 A가 승산되어, 버퍼(106)에 기입된다. 즉, 변조 회로(104) 및 확산기(105)는, 시스테매틱 비트를 확산 코드 A에 할당한다. 또한, 본 명세서에 있어서는, 시스테매틱 비트를 배치한 심볼를, "심볼 변환된 시스테매틱 비트"라 칭한다. 또한, 패리티 비트를 배치한 심볼을, "심볼 변환된 패리티 비트"라 칭한다.
펑쳐 회로(102)는, 입력된 패리티 비트에 펑쳐링 처리를 실시한다. 즉, 펑쳐 회로(102)는, 입력된 패리티 비트에 대해 펑쳐 처리를 실시하여 패리티 비트 P1∼Pn을 생성하고, 생성한 패리티 비트 P1∼Pn을 인터리버(107)에 출력한다. 인터리버(107)는, 패리티 비트 P1∼Pn의 데이터의 배열 순서를 소정의 규칙에 따라서 재배열한다.
예컨대, 부호화기(101)로서 부호화율 1/3의 터보 부호화기를 이용한 경우의 펑쳐링 처리에 대해 설명한다. 부호화기(101)는, 입력된 정보 비트를 부호화하여, 2계열의 패리티 비트를 출력한다. 제 1 계열에서 출력되는 패리티 비트는, 순서대로, Pa1, Pa2, Pa3,...이며, 제 2 계열로부터 출력되는 패리티 비트는, 순서대로, Pb1, Pb2, Pb3,...로 한다. 즉, 펑쳐 회로(102)에는, 두 계열로부터의 패리티 비트가 {Pa1, Pb1, Pa2, Pb2, Pa3, Pb3,.....}의 순서로 입력된다. 펑쳐 회로(102)는, 이와 같이 입력된 패리티 비트열 일부의 비트를 소정의 주기에 의해 소거하는 것에 의해 펑쳐링을 실행하여, P1∼Pn의 패리티 비트열을 생성한다. 예컨대, 우수 번째의 비트를 소거하는 것에 의해, {Pa1, Pa2, Pa3,.....}이 패리티 비트열 P1로서 생성되고, 기수 번째의 비트열을 소거하는 것에 의해, {Pb1, Pb2, Pb3,.....}이 패리티 비트열 P2로서 생성된다. 또한, 펑쳐링에 있어서 비트의 소거를 행하는 주기는, 부호화율이나 시스템에 있어서 요구되는 통신 효율에 따라 적절하게 변경 가능하다.
인터리버(107)로부터 출력된 패리티 비트 P1∼Pn은, 변조 회로(108)에 있어서, QPSK나 16QAM 등을 이용하여 직교 좌표상의 심볼에 배치되고, 확산기(109)에 의해 확산 코드 B가 승산되어, 버퍼(110)에 기입된다. 즉, 변조 회로(108) 및 확산기(109)는, 심볼 변환한 패리티 비트 P1∼Pn을 확산 코드 B에 할당한다. 이와 같이, 패리티 비트 P1∼Pn은, 시스테매틱 비트와 상이한 확산 코드에 할당된다.
선택 회로(111)는, 버퍼(110)에 유지되어 있는 패리티 비트 P1∼Pn으로부터 송신 회수에 따른 패리티 비트를 판독하여 다중 회로(112)에 출력한다. 즉, 선택 회로(111)는, 도시하지 않는 제어국으로부터 통지되는 정보에 근거하여 이것으로부터 실행하는 송신이 소정 블록의 정보 비트에 대해 몇 번째의 송신인지(몇 번째의 재송 단위인지)를 판단하여, 그 송신 회수에 따른 패리티 비트를 선택한다. 예컨대, 소정 블록의 정보 비트에 관해서 k 회째의 송신인 경우(제 k 재송 단위의 경우)에는, 버퍼(110)로부터 패리티 비트 Pk를 판독하여 다중 회로(112)에 출력한다. 이 k는, 후술하는 도 4에 나타내는 반복 회수에 대응한다.
다중 회로(112)는, 버퍼(106)로부터 시스테매틱 비트가 배치된 심볼을 판독하여, 판독한 심볼과, 선택 회로(111)로부터 출력된 심볼 변환 후의 패리티 비트와, 프로토콜 헤더를 다중화하여 송신 패킷을 생성하고, 생성한 송신 패킷을 송신RF(113)에 출력한다. 송신 RF(113)는, 다중 회로(112)로부터 출력된 송신 패킷에 주파수 변환, 증폭 등의 소정의 송신 처리를 실시하여 안테나(114)를 거쳐서 수신 장치(200)에 송신한다.
버퍼(106) 및 버퍼(110)는, 수신 장치(200)로부터 송신된 ACK를 취득하면, 이 ACK를 취득했을 때에 유지하고 있는 시스테매틱 비트 및 패리티 비트 P1∼Pn을 폐기한다. 그리고, 버퍼(106) 및 버퍼(110)에는, 블록화된 정보 비트중 다음 블록의 정보 비트를 부호화하여 얻어지는 시스테매틱 비트 또는 패리티 비트가 기입된다. 이것에 의해, 다음 블록의 정보 비트에 대한 ARQ 처리가 개시된다.
다음에, 수신 장치(200)에 대해 설명한다. 도 3은, 수신 장치(200)의 내부 구성을 나타내는 블록도이다. 이 도 3에 있어서, 수신 RF(202)는, 안테나(201)로부터 수신한 패킷에 대해 주파수 변환 등의 소정의 수신 처리를 실시하여, 수신 처리 후의 패킷을, 분리 회로(250)에 출력한다. 분리 회로(250)는, 수신한 패킷으로부터 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼을 분리한다. 분리 후의 시스테매틱 비트가 배치된 심볼은 합성 회로(204)에 출력되고, 분리 후의 패리티 비트가 배치된 심볼은 복조 회로(210)에 출력된다.
분리 회로(250)에는, 역확산기(203) 및 역확산기(209)가 구비되어 있다. 이 역확산기(203)는, 수신 RF(202)로부터 출력된 수신 패킷에 확산 코드 A를 이용하여 역확산 처리를 실시하고, 역확산 후의 신호를 RAKE 합성한다. 이것에 의해, 수신 패킷으로부터 확산 코드 A에 할당된 시스테매틱 비트가 심볼의 상태에서 취출된다. 한편, 역확산기(209)는, 수신 RF(202)로부터 출력된 수신 패킷에 확산 코드 B를 이용하여 역확산 처리를 실시하고, 역확산 후의 신호를 RAKE 합성한다. 이것에 의해, 수신 패킷으로부터 확산 코드 B에 할당된 패리티 비트가 심볼의 상태에서 취출된다. 이와 같이, 분리 회로(250)는, 수신한 패킷에 서로 다른 확산 코드를 이용하여 역확산 처리를 실시하는 것에 의해, 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼을 분리한다.
이하, 상기한 바와 같이 상이한 심볼로 분리된 시스테매틱 비트 및 패리티 비트에 대해 행해지는 처리에 대해 설명한다. 우선, 시스테매틱 비트에 대해 행해지는 처리에 대해 설명하고, 이어서 패리티 비트에 대해 행해지는 처리에 대해 설명한다.
역확산기(203)로부터 출력된 시스테매틱 비트는, 합성 회로(204)에 입력된다. 합성 회로(204)는, 가산기(205)와 버퍼(206)를 구비하고 있다. 가산기(205)는, 패킷을 수신할 때마다, 버퍼(206)로부터 판독한 심볼과, 금번의 재송 단위에 있어서 수신한 시스테매틱 비트가 배치된 심볼을 심볼 합성한다. 가산기(205)는, 합성 심볼을 버퍼(206)에 오버라이트함과 동시에 복조 회로(207)에 출력한다. 버퍼(206)에는, 재송이 반복될 때마다 가산기(205)에 의해 계산된 합성 심볼이 오버라이트된다. 따라서, 버퍼(206)에는 금번의 재송 단위까지 수신한 시스테매틱 비트를 모두 합성한 심볼이 유지된다. 또한, 버퍼(206)는, ACK을 취득하면, 유지하고 있던 합성 심볼을 폐기한다.
상기 합성 회로(204)에서의 심볼 합성 처리에 대해, 소정 블록의 정보 비트(제 M 블록의 정보 비트로 함)가 3회째의 수신으로(제 3 재송 단위로) 올바르게 수신된 경우를 예에 설명한다. 우선, 제 (M-1) 블록의 정보 비트가 올바르게 수신되면 송신 장치(100)로부터 제 M 블록의 정보 비트를 부호화한 시스테매틱 비트 및 패리티 비트를 포함하여 구성되는 패킷 #1이 송신된다. 또한, 버퍼(206)에 유지되어 있던 심볼이 폐기된다. 또한, 본 명세서에 있어서, k 회째에 송수신되는 패킷을 패킷 #k라 칭한다.
수신 장치(200)는, 이 패킷 #1을 수신하고, 수신한 패킷 #1로부터 시스테매틱 비트가 배치된 심볼을 분리하여 가산기(205)에 출력한다. 가산기(205)는, 버퍼(206)에 판독할 심볼이 유지되어 있지 않기 때문에, 시스테매틱 비트를 그대로 버퍼(206) 및 후술하는 복조 회로(207)에 출력한다. 이 제 1 재송 단위의 수신 결과는 오류를 포함하기 때문에, NACK가 송신 장치(100)에 송신되고, 송신 장치(100)로부터 다음 회(제 2 재송 단위)의 패킷(패킷 #2)이 송신된다.
수신 장치(200)는, 이 패킷 #2을 수신하고, 패킷 #2로부터 시스테매틱 비트가 배치된 심볼을 분리하여 가산기(205)에 출력한다. 가산기(205)는, 버퍼(206)로부터 제 1 재송 단위에 있어서의 시스테매틱 비트가 배치된 심볼을 판독하고, 판독한 심볼과 제 2 재송 단위에 있어서의 시스테매틱 비트가 배치된 심볼을 심볼 합성하여, 이 심볼 합성 결과(합성 심볼)를 버퍼(206)에 오버라이트한다. 제 2 재송 단위에 있어서의 수신 결과도 오류를 포함하기 때문에, NACK가 송신 장치(100)에 송신되어, 송신 장치(100)로부터 다음 회(제 3 재송 단위)의 패킷(패킷 #3)이 송신된다.
수신 장치(200)는, 이 패킷 #3을 수신하고, 수신한 패킷 #3으로부터 시스테매틱 비트가 배치된 심볼을 분리하여 가산기(205)에 출력한다. 가산기(205)는, 제 1 재송 단위에 있어서 수신한 시스테매틱 비트와 제 2 재송 단위에 있어서 수신한 시스테매틱 비트와의 합성 심볼을 버퍼(206)로부터 판독하여, 제 3 재송 단위에 있어서 수신한 시스테매틱 비트가 배치된 심볼과 심볼 합성한다. 그리고, 가산기(205)는, 이 심볼 합성 결과(합성 심볼)를 버퍼(206)에 오버라이트한다. 금번에 구해진 합성 심볼은, 제 1 재송 단위로부터 제 3 재송 단위에 있어서 수신한 시스테매틱 비트를 각각 심볼 합성한 값을 취한다. 이와 같이, 버퍼(206)에는, 제 k 재송 단위에 있어서의 수신시(심볼 합성 전)에는, 제 1 재송 단위로부터 제 k-1 재송 단위에 있어서 수신한 시스테매틱 비트를 모두 합성한 심볼이 유지되고, 가산기(205)에 있어서의 심볼 합성이 완료하면, 그 심볼 합성 결과(제 1 재송 단위로부터 제 k 재송 단위에 있어서 수신한 시스테매틱 비트를 모두 합성한 심볼)가 오버라이트된다.
제 3 재송 단위에 있어서는 수신 결과에 오류를 포함하지 않기 때문에 ACK가 송신 장치(100) 및 버퍼(206)에 전송된다. 버퍼(206)는, ACK을 취득하면 유지하고 있던 심볼을 폐기한다. 이것에 의해, 제 M 블록의 정보 비트에 관한 ARQ 처리가 완료한다.
이하, 본 명세서에 있어서는, 제 1 재송 단위로부터 제 k 재송 단위까지 수신한 시스테매틱 비트가 배치된 심볼을 각각 합성한 합성 심볼을, "합성 심볼 #k"라 칭한다. 이상 설명한 바와 같이, 합성 회로(204)는, 버퍼(206)로부터 판독한 합성 심볼 #k-1과, 제 k 재송 단위에 있어서 수신한 패킷(패킷 #k)에 포함되는 시스테매틱 비트가 배치된 심볼을 심볼 합성하여 합성 심볼 #k를 생성한다.
합성 회로(204)에 있어서 심볼 합성된 합성 심볼은, 복조 회로(207)에 출력된다. 복조 회로(207)는, 시스테매틱 비트가 배치된 심볼을 디맵핑한다. 디인터리버(208)는, 복조 회로(207)에서 디맵핑된 시스테매틱 비트의 데이터의 배열 순서를 기초로 복원하여, 소프트 판정값 산출기(212)에 출력한다.
이어서, 패리티 비트에 대해 행해지는 처리에 대해 설명한다. 여기서는, 제 M 블록의 정보 비트에 대한 ARQ 처리에 있어서, 제 k 재송 단위로 수신한 패킷(패킷 #k)에 포함되는 패리티 비트에 대해 행해지는 처리를 예로 하여 설명한다.
전술한 바와 같이, 역확산기(209)는, 수신 RF(202)로부터 출력된 수신 패킷에 대해 확산 코드 B를 이용하여 역확산 처리를 실시하고, 역확산 후의 신호를 RAKE 합성하는 것에 의해, 수신 패킷으로부터 패리티 비트 Pk가 배치된 심볼을 추출하여, 복조 회로(210)에 출력한다.
복조 회로(210)는, 역확산기(209)로부터 출력된 패리티 비트 Pk에 대해 디맵핑 처리를 실시한다. 디인터리버(211)는, 복조 회로(210)로부터 출력된 패리티 비트 Pk의 데이터의 배열 순서를 기초로 복원하여 소프트 판정값 산출기(212)에 출력한다.
이어서, 소프트 판정값 산출기(212) 이후의 각 블록에 대해 설명한다. 또한, 계속해서, 제 M 블록의 정보 비트에 대한 ARQ 처리에 있어서, 제 k 재송 단위로 수신한 패킷(패킷 #k)에 대해 실행하는 처리를 예로 하여 설명한다.
소프트 판정값 산출기(212)는, 디인터리버(208)로부터 출력된 합성 심볼 #k의 소프트 판정값(Sk 소프트 판정값)을 산출하여, 산출한 Sk 소프트 판정값을 복호기(214)에 출력한다. 또한, 소프트 판정값 산출기(212)는, 디인터리버(211)로부터 출력된 패리티 비트 Pk의 소프트 판정값(Pk 소프트 판정값)을 산출하여, 산출한 Pk 소프트 판정값을 소프트 판정값용 버퍼(213)에 출력한다. 또한, 본 명세서에 있어서는, 합성 심볼 #k의 소프트 판정값을 "Sk 소프트 판정값"이라 칭하고, 패리티 비트 Pk의 소프트 판정값을 "Pk 소프트 판정값"이라 칭한다. 소프트 판정값용 버퍼(213)는, 소프트 판정값 산출기(212)로부터 출력된 소프트 판정값을 유지하고, ACK를 취득하면 유지하고 있던 소프트 판정값을 폐기한다. 제 k 재송 단위에 있어서는, 이 소프트 판정값용 버퍼(213)에, P1 소프트 판정값∼Pk 소프트 판정값이 각각 유지되어 있다.
복호기(214)는, 소프트 판정값용 버퍼(213)로부터 P1 소프트 판정값∼Pk 소프트 판정값을 판독하고, 판독한 P1 소프트 판정값, P2 소프트 판정값,...., 및 Pk 소프트 판정값을 검사 비트로서 이용하여 Sk 소프트 판정값을 오류 정정 복호한다. 즉, 복호기(214)는, P1 소프트 판정값, P2 소프트 판정값,...., 및 Pk 소프트 판정값을 우도(尤度) 합성하여 Sk 소프트 판정값을 오류 정정 복호한다. 부호화기(101)에 있어서 터보 부호가 이용되는 경우에는, 이 오류 정정 복호에 터보 복호가 이용된다. 복호 결과는 오류 검출기(215)에 출력된다.
이와 같이, 복호기(214)는, Sk 소프트 판정값을, 소프트 판정값용 버퍼(213)로부터 판독한 P1 소프트 판정값, P2 소프트 판정값,...., 및 Pk 소프트 판정값을 검사 비트로서 이용하여 오류 정정 복호한다. 따라서, 패킷의 수신 회수(즉, 송신장치(100)에 있어서의 패킷의 송신 회수)가 증가할수록 복호 처리에 있어서 검사 비트로서 이용하는 패리티 비트의 용장도가 증가하여, 복호 처리에 있어서의 오류 정정 능력이 향상한다. 또한, 패킷의 수신 회수가 증가할수록 합성 심볼 #k의 레벨이 향상하기 때문에, 신호간 거리가 커져 수신 품질이 향상한다.
오류 검출기(215)는, 복호기(214)로부터 출력되는 복호 결과의 오류 검출을 행하여, 오류가 있으면 NACK를 생성하고, 오류가 없으면 ACK를 생성한다.
다음에, 상기 구성의 송신 장치(100) 및 수신 장치(200)가 실행하는 ARQ 처리에 대해 도 4를 이용하여 설명한다. 도 4는, 본 실시예에 따른 ARQ 처리 흐름을 나타내는 흐름도이다. 여기서는, 제 1 블록으로부터 제 L 블록까지의 L개의 블록에 블록화된 정보 비트중, 제 M 블록의 정보 비트(1≤M≤L)가 수신 장치(200)에서 올바르게 수신될 때까지의 ARQ 처리에 대해 설명한다.
우선, 단계(이하, "ST"라 약칭함)(400)에서는, 이 흐름도에 있어서의 반복 회수 k가 k=1로 설정된다. 다음에, ST(401)에서는, 부호화기(101)에 의해, 제 M 블록의 정보 비트가 오류 검출 부호화 및 오류 정정 부호화되어, 시스테매틱 비트 및 패리티 비트가 생성된다. 패리티 비트는, 펑쳐 회로(102)에 의해 펑쳐링 처리가 실시되어, 패리티 비트 P1∼Pn이 생성된다. 또, 반복 회수 k에 있어서의 처리는, 제 k 재송 단위에 있어서의 처리에 대응한다.
다음에 ST(402)에서는, 변조 회로(104) 및 변조 회로(108)에 의해, 시스테매틱 비트 및 패리티 비트가 직교 좌표상의 심볼에 배치된다. 다음에, ST(403)에서는, 확산기(105)에 의해, 시스테매틱 비트가 확산 코드 A를 이용하여 확산된다.또한, 확산기(109)에 의해, 패리티 비트 P1∼Pn이 확산 코드 A와 상이한 확산 코드 B를 이용하여 확산된다. 확산된 시스테매틱 비트는 버퍼(106)에 저장되고, 확산된 패리티 비트 P1∼Pn은 버퍼(110)에 저장된다. 이와 같이, ST(402) 및 ST(403)에 있어서, 시스테매틱 비트가 배치된 심볼에 대해, 패리티 비트가 배치된 심볼에 할당된 확산 코드 B와 상이한 확산 코드 A가 할당된다.
이어서, ST(404)에서는, 다중 회로(112)에 의해, 버퍼(106)로부터 출력된 시스테매틱 비트가 배치된 심볼과, 선택 회로(111)가 버퍼(110)로부터 판독한 패리티 비트 P1이 배치된 심볼과, 프로토콜 헤더가 코드 다중화되어 패킷 #1이 생성되고, 생성된 패킷 #1이 수신 장치(200)에 송신된다.
이 패킷 #1은 수신 장치(200)에 수신되고, 수신된 패킷 #1은 소정의 수신 처리 등이 실시되며, 분리 회로(250)(역확산기(203) 및 역확산기(209))에 입력된다 (ST(405)). 이어서, ST(406)에서는, 분리 회로(250)에 의해, 수신한 패킷 #1에 역확산 처리가 실시되고, 코드 다중화된 신호로부터 시스테매틱 비트가 배치된 심볼과 패리티 비트 P1이 배치된 심볼이 분리된다. 즉, 역확산기(203)에 의해 수신 패킷에 확산 코드 A가 승산되어 시스테매틱 비트가 배치된 심볼이 추출되고, 역확산기(209)에 의해 수신 패킷에 확산 코드 A와 상이한 확산 코드 B가 승산되어 패리티 비트 P1이 배치된 심볼이 추출된다.
수신 패킷으로부터 분리된 시스테매틱 비트가 배치된 심볼은, ST(407)에서, 버퍼(206)에 기입된다. 또한, 시스테매틱 비트가 배치된 심볼은, 복조 회로(207)에 출력된다. 이어서, ST(408)에서는, 복조 회로(207)에 의해 시스테매틱 비트에소정의 복조 처리가 실시되고, 복조 회로(210)에 의해 패리티 비트 P1에 소정의 복조 처리가 실시된다.
이어서, ST(409)에서는, 소프트 판정값 산출기(212)에 의해, 시스테매틱 비트의 소프트 판정값(S1 소프트 판정값), 및 패리티 비트 P1의 소프트 판정값(P1 소프트 판정값)이 각각 산출된다. 이 P1 소프트 판정값은, 제 M 블록의 정보 비트에 관한 ARQ 처리가 종료할 때까지 버퍼(213)에 유지된다. 이어서, ST(410)에서는, 복호기(214)에 의해, P1 소프트 판정값을 검사 비트로 하여 S1 소프트 판정값의 오류 정정 복호가 행해진다.
이어서, ST(411)에서는, 오류 검출기(215)에 의해, ST(407)에 있어서의 복호 결과의 오류 검출이 행해지고, 오류가 없는 경우에는 ST(412)로 진행하여 ACK가 생성되고, 오류가 있는 경우에는 ST(413)로 진행하여 NACK가 생성된다. ST(412)에서는, 생성된 ACK가 송신 장치(100)에 송신된다. 송신 장치(100)가 ACK를 취득하는 것에 의해, 제 M 블록의 정보 비트에 관한 ARQ 처리는 종료하여, 다음 블록(제 M+1 블록)의 정보 비트에 대해서만 ARQ 처리가 시작된다.
한편, ST(413)에서는, 생성된 NACK가 송신 장치(100)에 송신되어, ST(414)로 진행한다. ST(414)에서는, 반복 회수에 1을 가산하여 k=2로 설정하고 ST(404)로 진행하여, 제 2 재송 단위에 있어서의 처리가 시작된다.
ST(404)에서는, 다중 회로(112)에 의해, 시스테매틱 비트가 배치된 심볼과, 선택 회로(111)가 버퍼(110)로부터 판독한 패리티 비트 P2가 배치된 심볼과, 프로토콜 헤더가 다중화되어 패킷 #2가 생성되고, 생성된 패킷 #2가 수신 장치(200)에송신된다.
이 패킷 #2는, 수신 장치(200)에 수신되고, 수신된 패킷 #2는 소정의 수신 처리 등이 실시되어, 분리 회로(250)(역확산기(203) 및 역확산기(209))에 입력된다 (ST405). 이어서, ST(406)에서는, 분리 회로(250)에 의해, 수신한 패킷 #2에 역확산 처리가 실시되어, 코드 다중화된 신호로부터 시스테매틱 비트가 배치된 심볼과 패리티 비트 P2가 배치된 심볼이 분리된다.
분리된 시스테매틱 비트가 배치된 심볼은, ST(407)에서, 버퍼(206)로부터 판독된 전회의 재송 단위(제 1 재송 단위)에 있어서 수신한 시스테매틱 비트가 배치된 심볼과 심볼 합성된다. 합성 후의 심볼은, 버퍼(206)에 오버라이트됨과 동시에 복조 회로(207)에 출력된다. 이어서, ST(408)에서는, 복조 회로(207)에 의해 시스테매틱 비트가 배치된 심볼에 대한 디맵핑 처리가 실시되고, 복조 회로(210)에 의해 패리티 비트 P2에 대한 디맵핑 처리가 실시된다.
이어서, ST(409)에서는, 소프트 판정값 산출기(212)에 의해, 합성 후의 시스테매틱 비트의 소프트 판정값(S2 소프트 판정값), 및 패리티 비트 P2의 소프트 판정값(P2 소프트 판정값)이 각각 산출된다. 이 P2 소프트 판정값은, 제 M 블록의 정보 비트에 관한 ARQ 처리가 종료할 때까지 버퍼(213)에 유지된다.
이어서, ST(410)에서는, 복호기(214)에 의해, P1 소프트 판정값, 및 P2 소프트 판정값을 검사 비트로 하여, S2 소프트 판정값의 오류 정정 복호가 행해진다. 제 2 재송 단위에 있어서는, 제 1 재송 단위보다도 용장도가 높은 패리티 비트를 검사 비트로 하여 오류 정정 복호가 행해진다. 구체적으로는 P2 소프트 판정값분만큼 검사 비트의 용장도가 높아지고 있다. 오류 정정 복호는, 일반적으로, 검사 비트의 용장도가 높아질수록 오류 정정 능력이 향상하는 것이 알려져 있다. 본 실시예에 따른 복호 방식으로서, 터보 복호를 이용한 경우에도, 검사 비트의 용장도가 높아지는 것에 의해 오류 정정 능력이 향상하여, 적은 송신 회수에 의해 복호 데이터에 포함되는 오류를 없애는 것이 가능해지기 때문에, 처리량을 향상시킬 수 있다.
또한, 제 2 재송 단위에 있어서는, 심볼 합성 후의 시스테매틱 비트에 대해 오류 정정 복호를 행하고 있다. 심볼 합성 후의 시스테매틱 비트는, 심볼 합성을 행하지 않는 시스테매틱 비트보다도 신호 레벨이 커지기 때문에 신호간 거리가 커져, 수신 품질이 향상한다. 이것에 의해, 적은 송신 회수에 의해 복호 데이터에 포함되는 오류를 없앨 수 있다.
이어서, ST(411)에서는, ST(407)에 있어서의 복호 결과의 오류 검출이 행하여지고, 오류가 없는 경우에는 ST(412)로 진행하여 ACK가 생성되고, 오류가 있는 경우에는 ST(413)로 진행하여 NACK가 생성된다. ST(414)에서는, 반복 회수를 k=3로 설정하여 ST(404)로 진행한다. k=3인 경우에는, k=2인 경우와 마찬가지의 처리가 반복하여 행해지기 때문에, 이하, k=j(j≥3)로 하여, 제 j 재송 단위에 있어서의 ST(404)∼ST(414)에서 행해지는 처리를 설명한다.
k=j인 경우에, ST(404)에서는, 다중 회로(112)에 의해, 시스테매틱 비트가 배치된 심볼과, 선택 회로(111)가 버퍼(110)로부터 판독한 패리티 비트 Pj가 배치된 심볼과, 프로토콜 헤더가 다중화되어 패킷 #j가 생성되고, 생성된 패킷 #j가 수신 장치(200)에 송신된다.
이 패킷 #j는, 수신 장치(200)에 수신되어, 수신된 패킷 #j는 소정의 수신 처리 등이 실시되고, 분리 회로(250)(역확산기(203) 및 역확산기(209))에 입력된다(ST405). 이어서, ST(406)에서는, 분리 회로(250)에 의해, 수신한 패킷 #j에 역확산 처리가 실시되고, 코드 다중화된 신호로부터 시스테매틱 비트가 배치된 심볼과 패리티 비트 Pj가 배치된 심볼이 분리된다.
제 j 재송 단위에 있어서는, 버퍼(206)에 제 1 재송 단위∼제 j-1 재송 단위에 있어서 수신한 시스테매틱 비트가 배치된 심볼을 각각 합성한 심볼(합성 심볼 #j-1)이 유지되어 있다. 제 j 재송 단위에 있어서 수신한 시스테매틱 비트가 배치된 심볼은, ST(407)에서, 상기 버퍼(206)로부터 판독된 합성 심볼 #j-1과 심볼 합성된다. 이렇게 하여, 제 1 재송 단위∼제 j 재송 단위에 있어서 수신한 시스테매틱 비트를 각각 합성한 심볼(합성 심볼 #j)이 생성된다. 합성 후의 심볼(합성 심볼 #j)은, 버퍼(206)에 오버라이트됨과 동시에 복조 회로(207)에 출력된다. 이어서, ST(408)에서는, 복조 회로(207)에 의해 시스테매틱 비트가 배치된 심볼에 대한 디맵핑 처리가 실시되고, 복조 회로(210)에 의해 패리티 비트 Pj가 배치된 심볼에 대한 디맵핑 처리가 실시된다.
이어서, ST(409)에서는, 소프트 판정값 산출기(212)에 의해, 심볼 합성 후의 시스테매틱 비트의 소프트 판정값(Sj 소프트 판정값), 및 패리티 비트 Pj의 소프트 판정값(Pj 소프트 판정값)이 각각 산출된다. 이 Pj 소프트 판정값은, 제 M 블록의 정보 비트에 관한 ARQ 처리가 종료할 때까지 버퍼(213)에 유지된다.
이어서, ST(410)에서는, 복호기(214)에 의해, P1 소프트 판정값, P2 소프트 판정값,...., Pj 소프트 판정값을 각각 검사 비트로서 이용하여, Sj 소프트 판정값의 오류 정정 복호가 행해진다. 제 j 재송 단위에 있어서는, 제 j-1 재송 단위보다도 용장도가 높은 패리티 비트를 검사 비트로 하여 오류 정정 복호가 행해진다. 구체적으로는 Pj 소프트 판정값의 분만큼 검사 비트의 용장도가 높아지고 있다. 따라서, 제 j 재송 단위에 있어서의 수신시에는 제 j-1 재송 단위에 있어서의 수신시보다도 오류 정정 능력이 향상하여, 적은 송신 회수로 복호 데이터에 포함되는 오류를 없애는 것이 가능해지기 때문에, 처리량을 향상시킬 수 있다.
또한, 제 j 재송 단위에 있어서는, 심볼 합성 후의 시스테매틱 비트에 대해 오류 정정 복호를 행하고 있다. 제 j 재송 단위에 있어서의 수신시에 복호기(214)에 입력되는 합성 심볼(합성 심볼 #j)은, 제 j-1 재송 단위에 있어서의 수신시에 복호기(214)에 입력되는 합성 심볼(합성 심볼 #j-1)보다도 레벨이 크기 때문에 신호간 거리가 커져, 오류율이 향상한다. 이것에 의해, 적은 송신 회수로 복호 데이터에 포함되는 오류를 없애는 것이 가능하게 되기 때문에, 처리량을 향상시킬 수 있다.
이와 같이, 본 실시예에 따른 ARQ 처리에 의하면, 서로 다른 확산 코드에 배치된 시스테매틱 비트와 패리티 비트가 코드 다중화된 패킷에 역확산 처리를 실시하는 것에 의해, 코드 다중화된 패킷으로부터 시스테매틱 비트가 배치된 심볼과 패리티 비트 P1이 배치된 심볼이 분리하여 추출된다. 이와 같이 시스테매틱 비트가 배치된 심볼을 패리티 비트가 배치된 심볼로부터 분리하는 것에 의해, 분리된 시스테매틱 비트가 배치된 심볼을 전회의 재송 단위까지 수신한 시스테매틱 비트와 심볼 합성할 수 있음과 동시에, 재송을 반복할 때마다 검사 비트의 용장도를 증가시킬 수 있다. 이것에 의해, 오류 없음으로 될 때까지의 재송 회수를 저감할 수 있기 때문에, 처리량을 향상시킬 수 있다.
여기서, 본 실시예에 따른 수신 장치(200)에 있어서의 신호 흐름에 대해 설명한다. 도 5는, 본 발명의 실시예 1에 따른 수신 장치(200)에 있어서의 처리 흐름을 나타내는 모식도이다. 여기서는, 설명을 간단히 하기 위해서, 제 3 재송 단위까지를 나타낸다.
이 도면에 도시하는 바와 같이, 제 1 재송 단위에 있어서 수신되는 패킷 #1은 시스테매틱 비트 S와 패리티 비트 P1을 포함하여 구성되고, 제 2 재송 단위에 있어서 수신되는 패킷 #2는 시스테매틱 비트 S와 패리티 비트 P2를 포함하여 구성되며, 제 3 재송 단위에 있어서 수신되는 패킷 #3은 시스테매틱 비트 S와 패리티 비트 P3을 포함하여 구성된다. 시스테매틱 비트 S와 패리티 비트 P1∼P3에는 서로 다른 확산 코드가 할당되어 있기 때문에, 수신 장치(200)에 있어서, 수신 패킷으로부터 시스테매틱 비트 S가 배치된 심볼과 각 패리티 비트가 배치된 심볼을 분리하여 추출할 수 있다.
제 1 재송 단위에 있어서, 복호기(214)는, 패킷 #1로부터 추출된 시스테매틱 비트 S에 대해, 패리티 비트 P1을 검사 비트로 하여 오류 정정 복호를 행한다. 이 때, 송신 장치(100)에 있어서 펑쳐링되어 소거된 비트에 대응하는 위치에는 더미 비트를 삽입하여 오류 정정 복호를 행한다.
제 2 재송 단위에 있어서는, 우선, 패킷 #2로부터 시스테매틱 비트 S가 추출되고, 패킷 #1로부터 추출한 시스테매틱 비트와 심볼 합성되어 합성 심볼 #2가 생성된다. 복호기(214)는, 패킷 #2로부터 추출한 패리티 비트 P2와, 제 1 재송 단위에 있어서 패킷 #1로부터 추출한 패리티 비트 P1을 함께 검사 비트로서 이용하여, 심볼 합성 후의 시스테매틱 비트(합성 심볼 #2)를 오류 정정 복호한다. 즉, 제 1 재송 단위에 있어서 추출된 패리티 비트 P1과 제 2 재송 단위에 있어서 추출된 패리티 비트 P2를 우도 합성하고, 우도 합성한 패리티 비트를 이용하여 합성 심볼 #2를 오류 정정 복호한다. 이와 같이, 심볼 합성을 행하는 것에 의해, 심볼 합성을 행하지 않는 시스테매틱 비트보다도 신호 레벨을 크게 할 수 있기 때문에, 제 2 재송 단위에 있어서의 수신 품질을 제 1 재송 단위에 있어서의 수신 품질보다도 향상시킬 수 있다.
제 3 재송 단위에 있어서도 마찬가지로, 이미 수신하고 있는 패리티 비트 P1 및 패리티 비트 P2에 부가하여 패킷 #3에 포함되는 패리티 비트 P3도 이용하여 오류 정정 복호를 행하기 때문에, 복호기(214)의 오류 정정 능력이 향상한다. 또한, 재송 패킷 #3으로부터 추출한 시스테매틱 비트가 배치된 심볼을 합성 심볼 #2와 심볼 합성하여 합성 심볼 #3을 생성한다. 합성 심볼 #3은 합성 심볼 #2보다도 신호 레벨이 크기 때문에, 제 3 재송 단위에 있어서의 수신 품질을 제 2 재송 단위에 있어서의 수신 품질보다도 향상시킬 수 있다.
이상 설명한 바와 같이 본 실시예에 의하면, 송신 장치(100)에서, 시스테매틱 비트와 패리티 비트를 상이한 확산 코드에 배치하는 것에 의해, 시스테매틱 비트와 패리티 비트가 서로 다른 심볼에 배치된 패킷을 구성한다. 이 패킷을 수신한 수신 장치(200)는, 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼을 분리할 수 있다. 따라서, 재송을 반복할 때마다 오류 정정 복호에 이용하는 검사 비트에 차지하는 패리티 비트의 비율을 증가시킬 수 있음과 동시에, 시스테매틱 비트를 심볼 합성하는 것에 의해 수신 품질을 향상시킬 수 있다. 이것에 의해, 오류 없음으로 될 때까지의 재송 회수를 저감할 수 있기 때문에, 처리량을 향상시킬 수 있다.
또한, 본 실시예에 있어서는, 심볼에 배치된 시스테매틱 비트를 비트 정보로 변환하기 전에, 전회까지의 재송 단위에 있어서 취득한 심볼 상태의(비트 정보로 변환하기 전의) 시스테매틱 비트를 버퍼(206)로부터 판독하여 심볼 합성을 행하고 있다. 1 심볼은 복수(N개)의 비트의 정보를 유지할 수 있기 때문에, 시스테매틱 비트를 비트 정보로 변환하기 전의 심볼 정보로서 버퍼(206)에 저장하는 것에 의해, 비트 정보로 변환한 시스테매틱 비트를 저장하는 경우보다도, 버퍼의 사이즈를 1/N배로 할 수 있다. 즉, 본 실시예에 있어서는, 시스테매틱 비트를 심볼의 상태에서 버퍼(206)에 저장하는 것에 의해, 비트 정보로 변환하고 나서 버퍼에 저장하는 경우보다도 버퍼 사이즈를 작게 할 수 있다.
또한, 본 실시예에 있어서는, 시스테매틱 비트에 대해 소프트 판정값을 산출하기 전에 심볼 합성을 행하고 있기 때문에, 소프트 판정값 산출기(212)에 있어서의 소프트 판정 처리시에 발생하는 연산 오차에 근거하는 수신 성능의 열화를 억제할 수 있다. 즉, 소프트 판정값 산출기(212)에 있어서, 연산량 삭감을 목적으로하여 Max 처리 등의 간략화한 소프트 판정값 산출 처리를 행하는 것에 따라 오차가 많이 발생하는 경우에, 재송 단위마다 시스테매틱 비트의 소프트 판정값을 산출하고 나서 합성하면, 각 시스테매틱 비트마다 소프트 판정 처리의 연산 오차가 발생한다. 그리고, 오차를 포함한 각 시스테매틱 비트의 합성을 행하면, 오차가 커져 수신 성능이 열화한다. 본 실시예에 있어서는, 심볼 합성 후에 소프트 판정값을 산출하는 것에 의해, 연산 오차의 발생을 한 번만으로 하여, 수신 성능을 향상시킬 수 있다.
(실시예 2)
본 실시예에 따른 데이터 전송 장치는, 도 1에 나타내는 송신 장치(100) 대신에 송신 장치(600)를 마련하고, 수신 장치(200) 대신에 수신 장치(700)를 마련하여 구성된다. 도 6은, 본 발명의 실시예 2에 따른 송신 장치(600)의 내부 구성을 나타내는 블록도이며, 도 7은 본 발명의 실시예 2에 따른 수신 장치(700)의 내부 구성을 나타내는 블록도이다. 또한, 도 6에 나타내는 송신 장치(600)에 있어서 도 2에 나타내는 송신 장치(100)와 동일한 부분에는 도 2와 동일한 부호를 부여하여, 그 상세한 설명은 생략한다. 또한, 도 7에 나타내는 수신 장치(700)에 있어서 도 3에 나타내는 송신 장치(100)와 동일한 부분에는 도 3과 동일한 부호를 부여하여, 그 상세한 설명은 생략한다. 본 실시예는, 시스테매틱 비트와 패리티 비트를 시분할로 상이한 심볼에 배치하는 점에서 실시예 1과 상이하다.
도 6에 있어서, 다중 회로(601)는, 패킷에 비트 단락을 마련하여, 시스테매틱 비트와 패리티 비트를 서로 다른 비트 단락에 할당하고, 그 할당 후의 비트열을 심볼 변환하는 것에 의해, 시스테매틱 비트와 패리티 비트를 상이한 심볼에 배치한다. 각 비트 단락에 할당되는 비트 수는, 변조 회로(602)의 변조 방식에 따라 설정된다. 변조 회로(602)는, 다중 회로(601)에 있어서 할당된 시스테매틱 비트 및 패리티 비트가 포함되는 비트열을 QPSK나 16QAM 등의 소정의 변조 방식을 이용하여 변조한다.
상기 송신 장치(600)에 있어서, 시스테매틱 비트를 인터리브하는 인터리버(103)와, 패리티 비트를 인터리브하는 인터리버(107)를 별개로 마련하는 것에 의해, 시스테매틱 비트와 패리티 비트가 동일한 비트 단락에 할당되도록 재배열되는 것을 방지하고 있다. 따라서, 본 실시예에 있어서의 인터리브는, 다중 회로(601)보다도 전단(부호화기(101)로부터)에서 행해져서, 시스테매틱 비트 및 패리티 비트가 다중화되기 전에 데이터의 재배열이 행해지는 것이 바람직하다.
도 7에 있어서, 분리 회로(701)는, 수신한 패킷을 비트 단락 단위로 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼로 분리한다. 분리 회로(701)는, 시스테매틱 비트가 배치된 심볼을 합성 회로(204)에 출력하고, 패리티 비트가 배치된 심볼을 복조 회로(210)에 출력한다.
상기 구성의 데이터 전송 장치의 동작에 대해, 도 8을 참조하여 설명한다. 도 8은, 본 발명의 실시예 2에 따른 ARQ 처리 흐름을 나타내는 모식도이다. 우선, 송신 장치(600)에 구비된 부호화기(101)에 있어서, 정보 비트가 부호화되어 시스테매틱 비트 및 패리티 비트가 생성된다. 여기서는, 부호화기(101)의 부호화율을1/3로 하여, 정보 비트가 10 비트 단위로 전송되는 경우에 대해 설명한다. 10 비트의 정보 비트는, 부호화기(101)에 있어서 부호화되고, 각각 10 비트의 시스테매틱 비트와, 패리티 비트 Pa와, 패리티 비트 Pb가 생성된다. 패리티 비트 Pa 및 패리티 비트 Pb는, 펑쳐 회로(102)에 있어서 펑쳐링되어, 각각 10 비트의 패리티 비트 P1∼Pn이 생성된다. 이 패리티 비트 P1∼Pn은, 버퍼(11O)에 유지되고, 이 버퍼(11O)에 유지된 패리티 비트 P1∼Pn 중 송신 회수에 따른 패리티 비트가 선택 회로(111)에 의해 판독되고 다중 회로(601)에 출력된다. 여기서는, k 회째의 송신(제 k 재송 단위)의 경우를 예로 하여 설명하기 때문에, 다중 회로(601)에는, 패리티 비트 Pk가 입력된다.
다중 회로(601)는, 패킷을 구성함에 있어서, 패킷에 수 비트 단위로 비트 단락을 마련한다. 이 비트 단락은, 후단의 변조 회로(602)에 있어서의 변조 방식에 따라 설정된다. 즉, 다중 회로(601)는, 변조 회로(602)가 1 심볼(단위 심볼)에 배치하는 비트 수 단위로 비트 단락을 마련하고, 이 비트 단락에, 시스테매틱 비트 및 패리티 비트를 배치한다. 구체적으로는, 변조 회로(602)에 있어서 이용되는 변조 방식이 16PSK 또는 16QAM인 경우에는, 1 심볼에 4 비트가 배치되기 때문에, 4 비트 단위(4 비트 단락)로 비트 단락을 마련한다. 마찬가지로, 변조 회로(602)에 있어서 이용되는 변조 방식이 BPSK인 경우에는 1 비트 단위로 비트 단락을 마련하고, QPSK인 경우에는 2 비트 단위로 비트 단락을 마련하며, 64QAM인 경우에는 8 비트 단위로 비트 단락을 마련한다.
이하, 변조 회로(602)에 있어서 16QAM이 이용되고, 다중 회로(601)에 4 비트단위로 비트 단락이 마련되는 경우에 대해 설명한다. 우선, 다중 회로(601)는, 10 비트의 시스테매틱 비트를 버퍼(106)로부터 판독한다. 이 10 비트의 시스테매틱 비트의 선두로부터 8 비트는, 4 비트씩 제 1 번째의 비트 단락과 제 2 번째의 비트 단락에 할당되고, 나머지 2 비트는 제 3 번째의 비트 단락에 할당된다. 제 3 번째의 비트 단락에 남겨진 2 비트의 공백 영역에는, 더미 비트가 삽입된다.
이어서, 다중 회로(601)에는, 10 비트의 패리티 비트 Pk가 입력된다. 이 10 비트의 패리티 비트 Pk의 선두로부터 8 비트는, 4 비트씩 제 4 번째의 비트 단락과 제 5 번째의 비트 단락에 할당되고, 나머지 2 비트는 제 6 번째의 비트 단락에 할당된다. 제 6 번째의 비트 단락에 남겨진 2 비트의 공백 영역에는, 더미 비트가 삽입된다. 이와 같이, 패킷에 비트 단락을 마련하여, 시스테매틱 비트와 패리티 비트를 상이한 비트 단락에 할당할 수 있다.
이어서, 상술한 바와 같이 구성된 패킷이, 변조 회로(602)에 있어서 16QAM을 이용하여 심볼 변환된다. 즉, 제 1 번째의 비트 단락에 할당된 4 비트의 시스테매틱 비트가 제 1 번째의 심볼에 배치되고, 제 2 번째의 비트 단락에 할당된 4 비트의 시스테매틱 비트가 제 2 번째의 심볼에 배치되며, 제 3 번째의 비트 단락에 할당된 2 비트의 시스테매틱 비트 및 2 비트의 더미 비트가 제 3 번째의 심볼에 배치된다. 또한, 제 4 번째의 비트 단락에 할당된 4 비트의 패리티 비트가 제 4 번째의 심볼에 배치되고, 제 5 번째의 비트 단락에 할당된 4 비트의 시스테매틱 비트가 제 5 번째의 심볼에 배치되며, 제 6 번째의 비트 단락에 할당된 2 비트의 패리티 비트 및 2 비트의 더미 비트가 제 6 번째의 심볼에 배치된다.
이와 같이, 패킷에 비트 단락을 마련하고, 시스테매틱 비트와 패리티 비트를 상이한 비트 단락에 할당하여 변조하는 것에 의해, 시스테매틱 비트와 패리티 비트와가 서로 다른 심볼에 배치된다. 즉, 어느 쪽의 심볼도, 시스테매틱 비트만 혹은 시스테매틱 비트와 더미 비트의 조합, 또는 패리티 비트만 혹은 패리티 비트와 더미 비트의 조합으로 구성되어 있다.
변조 후의 패킷은, 수신 장치(700)에 송신된다. 수신 장치(700)에 있어서, 수신한 패킷은 분리 회로(701)에 입력된다. 분리 회로(701)에서는, 수신한 패킷을 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼로 분리한다. 즉, 분리 회로(701)는, 송신 장치(600)로부터 미리 송신된 시스테매틱 비트와 패리티 비트의 배치 정보에 근거하여 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼을 식별하여, 이 식별 결과에 따라 분리한다.
시스테매틱 비트가 배치된 심볼은, 복조 회로(207)에 있어서 변조 회로(602)의 변조 방식에 따른 복조 처리가 실시된다. 또한, 패리티 비트가 배치된 심볼은 복조 회로(210)에 있어서 변조 회로(602)의 변조 방식에 따른 복조 처리가 실시된다. 이상으로부터, 시즈테매틱 비트와 패리티 비트가 서로 분리된다.
여기서, 본 실시예에 따른 수신 장치(700)에 있어서의 수신 패킷의 처리 흐름에 대해 설명한다. 도 9는, 본 발명의 실시예 2에 따른 수신 장치(700)에 있어서의 처리 흐름을 나타내는 모식도이다. 여기서는, 설명을 간단히 하기 위해서, 제 3 재송 단위까지를 나타낸다. 도 9에 있어서, 각 재송 단위에 있어서의 심볼 합성 및 우도 합성의 처리는 도 5에 나타내는 실시예 1과 마찬가지이기 때문에 상세한 설명은 생략한다. 도 9에 나타내는 처리는, 시스테매틱 비트와 패리티 비트가 시분할로 상이한 심볼에 배치되어 있는 점에서 도 5에 나타내는 처리와 상이하다.
이 도면에 도시하는 바와 같이, 제 1 재송 단위에 있어서 수신되는 패킷 #1은 시스테매틱 비트 S가 배치된 심볼과 패리티 비트 P1이 배치된 심볼을 포함하여 구성되고, 제 2 재송 단위에 있어서 수신되는 패킷 #2는 시스테매틱 비트 S가 배치된 심볼과 패리티 비트 P2가 배치된 심볼을 포함하여 구성되며, 제 3 재송 단위에 있어서 수신되는 패킷 #3은 시스테매틱 비트 S가 배치된 심볼과 패리티 비트 P3이 배치된 심볼을 포함하여 구성된다. 시스테매틱 비트 S와 패리티 비트 P1∼P3은, 서로 다른 비트 단락에 할당되어 심볼 변환되고 있기 때문에, 수신 장치(700)에 있어서, 수신 패킷으로부터 시스테매틱 비트 S가 배치된 심볼과 각 패리티 비트가 배치된 심볼을 분리하여 추출할 수 있다.
이 도면에 도시하는 바와 같이, 각 재송 단위에 있어서, 전회의 재송 단위까지 이미 수신하고 있는 패리티 비트에 부가하고, 금번 수신한 패킷에 포함되는 패리티 비트도 이용하여 오류 정정 복호를 행하기 때문에, 복호기(214)의 오류 정정 능력이 향상한다. 또한, 금번의 재송 단위에 있어서의 시스테매틱 비트 S가 배치된 심볼을, 전회까지 이미 수신하고 있던 시스테매틱 비트 S가 배치된 심볼의 합성 결과와 합성하는 것에 의해, 전회의 재송 단위보다도 수신 품질을 향상시킬 수 있다.
이상 설명한 바와 같이 본 실시예에 의하면, 송신 장치(600)에서 패킷에 비트 단락을 마련하여, 시스테매틱 비트와 패리티 비트를 상이한 비트 단락에 할당하여 변조하는 것에 의해, 시스테매틱 비트와 패리티 비트가 서로 다른 심볼에 배치된다. 이 패킷을 수신한 수신 장치(700)는, 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼을 분리할 수 있다. 따라서, 재송을 반복할 때마다 오류 정정 복호에 이용하는 검사 비트에 차지하는 패리티 비트의 비율을 증가시킬 수 있음과 동시에, 시스테매틱 비트를 심볼 합성하는 것에 의해 수신 품질을 향상시킬 수 있다. 이것에 의해, 오류 없음으로 될 때까지의 재송 회수를 저감할 수 있기 때문에, 처리량을 향상시킬 수 있다.
(실시예 3)
본 발명의 실시예 3에 대해 도 10∼도 13을 참조하여 설명한다. 본 실시예에 있어서 실시예 1과 상이한 점은, 송신 장치가 CC형 ARQ용의 수신 장치 및 IR형 ARQ용의 수신 장치와도 통신을 행하는 점이다. 또한, 송신 장치가, 패리티 비트의 일부에 대해, 재송 단위 사이에서 동일한 패리티 비트를 송신하는 점에 관해서도 실시예 1과 상이하다.
도 10은, 본 발명의 실시예 3에 따른 데이터 전송 장치의 개략 구성을 도시하는 도면이다. 이 도면에 도시하는 바와 같이, 송신 장치(1000)는 공용 수신 장치(1200), CC용 수신 장치(1300), 및 IR용 수신 장치(1400)와 쌍방향의 전송로에 의해 연결되어 있다. 송신 장치(1000)는, 공용 수신 장치(1200), CC용 수신 장치(1300), 및 IR용 수신 장치(1400)의 각각에 데이터를 전송하여, ACK/NACK에 따라 소정의 데이터를 송신한다. CC용 수신 장치(1300)는, 수신 패킷을 심볼 합성하는 CC형 ARQ을 실행하는 수신 장치이며, IR용 수신 장치(1400)는, 재송마다 상이한 패리티 비트를 수신하고, 이들 복수의 패리티 비트를 검사 비트로 하여 오류 정정 복호를 행하는 IR형 ARQ을 실행하는 수신 장치이며, 공용 수신 장치(1200)는, CC형 ARQ및 IR형 ARQ을 모두 실행하는 수신 장치이다.
이하, 상기 송신 장치(1000), 공용 수신 장치(1200), CC용 수신 장치(1300), 및 IR용 수신 장치(1400)의 구성에 대해 상세히 설명한다.
우선, 송신 장치(1000)에 대해 설명한다. 도 11은, 본 발명의 실시예 3에 따른 송신 장치(1000)의 내부 구성을 나타내는 블록도이다. 또한, 도 11에 나타내는 송신 장치(1000)에 있어서 도 2에 나타내는 송신 장치(100)와 동일한 부분에는 도 2와 동일한 부호를 부여하여, 그 상세한 설명은 생략한다. 도 11에 있어서, 분배 회로(1101)는, 변조 회로(108)로부터 출력된 패리티 비트 P1∼Pn의 일부를 재송용의 패리티 비트(제 1 패리티 비트)로서 확산기(105)에 출력하고, 나머지를 확산기(109)에 출력한다. 예컨대, P1∼Pn 중 P1을 재송용의 패리티 비트로서 확산기(105)에 출력하고, 나머지 P2∼Pn(제 2 패리티 비트)를 확산기(109)에 출력한다. 이것에 의해 재송용의 패리티 비트 P1은, 재송 단위 사이에서 동일한 비트가 송신된다. 한편, 패리티 비트 P2∼Pn(제 2 패리티 비트)는, 재송 단위 사이에서 상이한 비트가 송신된다. 본 실시예에 있어서는, 설명을 간단히 하기 위해서, 분배 회로(1101)가 패리티 비트 P1을 확산기(105)에 출력하고, 패리티 비트 P2∼Pn을 확산기(109)에 출력한 경우에 대해 설명한다.
확산기(105)는, 변조 회로(104)로부터 출력된 시스테매틱 비트 및 분배 회로(1101)로부터 출력된 패리티 비트 P1에 대해 확산 코드 A를 이용하여 확산 처리를 실시한다. 확산기(109)는, 분배 회로(1101)로부터 출력된 패리티 비트 P2∼Pn에 대해 확산 코드 A와 상이한 확산 코드 B를 이용하여 확산 처리를 실시한다. 본 명세서에 있어서는, 시스테매틱 비트 및 재송용의 패리티 비트(여기서는 패리티 비트 P1)로 구성되는 비트열을 제 1 비트열이라 칭하고, 소정의 재송 단위에 있어서만 송신되는 패리티 비트(여기서는 패리티 비트 P2∼Pn의 어느 하나)를 제 2 비트열이라 총칭한다. 확산기(105)는 제 1 비트열에 대해 확산 코드 A를 이용하여 확산 처리를 행하고, 확산기(109)는 제 2 비트열에 포함되는 각각의 패리티 비트에 대해 확산 코드 B를 이용하여 확산 처리를 실시하는 것에 의해, 제 1 비트열과 제 2 비트열을 서로 다른 확산 코드에 할당한다.
선택 회로(1102)는, 버퍼(110)에 유지되어 있는 패리티 비트 P2∼Pn으로부터 송신 회수에 따른 패리티 비트를 판독하여 다중 회로(112)에 출력한다. 즉, 선택 회로(1102)는, 도시하지 않는 제어국으로부터 통지되는 정보에 근거하여 이제부터 실행하는 송신이 소정 블록의 정보 비트에 대해 몇 번째의 송신인지(몇 번째의 재송 단위인지)를 판단하여, 그 송신 회수에 따른 패리티 비트를 선택한다. 예컨대, 소정 블록의 정보 비트에 관한 k 회째의 송신인 경우(제 k 재송 단위의 경우)에는, 버퍼(110)로부터 패리티 비트 Pk+1을 판독하여 다중 회로(112)에 출력한다.
다중 회로(l12)는, 버퍼(106)로부터 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)이 배치된 심볼을 판독하여, 판독한 심볼과, 선택 회로(1102)로부터 출력된 패리티 비트 Pk+1(제 2 비트열)이 배치된 심볼과, 프로토콜 헤더를 다중화하여 송신 패킷을 생성하고, 생성한 송신 패킷을 송신 RF(113)에 출력한다. 송신 RF(113)는, 다중 회로(112)로부터 출력된 송신 패킷에 주파수 변환, 증폭 등의 소정의 송신 처리를 실시하여 안테나(114)를 거쳐서 송신한다.
이하, 송신 장치(1000)가 공용 수신 장치(1200), CC용 수신 장치(1300), 및 IR용 수신 장치(1400)의 각각과 실행하는 ARQ를 이용한 통신에 대해 설명한다. 우선, 공용 수신 장치(1200)와의 통신에 대해 설명한다.
도 12는, 본 발명의 실시예 3에 따른 공용 수신 장치(1200)의 구성을 나타내는 블록도이다. 공용 수신 장치(1200)는, 수신한 패킷에 포함되는 시스테매틱 비트를 재송 단위 사이에서 심볼 합성하고, 또한 패리티 비트를 우도 합성하여 복호 처리를 행한다. 즉, 공용 수신 장치(1200)는, CC형 ARQ과 IR형 ARQ의 두 방식에 적용 가능하다. 또한, 도 12에 있어서 도 3과 동일한 부분에는 도 3과 동일한 부호를 부여하여 그 상세한 설명은 생략한다.
도 12에 있어서, 수신 RF(202)는, 안테나(201)로부터 수신한 패킷에 대해 주파수 변환 등의 소정의 수신 처리를 실시하고, 수신 처리 후의 패킷을, 분리 회로(1201)에 출력한다. 분리 회로(1201)는, 수신한 패킷으로부터 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)이 배치된 심볼과 패리티 비트 Pk+1(제 2 비트열)이 배치된 심볼을 분리한다. 분리 후의 제 1 비트열이 배치된 심볼은 합성 회로(204)에 출력되고, 분리 후의 제 2 비트열이 배치된 심볼은 복조 회로(210)에 출력된다.
구체적으로는, 분리 회로(1201)에서는, 수신 RF(202)로부터 출력된 수신 패킷에 확산 코드 A를 이용하여 역확산 처리가 실시되고, 역확산 후의 신호가 RAKE 합성된다. 이것에 의해, 수신 패킷으로부터 확산 코드 A에 할당된 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)이 심볼의 상태에서 취출된다. 또한, 수신 RF(202)로부터 출력된 수신 패킷에 확산 코드 B를 이용하여 역확산 처리가 실시되고, 역확산 후의 신호가 RAKE 합성된다. 이것에 의해, 수신 패킷으로부터 확산 코드 B에 할당된 패리티 비트 Pk+1(제 2 비트열)이 심볼의 상태에서 취출된다. 이와 같이, 분리 회로(1201)는, 수신한 패킷에 서로 다른 확산 코드를 이용하여 역확산 처리를 실시하는 것에 의해, 제 1 비트열이 배치된 심볼과 제 2 비트열이 배치된 심볼을 분리한다.
여기서, 본 실시예에 따른 공용 수신 장치(1200)에 있어서의 처리에 대해 상세히 설명한다. 도 13은, 본 발명의 실시예 3에 따른 수신 장치(공용 수신 장치(1200), CC용 수신 장치(1300), 및 IR용 수신 장치(1400))에 있어서의 수신 패킷에 대한 처리 흐름을 나타내는 모식도이다. 여기서는, 설명을 간단히 하기 위해서, 제 3 재송 단위까지를 나타낸다.
이 도면에 도시하는 바와 같이, 제 1 재송 단위에 있어서 수신되는 패킷 #1은 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)과, 패리티 비트 P2(제 2 비트열)을 포함하여 구성되고, 제 2 재송 단위에 있어서 수신되는 패킷 #2는 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)과 패리티 비트 P3(제 2 비트열)을 포함하여 구성되며, 제 3 재송 단위에 있어서 수신되는 패킷 #3은 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)과 패리티 비트 P4를 포함하여 구성된다. 제 1 비트열과 제 2 비트열에는 서로 다른 확산 코드가 할당되어 있기 때문에, 공용 수신 장치(1200)에 있어서, 수신 패킷으로부터 제 1 비트열이 배치된 심볼과 제 2 비트열이 배치된 심볼을 분리하여 추출할 수 있다.
제 1 재송 단위에 있어서, 복호기(214)는, 시스테매틱 비트 S에 대해, 패리티 비트 P1 및 패리티 비트 P2를 검사 비트로 하여 오류 정정 복호를 실행한다.
제 2 재송 단위에 있어서는, 우선, 패킷 #2로부터 제 1 비트열(시스테매틱 비트 S 및 패리티 비트 P1)이 추출되고, 전회의 재송 단위에 있어서 패킷 #1로부터 추출된 제 1 비트열과 심볼 합성되어 합성 심볼 #2가 생성된다. 복호기(214)는, 심볼 합성 후의 패리티 비트 P1와, 패킷 #2로부터 추출한 패리티 비트 P3과, 제 1 재송 단위에 있어서 패킷 #1로부터 추출한 패리티 비트 P2를 함께 검사 비트로서 이용하여, 심볼 합성 후의 시스테매틱 비트를 오류 정정 복호한다. 즉, 제 1 재송 단위에 있어서 추출된 패리티 비트 P1 및 패리티 비트 P2와, 제 2 재송 단위에 있어서 추출된 패리티 비트 P3을 우도 합성하고, 우도 합성한 패리티 비트를 이용하여 합성 심볼 #2를 오류 정정 복호한다. 이와 같이, 이미 수신하고 있는 패리티 비트 P1 및 패리티 비트 P2에 부가해서 패킷 #2에 포함되는 패리티 비트 P3도 이용하여 오류 정정 복호를 행하기 때문에, 복호기(214)의 오류 정정 능력이 향상한다. 또한, 심볼 합성에 의해, 심볼 합성을 행하지 않는 시스테매틱 비트보다도 신호 레벨을 크게 할 수 있기 때문에, 제 2 재송 단위에 있어서의 수신 품질을 제 1 재송 단위에 있어서의 수신 품질보다도 향상시킬 수 있다.
제 3 재송 단위에 있어서도 마찬가지로, 이미 수신하고 있는 패리티 비트 P1, 패리티 비트 P2, 및 패리티 비트 P3에 부가하여 패킷 #3에 포함되는 패리티 비트 P4도 이용하여 오류 정정 복호를 행하기 때문에, 복호기(214)의 오류 정정 능력이 향상한다. 또한, 재송 패킷 #3으로부터 추출한 제 1 비트열이 배치된 심볼을 합성 심볼 #2와 심볼 합성하여 합성 심볼 #3을 생성한다. 합성 심볼 #3은 합성 심볼 #2보다도 신호 레벨이 크기 때문에, 제 3 재송 단위에 있어서의 수신 품질을 제 2 재송 단위에 있어서의 수신 품질보다도 향상시킬 수 있다.
다음에, CC용 수신 장치(1300)와의 통신에 대해 설명한다. 도 14는, 본 발명의 실시예 3에 따른 CC용 수신 장치(1300)의 내부 구성을 나타내는 블록도이다. 이 도 14에 있어서, 실시예 1에 따른 도 3과 동일한 부분에 관해서는 도 3과 동일한 부호를 부여하여, 그 상세한 설명은 생략한다.
이 도 14에 있어서, 수신 RF(202)는, 안테나(201)로부터 수신한 패킷에 대해 주파수 변환 등의 소정의 수신 처리를 실시하여, 수신 처리 후의 패킷을, 분리 회로(1301)에 출력한다. 분리 회로(1301)는, 수신한 패킷으로부터 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)이 배치된 심볼과 패리티 비트 Pk+1(제 2 비트열)이 배치된 심볼을 분리한다. 즉, 분리 회로(1301)는, 수신 RF(202)로부터 출력된 수신 패킷에 확산 코드 A를 이용하여 역확산 처리를 실시하고, 역확산 후의 신호를 RAKE 합성한다. 이것에 의해, 수신 패킷으로부터 확산 코드 A에 할당된 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)이 심볼의 상태에서 취출된다. 분리 후의 제 1 비트열이 배치된 심볼은 합성 회로(204)에 출력된다.
여기서, 본 실시예에 따른 CC용 수신 장치(1300)에 있어서의 처리에 대해 다시 도 13을 이용하여 설명한다. 제 1 재송 단위에 있어서, 복호기(214)는, 패킷 #1로부터 추출된 시스테매틱 비트 S에 대해, 패리티 비트 P1 및 패리티 비트 P2를 검사 비트로 하여 오류 정정 복호를 행한다.
제 2 재송 단위에 있어서는, 우선, 패킷 #2로부터 제 1 비트열(시스테매틱 비트 S 및 패리티 비트 P1)이 추출되고, 전회의 재송 단위에 있어서 패킷 #1로부터 추출된 제 1 비트열과 심볼 합성되어 합성 심볼 #2가 생성된다. 복호기(214)는, 심볼 합성 후의 패리티 비트 P1을 검사 비트로서 이용하여, 심볼 합성 후의 시스테매틱 비트를 오류 정정 복호한다.
제 3 재송 단위에 있어서도 마찬가지로, 재송 패킷 #3으로부터 추출한 제 1 비트열이 배치된 심볼을 합성 심볼 #2와 심볼 합성하여 합성 심볼 #3을 생성한다. 합성 심볼 #3은 합성 심볼 #2보다도 신호 레벨이 크기 때문에, 제 3 재송 단위에 있어서의 수신 품질을 제 2 재송 단위에 있어서의 수신 품질보다도 향상시킬 수 있다.
이와 같이, CC용 수신 장치는, 패킷을 수신할 때마다, 수신한 패킷에 포함되는 제 1 비트열이 배치된 심볼을 이미 수신하고 있는 제 1 비트열이 배치된 심볼과 심볼 합성한다. 따라서, 높은 수신 품질을 실현할 수 있다. 한편, 재송시마다 상이한 패리티 비트(제 2 비트열)를 추출하여 합성하는 구성은 갖고 있지 않기 때문에, 패리티 비트의 우도 합성에 이용하는 버퍼를 구비할 필요가 없고, 장치를 소형화할 수 있어, 소비 전력을 저감할 수 있다고 하는 유리한 효과를 갖는다.
다음에, IR용 수신 장치(1400)와의 통신에 대해 설명한다. 도 15는, 본 발명의 실시예 3에 따른 IR용 수신 장치(1400)의 내부 구성을 나타내는 블록도이다. 도 15에 도시하는 바와 같이 IR용 수신 장치(1400)는, 도 12에 나타내는 공용 수신 장치(1200)와, 제 1 비트열이 배치된 심볼의 재송 단위 사이에서의 심볼 합성을 행하지 않는 점에서 상이하다. 도 15에 있어서 도 12와 동일한 부분에는 동일한 부호를 부여하여, 그 상세한 설명은 생략한다.
도 15에 있어서, 수신 RF(202)는, 안테나(201)로부터 수신한 패킷에 대해 주파수 변환 등의 소정의 수신 처리를 실시하고, 수신 처리 후의 패킷을, 분리 회로(1201)에 출력한다. 분리 회로(1201)는, 수신한 패킷으로부터 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)이 배치된 심볼과 패리티 비트 Pk+1(제 2 비트열)이 배치된 심볼을 분리한다. 즉, 분리 회로(1201)에 구비된 도시하지 않는 역확산기는, 수신 RF(202)로부터 출력된 수신 패킷에 확산 코드 A 및 확산 코드 B를 이용하여 역확산 처리를 실시하고, 역확산 후의 신호를 RAKE 합성한다. 이것에 의해, 수신 패킷으로부터 확산 코드 A에 할당된 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열) 및 확산 코드 B에 할당된 패리티 비트 Pk+1(제 2 비트열)이 심볼의 상태에서 취출된다. 분리 후의 제 1 비트열이 배치된 심볼은 복조 회로(207)에 출력된다.
여기서, 본 실시예에 따른 IR용 수신 장치(1400)에 있어서의 처리에 대해, 또한 도 13을 이용하여 설명한다. 제 1 재송 단위에 있어서, 복호기(214)는, 패킷 #1로부터 추출된 시스테매틱 비트 S에 대해, 패리티 비트 P1 및 패리티 비트 P2를검사 비트로 하여 오류 정정 복호를 행한다.
제 2 재송 단위에 있어서는, 복호기(214)는, 제 1 재송 단위에 있어서 패킷 #1로부터 추출한 패리티 비트 P1 및 패리티 비트 P2와, 패킷 #2로부터 추출한 패리티 비트 P3을 검사 비트로서 이용하여, 시스테매틱 비트 S를 오류 정정 복호한다. 즉, 제 1 재송 단위에 있어서 추출된 패리티 비트 P1 및 패리티 비트 P2와, 제 2 재송 단위에 있어서 추출된 패리티 비트 P3을 우도 합성하고, 우도 합성한 패리티 비트를 이용하여 시스테매틱 비트 S를 오류 정정 복호한다.
제 3 재송 단위에 있어서도 마찬가지로, 이미 수신하고 있는 패리티 비트 P1, 패리티 비트 P2, 및 패리티 비트 P3에 부가하여 패킷 #3에 포함되는 패리티 비트 P4도 이용하여 오류 정정 복호를 행하기 때문에, 복호기(214)의 오류 정정 능력이 향상한다.
이와 같이, IR용 수신 장치는, 재송시마다 새롭게 수신한 패리티 비트를, 전회까지 수신한 패리티 비트와 우도 합성하여 오류 정정 복호를 행하기 때문에, 재송시마다 오류 정정 능력이 향상한다. 한편, 시스테매틱 비트가 배치된 심볼의 심볼 합성은 행해지지 않기 때문에, 공용 수신 장치(1200)보다도 장치의 소형화, 소비 전력의 저감을 도모할 수 있다.
이상 설명한 바와 같이, 본 실시예에 의하면, 패리티 비트의 일부가 재송 단위 사이에서 동일하게 되도록 패킷을 구성하기 때문에, CC용 수신 장치(1300)는, 수신한 패킷중, 시스테매틱 비트와 재송 단위 사이에서 동일한 패리티 비트(본 실시예에서는 패리티 비트 P1)를 이용하여 ARQ 처리를 행하는 것이 가능하다.
또한, 공용 수신 장치(1200)는, 실시예 1에 나타내는 수신 장치(200)와 마찬가지로 심볼 합성 후의 시스테매틱 비트를, 우도 합성한 패리티 비트를 검사 비트로 하여 오류 정정 복호할 수 있다. 또한, IR용 수신 장치(1400)는, 재송 단위 사이에서 상이한 패리티 비트를 우도 합성하여 오류 정정 복호를 행할 수 있다.
본 실시예에 따른 송신 장치(1000)는, 도 13에 도시하는 바와 같이 패리티 비트의 일부가 재송 단위 사이에서 동일하게 되도록 패킷을 구성하는 것에 의해, 상기 공용 수신 장치(1200), CC용 수신 장치(1300), 및 IR용 수신 장치(1400)의 어느 것도 통신의 상대를 할 수 있다.
즉, 송신 장치(1000)와 통신을 행하는 수신 장치(공용 수신 장치(1200), CC용 수신 장치(1300), 및 IR용 수신 장치(1400))는, 상술한 바와 같이 각각 고유의 특징을 갖는다. 따라서, 사용자는, 각각의 목적에 따른 수신 장치를 이용하는 것으로 생각된다. 이 경우에, 본 실시예에 따른 송신 장치(1000)는, 공용 수신 장치(1200), CC용 수신 장치(1300), 및 IR용 수신 장치(1400)의 어느 것도 통신을 행할 수 있기 때문에, 각 수신 장치에 대응하는 송신 장치를 개별로 설치할 필요가 없어, 대폭적인 비용 삭감을 도모할 수 있다.
(실시예 4)
본 실시예에 따른 데이터 전송 장치는, 도 16에 도시하는 바와 같이 도 10에 나타내는 송신 장치(1000) 대신에 송신 장치(1700)를 마련한 구성을 채용한다. 이 송신 장치(1700)의 내부 구성은 도 17에 나타낸다. 송신 장치(1700)는, 제 1 비트열과 제 2 비트열을 상이한 비트 단락에 할당하는 점에서 실시예 3과 상이하다. 또한, 도 16에 있어서, 도 10와 동일한 부분에는 도 10과 동일한 부호를 부여하여, 그 상세한 설명은 생략한다. 또한, 도 17에 있어서, 도 6에 나타내는 송신 장치(100)와 동일한 부분에는 동일한 부호를 부여하여, 그 상세한 설명은 생략한다.
도 17에 도시하는 바와 같이, 펑쳐 회로(1701)는, 펑쳐링 처리에 의해 생성한 패리티 비트 P1∼Pn 중 패리티 비트 P1을 재송용의 패리티 비트로서 인터리버(103)에 출력하고, 나머지 패리티 비트 P2∼Pn을 인터리버(107)에 출력한다. 다중 회로(1702)는, 패킷에 비트 단락을 마련하고, 시스테매틱 비트 및 재송용의 패리티 비트 P1로 구성되는 제 1 비트열과, 선택 회로(111)로부터 출력되는 패리티 비트로 구성되는 제 2 비트열을 서로 다른 비트 단락에 할당하여, 그 할당 후의 비트열을 심볼 변환하는 것에 의해, 제 1 비트열과 제 2 비트열을 상이한 심볼에 배치한다. 송신 장치(1700)는, 이와 같이 구성된 패킷을 공용 수신 장치(1200), CC용 수신 장치(1300), IR0용 수신 장치(1400)에 송신한다.
공용 수신 장치(1200)는, 분리 회로(1201)에 있어서, 수신한 패킷으로부터 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)이 배치된 심볼과 패리티 비트 Pk+1(제 2 비트열)이 배치된 심볼을 분리한다. 분리 후의 제 1 비트열이 배치된 심볼은 합성 회로(204)에 출력되고, 분리 후의 제 2 비트열이 배치된 심볼은 복조 회로(210)에 출력된다.
여기서, 본 실시예에 따른 공용 수신 장치(1200)에 있어서의 처리에 대해 상세히 설명한다. 도 18은, 수신한 패킷의 처리 흐름을 나타내는 모식도이다. 여기서는, 설명을 간단히 하기 위해서, 제 3 재송 단위까지를 나타낸다.
우선, 제 1 재송 단위에 있어서, 복호기(214)는, 시스테매틱 비트 S에 대해, 패리티 비트 P1 및 패리티 비트 P2를 검사 비트로 하여 오류 정정 복호를 행한다. 제 2 재송 단위에 있어서는, 복호기(214)는, 패킷 #1로부터 추출한 패리티 비트 P1 및 패리티 비트 P2와, 제 2 재송 단위에 있어서 패킷 #2로부터 추출한 패리티 비트 P3을 함께 검사 비트로서 이용하여, 심볼 합성 후의 시스테매틱 비트를 오류 정정 복호한다. 제 3 재송 단위에 있어서도 마찬가지로, 이미 수신하고 있는 패리티 비트 P1, 패리티 비트 P2, 및 패리티 비트 P3에 부가하여 패킷 #3에 포함되는 패리티 비트 P4도 이용하여 오류 정정 복호를 행하기 때문에, 복호기(214)의 오류 정정 능력이 향상한다.
다음에, CC용 수신 장치(1300)와의 통신에 대해 도 14를 참조하여 설명한다. 이 도 14에 있어서, 분리 회로(1301)는, 수신한 패킷으로부터 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)이 배치된 심볼과 패리티 비트 Pk+1(제 2 비트열)이 배치된 심볼을 분리한다.
본 실시예에 따른 CC용 수신 장치(1300)는, 제 1 비트열과 제 2 비트열을 분리하는 것에 의해, 패킷을 수신할 때마다, 수신한 패킷에 포함되는 제 1 비트열이 배치된 심볼을 이미 수신하고 있는 제 1 비트열이 배치된 심볼과 심볼 합성한다.
다음에, IR용 수신 장치(1400)와의 통신에 대해 설명한다. 도 15에 있어서, 수신 RF(202)는, 안테나(201)로부터 수신한 패킷에 대해 주파수 변환 등의 소정의수신 처리를 실시하고, 수신 처리 후의 패킷을, 분리 회로(1201)에 출력한다. 분리 회로(1201)는, 수신한 패킷으로부터 시스테매틱 비트 및 패리티 비트 P1(제 1 비트열)이 배치된 심볼과 패리티 비트 Pk+1(제 2 비트열)이 배치된 심볼을 분리한다.
본 실시예에 따른 IR용 수신 장치(1400)는, 제 1 비트열과 제 2 비트열을 분리하는 것에 의해, 재송시마다 새롭게 수신한 패리티 비트를, 전회까지 수신한 패리티 비트와 우도 합성하여 오류 정정 복호를 행한다.
이상 설명한 바와 같이, 본 실시예에 의하면, 패리티 비트의 일부가 재송 단위 사이에서 동일하게 되도록 패킷을 구성하기 때문에, CC용 수신 장치(1300)는, 수신한 패킷 중, 시스테매틱 비트와 재송 단위 사이에서 동일한 패리티 비트(본 실시예에서는 패리티 비트 P1)를 이용하여 ARQ 처리를 행하는 것이 가능하다.
본 실시예에 따른 송신 장치(1700)는, 공용 수신 장치(1200), CC용 수신 장치(1300), 및 IR용 수신 장치(1400)의 어느 것과도 통신을 행할 수 있기 때문에, 각 수신 장치에 대응하는 송신 장치를 개별로 설치할 필요가 없어, 대폭적인 비용 삭감을 도모할 수 있다.
상기 각 실시예의 데이터 전송 장치를 디지털 무선 셀룰러 시스템에 적용한다. 셀 내를 자유롭게 이동하는 이동국에, 수신 장치(200), 공용 수신 장치(1200), CC용 수신 장치(1300), 또는 IR용 수신 장치(1400)를 탑재한다. 또한, 기지국에 송신 장치(100), 송신 장치(1000), 또는 송신 장치(1700)를 탑재한다. 이 송신 장치(100)(송신 장치(1000), 또는 송신 장치(1700))와, 대응하는 수신 장치(200)(공용 수신 장치(1200), CC용 수신 장치(1300), 또는 IR용 수신 장치(1400))와의 사이에서 ARQ 처리를 실행함으로써, 무선 통신에 있어서의 전송 품질의 향상, 및 처리량의 향상을 도모한다.
이상 설명한 바와 같이 본 발명에 의하면, 송신 장치에 있어서 시스테매틱 비트와 패리티 비트를 상이한 심볼에 배치하는 것에 의해, 수신 장치에 있어서 시스테매틱 비트와 패리티 비트를 분리한다. 이것에 의해, 시스테매틱 비트를 재송 단위 사이에서 심볼 합성함과 동시에, 패리티 비트를 재송 단위 사이에서 우도 합성할 수 있다. 따라서, 수신 품질 및 오류 정정 능력을 모두 향상시킬 수 있기 때문에, 올바르게 수신될 때까지의 재송 회수를 저감하여 전파 지연을 저감할 수 있다.
또한, 송신 장치에 있어서, 시스테매틱 비트 및 재송용의 패리티 비트로 구성되는 제 1 비트열과, 패리티 비트로 구성되는 제 2 비트열을 상이한 심볼에 배치하는 것에 의해, 송신 장치는, CC형 ARQ를 실행하는 수신 장치, IR형 ARQ를 실행하는 수신 장치, 및 CC형 ARQ과 IR형 ARQ를 쌍방으로도 실행하는 수신 장치의 어느 것과도 통신을 행할 수 있다. 이것에 의해, 각 수신 장치에 대응하는 송신 장치를 개별로 설치할 필요가 없어, 대폭적인 비용 삭감을 도모할 수 있다.
또한, 시스테매틱 비트를 심볼의 상태에서 버퍼에 보존하기 때문에, 수신 장치에 있어서, 시스테매틱 비트에 필요한 버퍼의 사이즈를 작게 하는 것이 가능하게 된다.
또한, 심볼 합성 후에 시스테매틱 비트의 소프트 판정값을 산출하는 것에 의해, 시스테매틱 비트의 소프트 판정값을 구하고 나서 합성을 행하는 경우보다도, 높은 수신 성능을 실현할 수 있게 된다.
본 발명은, 자동 재송 요구를 행하는 것에 의해, 데이터 전송에 있어서의 오류 제어를 실행하는 통신 시스템, 송신 장치, 및 수신 장치에 이용하는 것에 바람직하다.
본 명세서는, 2000년 12월 27일 출원의 특허 공개 평성 제 2000-398398 호에 근거하는 것이다. 이 내용을 여기에 포함시켜 놓는다.

Claims (13)

  1. 조직 부호를 이용하여 정보 비트를 부호화하고, 시스테매틱 비트 및 패리티 비트를 생성하는 부호화 수단과,
    전회의 재송 단위에 있어서의 시스테매틱 비트와 동일한 시스테매틱 비트와, 전회의 재송 단위에 있어서의 패리티 비트와 상이한 패리티 비트를 서로 다른 심볼에 배치하여 패킷을 생성하는 생성 수단과,
    상기 패킷을 송신하는 수단
    을 구비하는 송신 장치.
  2. 제 1 항에 있어서,
    생성 수단은, 시스테매틱 비트와 패리티 비트를 서로 다른 확산 코드에 할당하는 송신 장치.
  3. 제 1 항에 있어서,
    생성 수단은, 패킷에 소정 비트 수의 비트 단락을 마련하여, 시스테매틱 비트와 패리티 비트를 서로 다른 비트 단락에 할당하는 송신 장치.
  4. 제 3 항에 있어서,
    생성 수단은, 비트 단락에 포함되는 비트 수를 단위 심볼에 배치되는 비트 수와 동일하게 하는 것을 특징으로 하는 송신 장치.
  5. 조직 부호를 이용하여 정보 비트를 부호화하고, 시스테매틱 비트 및 패리티 비트를 생성하는 부호화 수단과,
    전회의 재송 단위에 있어서의 시스테매틱 비트와 동일한 시스테매틱 비트 및 전회의 재송 단위에 있어서의 제 1 패리티 비트와 동일한 제 1 패리티 비트로 구성되는 제 1 비트열과, 전회의 재송 단위에 있어서의 제 2 패리티 비트와 상이한 제 2 패리티 비트로 구성되는 제 2 비트열을 서로 다른 심볼에 배치하여 패킷을 생성하는 생성 수단과,
    상기 패킷을 송신하는 수단
    을 구비하는 송신 장치.
  6. 재송 단위 사이에서 동일한 시스테매틱 비트와 재송 단위 사이에서 상이한 패리티 비트를 서로 다른 심볼에 배치한 패킷을 통신 상대로부터 수신하는 수신 수단과,
    상기 수신 수단에서 수신한 패킷으로부터, 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼을 서로 분리하는 분리 수단과,
    상기 분리 수단에서 분리한 금번의 재송 단위에 있어서의 시스테매틱 비트를, 전회까지의 재송 단위에서 취득한 각 시스테매틱 비트와 심볼 합성하는 합성 수단과,
    상기 분리 수단에서 분리한 패리티 비트를, 전회까지의 재송 단위에서 취득한 각 패리티 비트와 우도 합성하고, 우도 합성 후의 패리티 비트를 검사 비트로 하여 심볼 합성 후의 시스테매틱 비트를 오류 정정 복호하는 수단
    을 구비하는 수신 장치.
  7. 제 6 항에 있어서,
    수신 수단은, 시스테매틱 비트와 패리티 비트를 서로 다른 확산 코드에 각각 할당한 패킷을 통신 상대로부터 수신하고, 분리 수단은, 수신한 패킷에 역확산 처리를 실시하는 것에 의해 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼을 분리하는 수신 장치.
  8. 제 6 항에 있어서,
    수신 수단은, 시스테매틱 비트와 패리티 비트를 서로 다른 비트 단락에 할당한 패킷을 통신 상대로부터 수신하고, 분리 수단은, 수신 패킷을 상기 비트 단락 마다 분리하는 수신 장치.
  9. 재송 단위 사이에서 동일한 시스테매틱 비트 및 제 1 패리티 비트로 구성되는 제 1 비트열과 재송 단위 사이에서 상이한 제 2 패리티 비트로 구성되는 제 2 비트열을 서로 다른 심볼에 배치한 패킷을 통신 상대로부터 수신하는 수신 수단과,
    상기 수신 수단에서 수신한 패킷으로부터 상기 제 1 비트열이 배치된 심볼과 상기 제 2 비트열이 배치된 심볼을 서로 분리하는 분리 수단과,
    상기 분리 수단에서 분리한 금번의 재송 단위에 있어서의 제 1 비트열이 배치된 심볼을, 전회까지의 재송 단위에서 취득한 제 1 비트열이 배치된 심볼과 심볼 합성하는 합성 수단과,
    상기 분리 수단에서 분리한 제 2 패리티 비트를 전회까지의 재송 단위에서 취득한 각 제 2 패리티 비트와 우도 합성하여, 우도 합성 후의 제 2 패리티 비트 및 심볼 합성 후의 제 1 비트열에 포함되는 제 1 패리티 비트를 검사 비트로 하여 심볼 합성 후의 제 1 비트열에 포함되는 시스테매틱 비트를 오류 정정 복호하는 수단
    을 구비하는 수신 장치.
  10. 재송 단위 사이에서 동일한 시스테매틱 비트 및 제 1 패리티 비트로 구성되는 제 1 비트열과, 재송 단위 사이에서 상이한 제 2 패리티 비트로 구성되는 제 2 비트열을 서로 다른 심볼에 배치한 패킷을 송신하는 송신 장치와,
    상기 패킷을 수신하여, 재송 단위 사이에서 심볼 합성한 상기 시스테매틱 비트를, 상기 제 1 패리티 비트 및 재송 단위 사이에서 우도 합성을 행한 상기 제 2 패리티 비트를 검사 비트로 하여 오류 정정 복호하는 공용 수신 장치와,
    상기 패킷을 수신하여, 재송 단위 사이에서 심볼 합성한 상기 시스테매틱 비트를, 상기 제 1 패리티 비트를 검사 비트로 하여 오류 정정 복호하는 CC용 수신 장치
    를 구비하는 통신 시스템.
  11. 조직 부호를 이용하여 정보 비트를 부호화하고, 시스테매틱 비트 및 패리티 비트를 생성하는 부호화 공정과,
    전회의 재송 단위에 있어서의 시스테매틱 비트와 동일한 시스테매틱 비트와, 전회의 재송 단위에 있어서의 패리티 비트와 상이한 패리티 비트를 서로 다른 심볼에 배치하여 패킷을 생성하는 생성 공정과,
    상기 패킷을 송신하는 공정
    을 구비하는 송신 방법.
  12. 재송 단위 사이에서 동일한 시스테매틱 비트와 재송 단위 사이에서 상이한 패리티 비트를 서로 다른 심볼에 배치한 패킷을 통신 상대로부터 수신하는 수신 공정과,
    상기 수신 공정에서 수신한 패킷으로부터, 시스테매틱 비트가 배치된 심볼과 패리티 비트가 배치된 심볼을 서로 분리하는 분리 공정과,
    상기 분리 공정에서 분리한 금번의 재송 단위에 있어서의 시스테매틱 비트를, 전회까지의 재송 단위에서 취득한 각 시스테매틱 비트와 심볼 합성하는 합성 공정과,
    상기 분리 공정에서 분리한 패리티 비트를, 전회까지의 재송 단위에서 취득한 각 패리티 비트와 우도 합성하고, 우도 합성 후의 패리티 비트를 검사 비트로 하여 심볼 합성 후의 시스테매틱 비트를 오류 정정 복호하는 공정
    을 구비하는 수신 방법.
  13. 재송 단위 사이에서 동일한 시스테매틱 비트 및 제 1 패리티 비트로 구성되는 제 1 비트열과, 재송 단위 사이에서 상이한 제 2 패리티 비트로 구성되는 제 2 비트열을 서로 다른 심볼에 배치한 패킷을 송신하는 공정과,
    상기 패킷을 수신하여, 재송 단위 사이에서 심볼 합성한 상기 시스테매틱 비트를, 상기 제 1 패리티 비트 및 재송 단위 사이에서 우도 합성을 행한 상기 제 2패리티 비트를 검사 비트로 하여 오류 정정 복호를 행하는 공정과,
    상기 패킷을 수신하여, 재송 단위 사이에서 심볼 합성한 상기 시스테매틱 비트를, 상기 제 1 패리티 비트를 검사 비트로 하여 오류 정정 복호를 행하는 공정
    을 구비하는 통신 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100548315B1 (ko) * 2002-10-28 2006-02-02 엘지전자 주식회사 터보코드를 이용한 에러보정 방법
KR101246807B1 (ko) * 2007-02-15 2013-03-26 삼성전자주식회사 통신시스템에서 하이브리드 자동재전송요청 수행 장치 및방법

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464360B1 (ko) * 2001-03-30 2005-01-03 삼성전자주식회사 고속 패킷 데이터 전송 이동통신시스템에서 패킷 데이터채널에 대한 효율적인 에너지 분배 장치 및 방법
KR100539864B1 (ko) * 2001-07-25 2005-12-28 삼성전자주식회사 부호분할다중접속 이동통신시스템에서 고속 데이터의 재전송장치 및 방법
KR100526525B1 (ko) * 2001-10-17 2005-11-08 삼성전자주식회사 이동통신시스템에서 패킷 재전송을 위한 송수신 장치 및 방법
KR100827147B1 (ko) 2001-10-19 2008-05-02 삼성전자주식회사 부호분할다중접속 이동통신시스템에서 고속 데이터의효율적 재전송 및 복호화를 위한 송,수신장치 및 방법
KR100474682B1 (ko) * 2001-10-31 2005-03-08 삼성전자주식회사 무선통신시스템에서 패킷 재전송을 위한 송수신 장치 및 방법
GB2387515A (en) 2002-04-08 2003-10-15 Ipwireless Inc Mapping bits to at least two channels using two interleavers, one for systematic bits, and the other for parity bits
FR2840628B1 (fr) * 2002-06-05 2004-08-13 Cogifer File de rail comportant un element d'appareil de voie et un troncon de rail soudes sans apport de matiere
KR100630143B1 (ko) * 2002-09-30 2006-09-29 삼성전자주식회사 통신 시스템에서 셔플링 데이터의 수신 방법 및 장치
JP3732830B2 (ja) 2002-10-10 2006-01-11 松下電器産業株式会社 マルチキャリア送信装置及びマルチキャリア送信方法
JP3619821B2 (ja) * 2002-10-31 2005-02-16 松下電器産業株式会社 送信装置及び送信方法
AU2003280576A1 (en) * 2002-10-31 2004-05-25 Matsushita Electric Industrial Co., Ltd. Transmitting device and transmitting method
KR20040046322A (ko) * 2002-11-27 2004-06-05 엘지전자 주식회사 다중 입출력 이동 통신 시스템에서의 신호처리 장치 및방법
CA2508936A1 (en) * 2003-03-17 2004-09-30 Samsung Electronics Co., Ltd. Power control method and apparatus using control information in mobile communication system
JP4077355B2 (ja) * 2003-04-16 2008-04-16 三菱電機株式会社 通信装置および通信方法
JP3785161B2 (ja) * 2003-06-13 2006-06-14 株式会社東芝 通信装置及び通信装置の誤り検出訂正方法
US7302278B2 (en) * 2003-07-03 2007-11-27 Rotani, Inc. Method and apparatus for high throughput multiple radio sectorized wireless cell
JP4488810B2 (ja) * 2004-06-30 2010-06-23 富士通株式会社 通信システム及び受信方法
US7831890B2 (en) 2004-10-12 2010-11-09 Aware, Inc. Resource sharing in a telecommunications environment
EP1657845A3 (en) * 2004-11-10 2012-03-07 Alcatel Lucent Dynamic retransmission mode selector
US7835264B2 (en) * 2004-12-29 2010-11-16 Mitsubishi Denki Kabushiki Kaisha Interleaver, deinterleaver, communication device, and method for interleaving and deinterleaving
JP4631053B2 (ja) * 2005-07-04 2011-02-16 国立大学法人東北大学 再送装置及び再送方法
ES2930446T3 (es) * 2005-08-05 2022-12-13 Panasonic Holdings Corp Aparato de radiocomunicación y procedimiento de radiocomunicación para estimación de canal
EP1929659B1 (en) * 2005-09-28 2018-08-22 LG Electronics Inc. A method of cooperatively relaying data in cellular networks for a broadcast multicast services
JP4606995B2 (ja) 2005-10-28 2011-01-05 Ｋｄｄｉ株式会社 デジタル信号伝送方法ならびに送信装置
JP3917633B1 (ja) * 2005-11-21 2007-05-23 シャープ株式会社 デジタル復調装置、その制御方法、デジタル復調装置用プログラム、デジタル復調装置用プログラムを記録した記録媒体及びデジタル受信装置
JP4245602B2 (ja) * 2005-11-25 2009-03-25 シャープ株式会社 デジタル復調装置、デジタル受信装置、デジタル復調装置の制御方法、デジタル復調装置の制御プログラム、及び、この制御プログラムを記録した記録媒体
JP2009533973A (ja) 2006-04-12 2009-09-17 アウェア， インコーポレイテッド パケット再送信ならびにメモリの共有
JP4768030B2 (ja) * 2006-10-04 2011-09-07 富士通株式会社 データ転送方法
US8223628B2 (en) * 2007-01-10 2012-07-17 Lantiq Deutschland Gmbh Data transmission method, transmitter, receiver, transceiver and transmission system
DE102007014997B4 (de) * 2007-03-28 2013-08-29 Continental Automotive Gmbh Redundante Signalübertragung
US9686045B2 (en) 2007-04-04 2017-06-20 Lantiq Beteiligungs-GmbH & Co. KG Data transmission and retransmission
KR101304833B1 (ko) * 2007-04-13 2013-09-05 삼성전자주식회사 이동 통신 시스템에서 기준 심볼 전력 할당에 따른 변조심볼을 매핑/디매핑하는 방법 및 송/수신기
WO2009016705A1 (ja) * 2007-07-27 2009-02-05 Fujitsu Limited 通信装置
EP2061176B1 (en) * 2007-11-19 2013-07-17 Research In Motion Limited Incremental redundancy with resegmentation
US8301964B2 (en) * 2007-11-19 2012-10-30 Research In Motion Limited Incremental redundancy with resegmentation
JP5194896B2 (ja) * 2008-03-07 2013-05-08 沖電気工業株式会社 符号化装置、復号装置及び符号化システム
US8634333B2 (en) * 2008-05-07 2014-01-21 Qualcomm Incorporated Bundling of ACK information in a wireless communication system
JP2010050716A (ja) * 2008-08-21 2010-03-04 Sharp Corp 通信装置、通信システム及び通信方法
US8516352B2 (en) * 2009-07-21 2013-08-20 Ramot At Tel Aviv University Ltd. Compact decoding of punctured block codes
US8375278B2 (en) * 2009-07-21 2013-02-12 Ramot At Tel Aviv University Ltd. Compact decoding of punctured block codes
US8516351B2 (en) * 2009-07-21 2013-08-20 Ramot At Tel Aviv University Ltd. Compact decoding of punctured block codes
US9397699B2 (en) * 2009-07-21 2016-07-19 Ramot At Tel Aviv University Ltd. Compact decoding of punctured codes
US8271858B2 (en) * 2009-09-03 2012-09-18 Telefonaktiebolget L M Ericsson (Publ) Efficient soft value generation for coded bits in a turbo decoder
JP2011193434A (ja) 2009-10-28 2011-09-29 Panasonic Corp パリティパケットを用いた通信方法、通信装置及び中継器
JP5154621B2 (ja) * 2010-09-06 2013-02-27 Ｋｄｄｉ株式会社 デジタル信号伝送方法および受信装置
US9954643B2 (en) * 2012-06-22 2018-04-24 Samsung Electronics Co., Ltd. Communication system with repeat-response combining mechanism and method of operation thereof
US9130749B1 (en) * 2012-09-12 2015-09-08 Marvell Internatonal Ltd. Method and apparatus for decoding a data packet using scalable soft-bit retransmission combining
CN105227274B (zh) * 2014-06-26 2019-04-30 深圳市中兴微电子技术有限公司 重传合并方法及装置
JP6175472B2 (ja) * 2015-10-30 2017-08-02 パナソニック株式会社 基地局、通信システムおよび干渉回避方法
JP7318033B2 (ja) * 2017-08-23 2023-07-31 株式会社東芝 無線通信装置および無線通信方法
WO2019095362A1 (en) * 2017-11-20 2019-05-23 Qualcomm Incorporated Techniques and apparatuses for hybrid automatic repeat request design of polar codes for ultra-reliable low latency communications
DE102020216072A1 (de) * 2020-12-16 2022-06-23 Infineon Technologies Ag Vorrichtung und Verfahren zum Bearbeiten von Bitfolgen

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691140B2 (ja) * 1986-07-11 1994-11-14 日本電気株式会社 半導体集積回路
JP3212238B2 (ja) * 1995-08-10 2001-09-25 株式会社日立製作所 移動通信システムおよび移動端末装置
EP0877524B1 (en) * 1997-05-09 2006-07-19 STMicroelectronics S.r.l. Digital photography apparatus with an image-processing unit
EP0935363A4 (en) * 1997-06-19 2005-09-07 Toshiba Kk TRANSMISSION SYSTEM WITH INFORMATION MULTIPLEXING, MULTIPLEXER AND DEMULTIPLEXER USED FOR THE SAME, AND ENCODER AND DECODER FOR ERROR CORRECTION
US6138260A (en) * 1997-09-04 2000-10-24 Conexant Systems, Inc. Retransmission packet capture system within a wireless multiservice communications environment with turbo decoding
US6778558B2 (en) * 1998-02-23 2004-08-17 Lucent Technologies Inc. System and method for incremental redundancy transmission in a communication system
US5978365A (en) * 1998-07-07 1999-11-02 Orbital Sciences Corporation Communications system handoff operation combining turbo coding and soft handoff techniques
US7406261B2 (en) * 1999-11-02 2008-07-29 Lot 41 Acquisition Foundation, Llc Unified multi-carrier framework for multiple-access technologies
US6308294B1 (en) * 1999-11-17 2001-10-23 Motorola, Inc. Adaptive hybrid ARQ using turbo code structure
JP3487419B2 (ja) * 2000-01-14 2004-01-19 株式会社エヌ・ティ・ティ・ドコモ 伝送誤り制御方法
CA2397893C (en) * 2000-01-20 2011-05-03 Nortel Networks Limited Hybrid arq schemes with soft combining in variable rate packet data applications
US7251285B2 (en) * 2000-07-11 2007-07-31 Lg Electronics Inc. Method and apparatus for transmitting and receiving using turbo code

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100548315B1 (ko) * 2002-10-28 2006-02-02 엘지전자 주식회사 터보코드를 이용한 에러보정 방법
KR101246807B1 (ko) * 2007-02-15 2013-03-26 삼성전자주식회사 통신시스템에서 하이브리드 자동재전송요청 수행 장치 및방법

Also Published As

Publication number Publication date
EP1347593A1 (en) 2003-09-24
JP3464649B2 (ja) 2003-11-10
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CN1406420A (zh) 2003-03-26
US20030014709A1 (en) 2003-01-16

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