KR20020075005A - 반도체 장치의 콘택 홀 형성 방법 - Google Patents
반도체 장치의 콘택 홀 형성 방법 Download PDFInfo
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Abstract
반도체 장치에서 콘택 홀을 형성하면서 보우잉 현상을 방지하는 방법이 개시되어 있다. 본 발명에 따르면, 식각율이 높은 하부막과 식각율이 낮은 상부막으로 이루어진 층간 절연용 실리콘 산화막을 식각하여 콘택 홀을 형성함에 있어서, 식각은 이방성 건식 식각 방법으로 실시하며, CO, CH2F2, CF4 가스가 조합된 가스를 에천트로 사용하는 것을 특징으로 한다.
이때, 식각은 공정이 이루어지는 공정 챔버의 기압을 30mTorr 이하로 유지하면서 실시하는 것이 바람직하고, 앞서 언급한 CO/CH2F2/CF4 조합 가스의 비율은 부피비 22:1:8로 하되 각 가스의 규정된 비율을 기준으로 상하 10%의 변도폭을 가지도록 한다.
Description
본 발명은 반도체 장치의 형성방법에 관한 것으로서, 보다 상세하게는 반도체 장치의 콘택 홀 형성방법에 관한 것이다.
디램 장치와 같은 반도체 장치의 고집적화에 따라 소자와 소자의 간격, 배선과 배선의 간격은 더욱 조밀해지고, 소자와 배선을 형성하는 콘택 홀이나 비아 홀의 형성을 위한 공정 마아진도 점차 엄격해지고 있다.
도1은 COB(Capacitor On Bit line)형 디램 장치의 한 예에서 스토리지 노드콘택 홀이 형성된 상태를 나타내는 측단면도이다.
우선, 스토리지 노드 콘택 홀을 형성하기 까지의 공정 단계를 설명하면, 기판(10)에 MOS(metal oxide silicon)형 트렌지스터를 이루기 위한 게이트 전극과 소오스/드레인 및 채널이 형성된다. 제1 층간 절연막이 형성되고, 평탄화된다. 제1 층간 절연막에 대한 패터닝이 이루어지고, 소오스/드레인 영역에 패드 홀이 형성된다. 폴리실리콘 적층과 평탄화 식각을 통해 패드 분리가 이루어지면서 소오스 및 드레인 영역에 자기 정렬적 콘택 패드(12)가 이루어진다. 제2 층간 절연막을 덮고, 패터닝하여 드레인 영역과 연결된 콘택 패드를 드러내는 비트라인 콘택 홀을 형성한다. 그 위에 도전층 적층과 패터닝으로 비트라인(14)과 비트라인 콘택을 형성한다. 다시 제3 층간 절연막(20)을 형성하고 패터닝을 통해 소오스와 연결된 콘택 패드(12)를 드러내는 스토리지 콘택 홀(30)을 형성한다.
그런데, 스토리지 콘택 홀(30)을 형성하기 위해서는 도1에 도시된 것과 같이 비트라인(14) 사이로 콘택 홀(30)이 형성되어야 한다. 비트라인(14) 사이의 공간도 반도체 장치의 소자 고집적화에 따라 줄어들면서 콘택 홀(30)을 형성하는 패터닝 과정에서 오정렬이 발생할 경우 비트라인(14)과 콘택 홀(30)을 채울 스토리지 노드 콘택 사이의 단락이 발생하여 반도체 장치 불량을 유발한다. 특히, 제3 층간 절연막(20)의 하부가 상대적으로 식각율이 높은 산화막, 가령, BPSG(boro phospho silicate glass)막(16)으로 형성되고, 상부가 상대적으로 식각율이 낮은 산화막, 가령, HTO(high temperature oxide)막(18)으로 형성될 경우, 스토리지 노드 콘택 홀(30) 형성을 위한 식각이 문제가 될 수 있다. 즉, 이들 두 종류의 막(18,16)을일괄하여 식각을 진행할 때, 주로 이방성 건식 식각을 하지만, 도1에 도시된 것과 같이 하부의 스토리지 노드 콘택 패드(12)를 드러내기 위한 콘택 홀(30)의 중간부분 폭(B)이 입구 폭(A)보다 넓게 배럴(Barrel)형으로 불룩하게 형성되는 보우잉 (bowing) 현상이 발생한다.
보우잉 현상이 발생한 스토리지 노드 콘택 홀에서 비트라인(14) 사이의 간격이 300nm, 스토리지 노드 콘택 홀의 입구 폭이 190nm라고 할 때, 테이퍼형으로 폭이 줄어드는 콘택 홀이라면, 비트라인 부근에서의 콘택 홀의 폭은 가령 170nm가 된다. 따라서, 정렬이 이상적으로 될 경우의 인근 비트라인과 스토리지 노드 콘택 플러그의 간격은 양쪽으로 65nm가 된다. 단순한 계산으로, 콘택 홀 형성시의 오정렬이 이 간격보다 작게 발생하는 경우에는 콘택 플러그와 비트라인의 단락은 방지될 수 있다. 그러나, 보우잉 현상이 발생하여 비트라인 인근에서 스토리지 노드 콘택 홀의 폭이 입구 쪽의 폭인 190nm보다 큰 200nm라면 비트라인과 스토리지 노드 콘택 플러그 사이의 간격은 50nm가 되어 오정렬에 대한 마아진은 50nm 보다 작게 된다.
그리고, 공정 마아진이 좁은 고집적 반도체 장치일수록 하부가 식각율이 높은 2가지 종류로 층간 절연막을 형성함에서 비롯되는 보우잉 현상으로 인한 공정 불량이 발생할 확율을 높아지는 문제가 있다.
본 발명은 상술한 바와 같이 콘택 홀 형성을 위한 층간 절연막 식각시의 보우잉 현상으로 인하여 층간 절연막 내에 형성된 도전체와 콘택 플러그 사이의 단락을 방지하기 위한 것으로, 제조과정에서 보우잉 현상을 방지할 수 있는 반도체 장치의 콘택 홀 형성방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 보우잉 현상으로 인한 반도체 장치의 공정 불량을 방지할 수 있는 반도체 장치의 콘택 홀 형성방법을 제공하는 것을 목적으로 한다.
도1은 COB(Capacitor On Bit line)형 디램 장치의 한 예에서 스토리지 노드 콘택 홀이 형성된 상태를 나타내는 측단면도이다.
도2는 본 발명의 일 실시예에 따라 형성된 스토리지 노드 콘택 홀의 측벽 기울기를 나타내는 공정 측단면도이다.
도3은 본 발명의 다른 실시예에 따라 형성되는 스토리지 노드 콘택 홀의 측벽 기울기를 나타내는 공정 측단면도이다.
상기 목적을 달성하기 위한 본 발명은 반도체 장치에서 식각율이 높은 하부막과 식각율이 낮은 상부막으로 이루어진 층간 절연용 실리콘 산화막을 식각하여 콘택 홀을 형성함에 있어서, 식각은 이방성 건식 식각 방법으로 실시하며, CO, CH2F2, CF4 가스가 조합된 가스를 에천트로 사용하는 것을 특징으로 한다.
이때, 식각은 공정이 이루어지는 공정 챔버의 기압을 30mTorr 이하로 유지하면서 실시하는 것이 바람직하고, 앞서 언급한 CO/CH2F2/CF4 조합 가스의 비율은 부피비 22:1:8로 하되 각 가스의 규정된 비율을 기준으로 상하 10%의 변도폭을 가지도록 가령, 일산화 탄소(CO)는 22을 중심으로 19.8 내지 24.2 부피단위 내에서 변이가 될 수 있다.
한편, 본 발명에서 식각 공정은 단일 조건으로 이루어지는 것 외에 2단계의 다른 조건으로 이루어질 수도 있다. 가령, 공정 챔버의 기압을 30 내지 50mTorr로 유지하면서 CO/CH2F2/CF4 조합 가스의 부피비를 22:1:8에서 상하 10%의 변도폭을 가지도록 하는 제1 단계와, 공정 챔버의 기압을 10 내지 30mTorr로 유지하면서 상기 CO/CH2F2/CF4 조합 가스의 부피비를 15:0:4에서 상하 10%의 변도폭을 가지도록 하는 제2 단계로 식각 공정이 이루어질 수 있다.
이하 본 발명의 일 실시예를 보다 상세히 설명하기로 한다.
(실시예 1)
본 발명의 실시예에서도 기판에 종래와 동일한 구조를 형성하는 것으로 한다. 우선, 기판(10)에 MOS형 트렌지스터를 이루기 위한 기판에 소자 분리가 이루어진 뒤, 게이트 절연막이 형성된다. 게이트 절연막 위로 게이트 전극 패턴이 형성되고, 이온주입을 통해 활성영역이 소오스/드레인 및 채널로 구분 형성된다. 게이트 전극 패턴 위로 제1 층간 절연막이 형성되고, 평탄화된다. 제1 층간 절연막에 대한 패터닝이 이루어지고, 소오스/드레인 영역에 패드 홀이 형성된다. 폴리실리콘 적층을 통해 패드 홀을 채우고, CMP(chemical mechanical polishing)를 통해 게이트 전극 패턴까지 제1층간 절연막 및 폴리실리콘층을 제거한다. 따라서, 소오스 영역과 드레인 영역을 게이트 패턴 위로 연결하던 폴리실리콘층 상부가 제거되고 패드 분리가 되면서 소오스 및 드레인 영역에 자기 정렬적 콘택 패드(12)가 이루어진다. 제2 층간 절연막을 덮고, 패터닝하여 드레인 영역과 연결된 콘택 패드를 드러내는 비트라인 콘택 홀을 형성한다. 그 위에 폴리실리콘층을 적층하고 패터닝하여 비트라인(14)과 비트라인 콘택을 형성한다. 비트라인(14) 위로는 먼저 BPSG막(16)을 6000 옹스트롬 두께로 형성하고, 다시 그 위에 2500 옹스트롬의 HTO막(18)을 적층한다. 그리고, 포토레지스트 패턴을 형성하고, 이를 이용하여 소오스와 연결된 콘택 패드(12)를 드러내는 콘택 홀(30'), 즉, 스토리지 노드 콘택 홀(30')을 형성하기 위한 식각을 실시한다.
식각은 반응성 이온을 이용한 이방성 건식 식각 방법을 사용하며, 30mTorr 기압에서 CO 가스를 220sccm, CF4 가스를 80sccm, CH2F2 가스를 10sccm의 비율 공급하면서 160초 정도 공정을 진행한다. 이런 공정을 통해 형성된 스토리지 노드 콘택 홀(30')은 입구 폭(A')이 183nm, 중간 부분인 비트라인 주변에서의 폭(B')이 157nm, 콘택 패드와 닿은 저면에서의 폭이 131nm이며, 전체적으로 기울기가 일정한 쐐기 모양(혹은 테이퍼 모양)을 이루게 된다. 이는 종래의 공정에 비해 식각 가스로 물리적 식각력을 가지는 아르곤(Ar)가스의 공급을 중단시킴으로써, 콘택 홀의 중간 폭에서 비트라인과 관련하여 공정의 마아진을 60nm에서 80nm로 20nm 정도 증가시킨 결과를 가지는 것이다.
도2는 본 발명의 실시예1에 따라 형성된 스토리지 노드 콘택 홀(30')의 측벽 기울기를 나타내는 공정 측단면도이다.
(실시예 2)
실시예 2에서는 실시예 1에 비해 식각 공정의 조건을 달리한다. 즉 반응성 이온을 이용한 이방성 건식 식각을 실시하되, 식각 과정은 조건이 다른 2단계로 나뉘어 진행된다. 제1 단계에서는 공정 챔버의 기압을 30 내지 50mTorr로 유지하면서, 120초 정도 공정을 진행한다. 공급되는 CO/CH2F2/CF4 조합 가스의 부피비를 220sccm:10sccm:80sccm에서 상하 10%의 변동폭을 가지도록 한다. 제 2단계에서는 공정 챔버의 기압을 10 내지 30mTorr로 유지하면서 40 내지 50총 정도 공정을 진행한다. 공급되는 CO/CH2F2/CF4 조합 가스의 부피비를 150sccm:0:40sccm에서 상하 10%의 변동폭을 가지도록 한다. 제2 단계에서는 제1 단계에 비해 식각 마스크인 포토레지스트층의 식각을 늘리고, 콘택 홀 측벽에 대한 폴리머의 부착량을 줄여 콘택 홀을 형성하면서 콘택 홀(30")의 폭이 테이퍼(taper)형으로 줄어들지 않고, 경사가수직에 가깝도록 한 것이다. 따라서, 비트라인(14)과의 관계에서 콘택 홀(30")의 중간부분 폭(B")이 입구 폭(A")보다 작도록 줄이면서 콘택 홀(30") 아래쪽의 폭이 줄어들고, 콘택의 면적이 작아지는 것을 억제하는 작용을 한다.
도3은 본 발명의 실시예 2에 따라 형성되는 스토리지 노드 콘택 홀(30")의 측벽 기울기를 나타내는 공정 측단면도이다. 도2의 예에 비해 콘택 홀(30")의 하부 폭의 줄어듦이 완화되어 있다.
본 발명에 따르면, 층간 절연막으로 하부에 BPSG막과 같은 식각율이 높은 막이 있고, 상부에 HTO막과 같은 식각율이 낮은 막이 존재할 때 층간 절연막에 콘택 홀을 형성하면서 폭이 하부로 가면서 좁아지는 테이퍼 형태를 이루므로, 종래와 같은 보우잉 현상으로 인해 층간 절연막 속에 형성된 비트라인 같은 배선 라인과의 간격 마아진이 작아지는 것을 방지할 수 있다.
Claims (4)
- 반도체 장치에서 식각율이 높은 하부막과 식각율이 낮은 상부막으로 이루어진 층간 절연용 실리콘 산화막을 식각하여 콘택 홀을 형성함에 있어서,상기 식각은 이방성 건식 식각 방법으로 실시하며, CO, CH2F2, CF4 가스가 조합된 가스를 에천트로 사용하는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법.
- 제 1 항에 있어서,상기 식각은 공정 챔버의 기압을 30mTorr 이하로 유지하면서 실시하는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법.
- 제 2 항에 있어서,상기 CO/CH2F2/CF4 조합 가스의 비율은 부피비 22:1:8에서 상하 10%의 변도폭을 가지고 이루어지는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법.
- 제 1 항에 있어서,상기 식각은 공정 챔버의 기압을 30 내지 50mTorr로 유지하면서 상기 CO/CH2F2/CF4 조합 가스의 부피비를 22:1:8에서 상하 10%의 변도폭을 가지도록 하는 제1 단계와,상기 공정 챔버의 기압을 10 내지 30mTorr로 유지하면서 상기 CO/CH2F2/CF4 조합 가스의 부피비를 15:0:4에서 상하 10%의 변도폭을 가지도록 하는 제2 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |