KR20020065273A - 반도체 패키지 및 반도체 패키지의 마더보드 실장방법 - Google Patents

반도체 패키지 및 반도체 패키지의 마더보드 실장방법 Download PDF

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KR20020065273A
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Abstract

본 발명은 반도체 패키지에서 칩을 적치함에 있어서, 접착제를 배제하고 요철에 의한 기구적 형상결합을 통하여 구조적으로 단순하면서도 칩을 어태치하는 공정에서 워피지를 방지하고 칩의 열발산효과가 뛰어나며, 전도율이 향상된 반도체 패키지 및 상기 반도체 패키지의 마더보드 실장방법을 제공한다.
본 발명의 반도체 패키지는, 소정 깊이의 절개슬롯이 형성된 웨이퍼를 절단하여 배면에 요부 내지 철부가 형성된 반도체 칩과; 상기 반도체 칩이 안착되는 칩 패드와; 상기 반도체 칩의 전기신호를 외부와 통전시키는 리드와; 상기 반도체 칩과 리드 사이를 전기접속시키는 전도성 와이어와; 상기 반도체 칩, 전도성 와이어 및 리드의 일부를 봉지하는 봉지재를 포함하는 구성으로 이루어진다.
본 발명에 의한 상기 반도체 패키지를 마더보드에 실장하는 방법은, 반도체 칩의 일면이 개방된 반도체 패키지를 마더보드에 실장함에 있어서, 전도성 접착제를 반도체 패키지와 마더보드 사이에 개재하되 상기 전도성 접착제가 상기 반도체 칩의 개방된 면과 융착되도록 한다.

Description

반도체 패키지 및 반도체 패키지의 마더보드 실장방법{Semiconductor Package and Methode Putting The Same On an Motherboard}
본 발명은 반도체 패키지 및 제조방법과 상기 반도체 패키지의 마더보드 실장방법에 관한 것으로서 보다 상세하게는 칩이 기판이나 리드 프레임에 접착물질에 의해 접착되지 않고 단순접촉되도록 한 반도체 패키지 및 제조방법과 상기 반도체 패키지의 마더보드 실장방법에 관한 것이다.
반도체 패키지는 리드 수에 따라 한쪽에만 리드가 있는 것을 SIP (Single Inline Package), 양쪽에 모두 있는 것을 DIP (Dual Inline Package), 사방의 네 군데에 모두 리드를 단 것을 QFP (Quad Flat Package)라 한다. 최근에는 QFP와 같이 패키지의 모든 모서리 부분을 사용하여 리드 수를 늘리는 것도 한계에 달하여, 패키지 바닥면에 바둑판에 바둑알 놓듯이 둥근 볼(ball) 형태의 리드를 배열하는 BGA (Ball Grid Array) 패키지가 보편화되고 있다.
휴대용 전자제품이 소형화하면서 이에 반도체가 실장될 공간은 더욱 줄어들고 반면에 제품은 더욱 다기능화하고 고성능화되기 때문에 이를 뒷받침해 줄 반도체의 개수는 늘어나는 추세이다. 따라서 단위체적당 실장효율을 높이기 위해서 패키지는 경박단소(輕薄短小)화에 부응할 수밖에 없어서,이러한 요구로 개발되어 상용화된 것이 칩 크기와 거의 같은 크기의 패키지인 CSP(Chip Size Package), 또는칩 위에 칩을 올려쌓는 SCSP (Stacked CSP)등의 개발이 진척되고 있다.
도 1 에는 종래 반도체 패키지의 개략적인 단면도를 도시하였다.
도면을 참조하면, 종래 반도체 패키지는 리드 프레임(2)의 일부인 중앙의 칩 패드(2a) 상면에 칩(4)이 적치되고, 그 사방으로는 칩(4)으로 전기신호를 입력하거나 칩(4)의 전기신호를 외부로 접속시키는 리드(2b)가 다수 설치되어 있다. 상기 리드(2b)는 칩(4)과 전기접속되기 위해서 통상 골드 또는 알루미늄의 전도성 와이어(6)를 이용하여 와이어 양단이 리드(2b)와 칩(4)의 접속패드(4a)에 본딩되도록 한다.
상기 리드(2b)와 와이어(6)에 의해 접속된 칩 어셈블리는 칩을 보호하고, 보관, 운반 등의 편리성을 위하여 그 외관을 봉지재(8)로 봉지하게 되는바, 통상 에폭시 몰드 콤파운드로 몰딩처리한다.
상술한 과정 중 칩(4)을 칩 패드(2a)상에 적치할 때 필수 불가결하게 접착제(10)를 사용하였다. 상기 접착제(10)로는 에폭시를 주로 사용하였는바, 이러한 접착제(10)를 사용함에 따라 반도체 패키지의 신뢰성에 많은 영향을 끼치게 되었다.
보다 상세히 설명하면, 반도체 패키지의 각 부품의 열팽창계수와 상기 접착제의 열팽창계수의 차이가 현저하여 칩을 칩 패드에 부착시키는 공정후 워피지(warpage)가 발생하는 문제점이 있었다.
예를 들어 칩(4)의 열팽창계수는 4ppm이고, 리드(2b)의 열팽창계수는 15ppm, 칩 패드(2a)의 열팽창 계수는 약 12ppm 인데 반하여 접착제(10)인 에폭시의 열팽창계수는 수백 ppm이기 때문에 칩(4)이 패드(2a)에 부착된 이후 칩(4)의 성능이 약화되고 패드(2a)의 워피지 등으로 인해 신뢰성이 저하되는 경우가 종종 발생한다.
또한, 칩(4)에서 발생된 열을 발산시키는 구조에 있어서도 접착제로 사용되는 에폭시의 열전도율이 현격히 낮아 열발산에 효율적이지 못하였다. 즉, 칩(4), 리드(2b), 골드 와이어(6)의 열전도율이 대부분 150W/mk 이상인데 반하여 에폭시의 열전도율은 0.5W/mk로서 상기 접착제로 인해 열발산이 제대로 이루어지지 못하여 반도체 패키지의 피로수명을 단축하게 되는 문제점이 있었다.
본 발명은 상술한 종래 기술의 문제점을 해결하고자 안출된 발명으로서, 반도체 패키지에서 칩을 칩 패드에 적치함에 있어서, 접착제를 배제하고 요철에 의한 기구적 형상결합을 통하여 구조적으로 단순하면서도 칩을 어태치하는 공정에서 워피지를 방지하고 칩의 열발산효과가 뛰어나며, 전도율이 향상된 반도체 패키지 및 제조방법과 상기 반도체 패키지의 마더보드 실장방법을 제공하는 것을 그 목적으로 한다.
도 1 은 종래 반도체 패키지의 개략적인 단면도.
도 2 는 본 발명에 관련된 웨이퍼의 단면도.
도 3a와 도 3b는 본 발명에 관련된 웨이퍼를 절단한 반도체 칩의 단면도.
도 4 는 본 발명에 의한 반도체 패키지의 바람직한 일실시예를 도시한 단면도.
도 5 는 본 발명에 의한 반도체 패키지의 제 2실시예를 도시한 단면도.
도 6 은 본 발명에 의한 반도체 패키지의 제 3 실시예 및 상기 반도체 패키지의 마더보드 실장방법을 도시한 단면도.
도 7 은 본 발명에 의한 반도체 패키지의 제 4 실시예를 도시한 단면도.
도 8 은 본 발명에 의한 반도체 패키지의 제 5 실시예 및 상기 반도체 패키지의 마더보드 실장방법을 도시한 단면도.
** 도면의 주요 부분에 대한 부호의 설명 **
1: 웨이퍼1a: 철(凸)부
1b: 요(凹)부2,20,30: 리드 프레임
4,42,44,46: 반도체 칩50: 인쇄회로기판
60: 솔더볼100: 솔더 페이스트
200: 마더보드 210: 솔더 범프
상기 목적을 달성하기 위하여 본 발명은,
소정 깊이의 절개슬롯이 형성된 웨이퍼를 절단하여 배면에 요(凹)부 내지 철(凸)부가 형성된 반도체 칩과;
상기 반도체 칩이 안착되는 칩 패드와;
상기 반도체 칩의 전기신호를 외부와 통전시키는 리드와;
상기 반도체 칩과 리드 사이를 전기접속시키는 전도성 와이어와;
상기 반도체 칩, 전도성 와이어 및 리드의 일부를 봉지하는 봉지재를 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
또한 본 발명에 의한 상기 반도체 패키지를 마더보드에 실장하는 방법은,
반도체 칩의 일면이 개방된 반도체 패키지를 마더보드에 실장함에 있어서,
전도성 접착제를 반도체 패키지와 마더보드 사이에 개재하되 상기 솔더 페이스트가 상기 반도체 칩의 개방된 면과 융착되도록 한 것을 특징으로 한다.
본 발명의 구성에 대하여 첨부한 도면을 참조하면서 보다 상세하게 설명한다. 참고로, 본 발명의 구성을 설명함에 앞서, 설명의 중복을 피하기 위하여 종래 기술과 일치하는 부분에 대해서는 종래 도면 부호를 그대로 인용하기로 한다.
도 2 는 본 발명에 관련된 웨이퍼를 도시한 측단면도이고, 도 3a와 도 3b는 상기 웨이퍼를 칩 단위로 절단한 단면도이다.
먼저 도 2를 참조하면, 상기 웨이퍼(1)는 백 그라인딩의 공정을 마친 상태로서, 웨이퍼(1)의 배면에는 일정한 간격을 두고 부분적으로 에칭 또는 소잉(sawing)하여 요(凹)부(1b)와 철(凸)부(1a)가 형성되어 있다.
상기와 같이 형성된 웨이퍼(1)를 요부(1b)를 기준으로, 혹은 철부(1a)를 기준으로 칩단위로 절단하면 도 3a 혹은 도 3b와 같은 형태가 된다.
도 3a의 반도체 칩(42)은 도 2의 웨이퍼(1)를 절단할 때 요부(1b) 중앙쪽을 절단함으로써 그 배면에 철부(1a)가 구비된 형태이며 도 3b는 반대로 도 2의 웨이퍼(1)에서 철부(1a) 중앙을 절단하여 칩(44)의 배면에 요부(1b)가 구비된 형태이다.
도 4 는 본 발명에 의한 반도체 패키지의 바람직한 일실시예의 단면도를 도시한 것이다.
도 4를 참조하면, 상기 반도체 패키지에 사용된 반도체 칩(42)은 도 3a의 칩을 사용하고 있음을 알수 있다. 상기 반도체 칩(42)은 칩 패드(22)와 결합되는바, 칩(42)의 배면에 형성된 철부(1a)가 칩 패드(22)에 형성된 삽입홀(22a)에 단순 삽입되는 구성으로 이루어진다.
리드(24)는 외부통전수단으로서, 패키징이 이루어진 반도체 패키지를 마더보드 등과 같은 외부 기판에 실장시 단자역할을 하게 된다. 상기 리드(24)는 중앙의 칩 패드(22)를 기준으로 사방으로 형성되어 있고, 상기 리드(24)와 칩(42)은 전기적인 신호가 서로 입출력되기 위한 내부접속수단이 필요하다. 상기 내부접속수단으로써, 골드 혹은 알루미늄 성분의 와이어(6)를 채용한다.
상기 와이어(6)의 양단은 리드(24)와 칩(42)의 접속패드(42a)에 본딩되고, 칩(42), 칩 패드(22), 리드(24) 및 와이어(6)로 이루어진 어셈블리는 칩을 보호하고 보관 및 운반, 조작의 편리성을 위하여 봉지재(8)로 몰딩하게 되는데 통상 에폭시 몰드 콤파운드를 페이스트 상태로하여 상부를 몰딩하고 경화시킨다.
상술한 바와 같이 구성된 반도체 패키지의 특징을 살펴보면 다음과 같다.
상기 반도체 칩(42)은 칩 패드(22)에 접착제에 의해 부착된 것이 아니라 칩(42)의 철부(1a)가 결합부인 칩 패드(22)의 삽입홀(22a)에 단순 삽입체결된 구조이다. 이와 같은 반도체 패키지는 칩(42)을 칩 패드에 부착하기 위해 접착제를 사용하는 공정이 줄어들게 되므로 공정이 같단해지며, 칩(42)의 철부(1a)에서 개방면(42b)이 노출되어 칩(42)에서 발산되는 열이 그대로 외부로 빠져 나가게 되므로 열방출효과가 뛰어나다.
또한, 열팽창 계수가 높은 에폭시를 사용하지 않고 칩(42)을 칩 패드(22)에 적치하게 되므로 열에 의한 휨 현상인 워피지(warpage)를 방지할 수 있어 칩 및 패키지의 성능이 향상됨을 알 수 있다.
칩 패드(22)의 경우 열전도율은 대략 401W/mk이고 에폭시의 경우에는 열전도율이 대략 0.5W/mk이므로 에폭시 접착제를 사용하지 않고 직접 칩(42)과 칩 패드(22)를 접촉시키게 되면, 열적인 측면에서 효과가 뛰어나다.
도 5에는 본 발명에 의한 반도체 패키지의 제 2 실시예를 도시한 것으로서, 도 3b의 칩이 사용된 반도체 패키지이다.
상기 반도체 칩(44)은 중앙에 오목한 요부(1b)가 구비되어 있으며, 상기 요부(1b)의 내경은 리드(30)의 칩 패드(32)의 외경과 비슷하여 상기 칩 패드(32)가 칩(44)의 요부에 용이하게 삽입될 수 있는 구조이다.
상기 도 5의 반도체 패키지 역시 칩(44)이 칩 패드(32)에 부착될 때 접착제를 개재하지 않고 단순 요철결합으로 체결함으로써, 공정을 단순화시키고 칩의 일면이 외부로 인출되도록 하여 열방출효과를 높이고자 함이다.
도 6 은 본 발명에 의한 반도체 패키지의 제 3 실시예 및 상기 반도체 패키지를 마더보드 실장하는 방법의 바람직한 일실시예로서, 열방출효과를 높이기 위해 솔더 페이스트를 부가하여 사용한 반도체 패키지 및 마더보드를 도시한 단면도이다.
도 6 을 참조하면, 상기 실시예의 반도체 칩(46)은 배면에 철부(1a')가 형성되어 있으며, 상기 철부(1a)가 칩 패드(22)에 형성된 삽입홀(22a)에 삽입체결되는 점에서는 도 3의 반도체 패키지의 일실시예와 유사하나, 본 실시예에서는 상기 철부(1a')의 높이가 칩 패드(22)의 두께보다 작아 그 사이로 솔더 페이스트(100)를 도포한 것을 특징으로 한다.
일반적인 반도체 칩은 전원이 인가되면, 그 자체에서 고온의 열이 방출되게 된다. 이러한 열의 대부분은 열전도율이 가장 높은 골드 와이어(6)를 통해 리드(24)로 전달되어 외부로 발산되고 나머지는 칩과 접해있는 봉지수지 등을 통해 외부로 발산된다.
상기 제 3실시예에서는 상기 반도체 패키지를 마더 보드(200)에 실장함에 있어서, 반도체 패키지와 마더보드간(200)의 결합력을 리드(24)에만 의존하지 않고 보다 견고한 결합력을 얻기 위해 접착성을 지니는 솔더 페이스트(100)를 도포하는 동시에 솔더 페이스트(100)의 높은 열전도율을 이용하여 칩에서 방출되는 열을 효과적으로 외부로 발산시킨다.
상기 칩(46)의 배면 철부(1a')의 높이가 칩 패드(22)보다 상대적으로 낮게 형성된 이유는 솔더 페이스트(100)가 칩 패드(22)의 칩 홀(22a) 측벽까지 스며들어 그 결합력을 증대시키고자 함이다. 상기 솔더 페이스트(100)는 전도성을 지니고 있으므로 칩 패드(22)와 리드(24)간을 접속시키지 않도록 도포함이 바람직하다.
도 7 과 도 8은 본 발명에 의한 반도체 패키지의 제 4 실시예 및 제 5 실시예를 도시한 것으로 리드 대신 인쇄회로기판(50)을 채용한 BGA 패키지의 단면도이다.
도 7 을 참조하면, 도 3a의 웨이퍼 칩과 동일하게 배면에 철부(1a)가 형성된 형태의 반도체 칩이 인쇄회로기판(50)에 형성된 삽입홀(50a)에 삽입되고 인쇄회로기판(50)의 와이어 본드 핑거(52)와 칩(42)의 접속패드(42a)간을 골드 와이어(6)로 본딩 접속시켰으며, 인쇄회로기판(50)의 배면에는 전도성의 솔더볼(60)을 구비하여 마더 보드(200)에 실장시키도록 되어 있는 구조이다.
도 8 은 상기 도 7의 칩과 같이 배면에 철부가 형성되어 있으나 상기 철부(1a')의 높이는 인쇄회로기판(50)의 두께보다 작게 형성되어 있다. 상기 철부(1a')가 인쇄회로기판(50)의 삽입홀(50a)에 삽입되면, 칩홀(50a)의 내부에는 칩이 점유하지 못한 소정의 공간부가 형성된다. 상기 칩(46)과 인쇄회로기판(50)은 도 7과 같이 골드 또는 알루미늄 와이어(6)에 의해 상호 본딩 접속되어 있으며, 인쇄회로기판(50)의 배면에는 솔더볼(60)이 형성되어 있다.
도 8에서 상기 반도체 패키지는 마더 보드(200)위에 실장되어 있는바, 상기 마더보드(200)의 표면에는 패키지의 솔더볼(60) 위치와 대응되도록 솔더 범프(210)가 형성되어 있어 솔더볼(60)과 융착 접촉되어 마더보드(200)와 인쇄회로기판(50)사이를 접속시킨다.
상기 반도체 칩의 배면에 형성된 철부하방으로는 철부와 마더 보드 사이에 접착력을 부여하는 동시에 자체의 열전도율에 의해 칩에서 방출되는 열을 외부로 발산시키는 솔더 페이스트(100)가 융착되어 있다.
상기 솔더볼(60), 솔더 페이스트(100), 솔더 범프(210)는 모두 동일한 재질로 구성됨이 바람직하다.
상술한 실시예들의 특징을 종합하여 나열하면, 반도체 칩이 리드나 인쇄회로기판에 부착될 시, 종전의 접착제에 의한 부착방식을 피하고, 기구적인 형상에 의한 단순요철결합을 시킴으로써, 공정이 단순해지게 된다.
또한, 열팽창계수가 높은 접착제를 사용하지 않게 되므로 리드 즉, 칩 패드나 혹은 인쇄회로기판 및 칩이 열팽창에 대한 위험요소를 제거하여 워피지(warpage) 현상을 방지할 수 있다.
상기 실시예에서 반도체 칩은 패키지화 되었을 때 일면이 공기중에 노출되거나 혹은 열전도율이 높은 솔더 페이스트와 융착되어 기판으로 연계되므로 칩에서 발생하는 열을 효과적으로 방출, 발산시킬 수 있다.
상술한 바와 같은 효과적인 열방출에 의해 반도체 칩의 수명이 연장되고 신뢰성이 향상된다.
반도체 패키지 공정에서 칩을 기판 혹은 리드프레임에 적치시킬 때 접착매개물질을 사용하지 않고 웨이퍼 상태에서 칩에 요철을 형성시켜 상기 요철부가 기판이나 리드의 홈에 삽입체결되는 구조를 채용하여 공정을 단순화시킬 수 있으며, 접착매개물질에 의한 칩 혹은 기판의 워피지 현상을 방지할 수 있다.
또한, 상기 칩의 일면이 바로 외부로 노출되도록 하거나 열전도율이 뛰어난 전도성 페이스트와 융착되도록 하여 열방출효과를 향상시키고 이로 인해 칩의 수명과 신뢰성을 증가시킬 수 있다.
상기에서 본 발명의 특정한 실시 예가 설명 및 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같이 변형된 실시 예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 이와 같은 변형된 실시 예들은 본 발명에 기술된 특허청구범위 안에 속한다 해야 할 것이다.

Claims (6)

  1. 소정 깊이의 절개슬롯이 다수 형성된 웨이퍼를 절단하여 배면에 요(凹)부 내지 철(凸)부가 형성된 반도체 칩과,
    상기 반도체 칩이 안착되는 칩 패드와,
    상기 반도체 칩의 전기신호를 외부와 통전시키는 리드와,
    상기 반도체 칩과 리드 프레임 사이를 전기접속시키는 전도성 와이어와,
    상기 반도체 칩, 전도성 와이어 및 리드의 일부를 봉지하는 봉지재를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 칩 패드는 상기 반도체 칩의 철부가 삽입되는 삽입홀을 구비한 것을 특징으로 하는 반도체 패키지.
  3. 소정 깊이의 절개슬롯이 다수 형성된 웨이퍼를 절단하여 배면에 요(凹)부 내지 철(凸)부가 형성된 반도체 칩과,
    상기 반도체 칩이 안착되며 상기 칩의 전기신호를 외부와 통전시키는 인쇄회로기판과,
    상기 반도체 칩과 인쇄회로기판 사이를 전기접속시키는 전도성 와이어와,
    상기 반도체 칩, 전도성 와이어 및 인쇄회로기판의 일부를 봉지하는 봉지재를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 인쇄회로기판은 상기 반도체 칩의 철부가 삽입되는 삽입홀을 구비한 것을 특징으로 하는 반도체 패키지.
  5. 반도체 칩의 일면이 개방된 반도체 패키지를 마더보드에 실장함에 있어서,
    전도성 접착제를 반도체 패키지와 마더보드 사이에 개재하되 상기 솔더 페이스트가 상기 반도체 칩의 개방된 면과 융착되도록 한 것을 특징으로 하는 반도체 패키지의 마더보드 실장방법.
  6. 제 5 항에 있어서, 상기 전도성 접착제로 솔더 페이스트를 사용하여 반도체 칩의 열방출 효과를 높인 것을 특징으로 하는 반도체 패키지의 마더보드 실장방법.
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03108745A (ja) * 1989-09-22 1991-05-08 Seiko Epson Corp 半導体装置
KR970019802A (ko) * 1995-09-30 1997-04-30 김광호 인쇄회로기판 납땜용 금속패드를 구비한 고열방출형 패키지
KR19990037873A (ko) * 1999-02-08 1999-05-25 구자홍 방열부재를구비한인쇄회로기판및그제조방법
KR20000008384U (ko) * 1998-10-20 2000-05-15 김영환 열방출형 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03108745A (ja) * 1989-09-22 1991-05-08 Seiko Epson Corp 半導体装置
KR970019802A (ko) * 1995-09-30 1997-04-30 김광호 인쇄회로기판 납땜용 금속패드를 구비한 고열방출형 패키지
KR20000008384U (ko) * 1998-10-20 2000-05-15 김영환 열방출형 반도체 패키지
KR19990037873A (ko) * 1999-02-08 1999-05-25 구자홍 방열부재를구비한인쇄회로기판및그제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11244936B2 (en) 2017-04-26 2022-02-08 Samsung Electronics Co., Ltd. Semiconductor device package and apparatus comprising the same

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