KR20020059400A - 광섬유 링 통신 시스템 - Google Patents

Abstract

복수의 상호접속 노드(104-1, 104-2, 104-3, 104-4)를 포함하는 광섬유 링 네트워크가 개시되는데, 각각의 인접 노드쌍은 한 쌍의 광 링크에 의해 상호접속된다. 코스(coarse) 파장 분할 다중화를 이용하여 각 링크를 통해 양방향으로 데이터가 전송되는데, 제1 파장(λ1)을 이용하여 링크를 통해 제1 방향으로 데이터가 전송되고, 제2 파장(λ2)을 이용하여 링크를 통해 제2의 반대 방향으로 데이터가 전송된다. 두 파장(λ1, λ2)은 적어도 10nm 만큼 다르다. 광 링크(102)를 통해 전송되는 데이터 스트림 각각은 적어도 2.5 Gbps의 대역폭을 갖는다. 또한, 각 데이터 스트림은 적어도 2개의 논리 스트림을 내장하고 있다. 네트워크(100)의 각 노드에 있는 링크 다중화기(106)는 링크 다중화기(106)를 클라이언트 디바이스(159)에 연결하기 위한 하나 이상의 링크 카드(140-1, 140-2), 및 링크 다중화기(106)를 광 링크에 연결하기 위한 하나 이상의 다중화기 유닛(142-1, 142-2)을 포함한다. 각 링크 카드(140)는 해당 링크 카드(140)에 연결된 클라이언트 디바이스(159)로부터/디바이스로 전송되고 있는 다수의 광섬유 채널 프레임을 저장할 수 있는 프레임 버퍼(152)를 포함한다.

Description

광섬유 링 통신 시스템{OPTICAL FIBER RING COMMUNICATION SYSTEM}

광섬유 링이 설치되고 있으며, 1999년 현재 여러 도시에서 설치가 진행되고 있다. 이들 통신 네트워크는 지리적으로 수마일 범위 내에서의 저비용 고대역 접속을 제공할 뿐만 아니라, 인터넷과 같은 다른 통신 네트워크들로의 저비용 고대역 접속도 제공할 수 있는 잠재력을 가지고 있다. 그러나, 지금까지는 이들 네트워크를 통해 데이터 통신을 제공하고자 할 경우에는 이용가능한 장비가 너무 고가여서 이들 광섬유 망을 통한 사용은 상대적으로 거의 이루어지지 않고 있었다.

본 발명은 FC(Fibre Channel)와 GE(Gigabit Ethernet) 데이터 스트림이 매우 높은 신뢰성을 가지며 광섬유 링 네트워크를 통해 무결정성으로 라우트될 수 있도록 하는 염가의 시스템 구조를 제공하며, 이용가능한 대역폭을 모두 효율적으로 이용할 수 있도록 하고 있다.

본 발명은 광섬유 통신 시스템에 관한 것으로, 특히 광섬유 통신 링의 효율적 이용을 가능하게 하여 네트워크 노드들간에 신뢰성있는 접속을 제공하는 시스템 구조에 관한 것이다.

도 1은 본 발명을 채택한 다수의 노드를 갖는 광섬유 링 네트워크의 블록도.

도 2는 네트워크 노드들간의 복수의 물리 통신 경로를 나타내는 블록도.

도 3은 광섬유 링 네트워크(fiber optic ring network)의 어느 한 노드에 사용하기 위한 링크 다중화기의 블록도.

도 4는 도 3의 링크 다중화기의 구성요소인 링크 카드의 블록도.

도 5는 링크 카드의 상세 블록도.

도 6은 도 5의 링크 카드의 구성요소인 Mux 인터페이스 프레임 프로세서(Mux Interface Frame Processor)의 블록도.

도 7은 도 5의 링크 카드의 구성요소인 링크 카드 FC 링크 인터페이스 프레임 프로세서(Link Interface Frame Processor)의 블록도.

도 8은 도 5의 링크 카드의 구성요소인 링크 카드 GE 링크 인터페이스 프레임 프로세서(Link Interface Frame Processor)의 블록도.

도 9는 도 3의 링크 다중화기의 구성요소인 다중화기의 블록도.

도 10은 도 6의 다중화기 유닛의 구성요소인 전송율 평활 회로 및 시분할 다중화기의 블록도.

도 11은 수신 데이터경로 회로의 블록도로서, 그 복수의 예들이 도 7의 전송율 평활 회로 및 시분할 다중화기에 사용되는 것을 나타내는 도면.

도 12는 광섬유 링 네트워크의 세그먼트를 예시하는 블록도.

도 13은 본 발명에 따른 광섬유 링 네트워크를 예시하는 블록도.

도 14는 깨진 섬유에 의해 초래되는 페일오버(failover) 동안에 도 13에 예시된 광섬유 링 네트워크가 어떻게 재구성되는지를 예시하는 블록도.

도 15는 장애(클라이언트 장치) 노드에 의해 야기된 페일오버 동안에 도 13에 예시된 광섬유 링 네트워크가 어떻게 재구성되는지를 예시하는 블록도.

도 16은 광섬유 링 네트워크의 헤드 엔드에 의해 야기된 페일오버 동안에 도 13에 예시된 광섬유 링 네트워크가 어떻게 재구성되는지를 예시하는 블록도.

광섬유 링 네트워크는 복수의 상호 접속 노드를 포함하고 있으며, 각각의 이웃하는 노드 쌍들은 한 쌍의 광섬유 링크에 의해 상호 접속된다. CWDM(Coarse Wavelength Division Multiplexing)을 이용하면, 링크를 통해 제1 방향으로 데이터를 전송하기 위해 제1 광파장 λ1을 이용하고, 링크를 통해 대향하는 제2 방향으로 데이터를 전송하기 위해 제2 광파장 λ2를 이용하여, 데이터는 각각의 광 링크를 통해 양방향으로 전송된다. 이 2개의 광 파장 λ1과 λ2는 적어도 10nm 정도 차이가 있다.

바람직한 실시예의 경우, 광 링크를 통해 전송되는 각각의 데이터 스트림은 적어도 2.5Gbps의 대역폭을 갖는다. 또한, 각각의 데이터 스트림은 그 안에 적어도 2개의 논리적 스트림이 삽입된다.

각각의 네트워크 노드에는 링크 다중화기를 클라이언트 장치에 연결하기 위한 하나 이상의 링크 카드를 포함하는 링크 다중화기와, 이 링크 다중화기를 광 링크에 연결하기 위한 하나 이상의 다중화기 유닛이 존재하고 있다. 각각의 링크 카드는 그 링크 카드에 연결된 클라이언트 장치(들)에 그리고 이 장치(들)로부터 전송되는 수많은 FC(Fibre Channel) 프레임을 저장할 수 있는 프레임 버퍼들을 포함하고 있다. 이 링크 카드는 전송을 요청하는 흐름 제어 메시지를 수신 클라이언트 장치들이 전송하기 전에 데이터 프레임으로 프레임 버퍼를 미리 채우기 위한 흐름 제어 논리도 포함하고 있다. 프레임 버퍼들과 흐름 제어 논리를 연결한 효과는, 네트워크 노드가 상당히 떨어져 있고 클라이언트 장치가 작은 입력 데이터 버퍼만을 갖고 있는 경우에도, 링크의 전체 대역폭을 이용할 수 있다는 데에 있다.

본 발명의 추가적인 목적과 특징은 도면을 참조한 다음의 상세한 설명과 첨부된 청구범위로부터 보다 명확히 알 수 있을 것이다.

도 1을 참조하면, 광섬유 링 네트워크(100)가 도시되어 있다. 이 네트워크는 루프 혹은 링을 가로지르는 한 쌍의 광섬유 케이블(102)을 포함하고 있다. 네트워크의 각각의 노드에서, 광섬유 케이블들은 세그먼트화 되고 이에 따라 광섬유 케이블 쌍의 신호들이 그 노드에서 링크 다중화기(106)에 의해 수신되며, 그후 광섬유 케이블(102)의 다음 세그먼트로 처리되거나 보내진다.

링크 다중화기(106)는 여러 기능 즉, 하나의 광섬유 세그먼트로부터 다음 세그먼트에 신호를 전송하는 기능, 광섬유 케이블로부터의 신호를 클라이언트 장치 혹은 통신 라인에 라우팅하는 기능, 및 클라이언트 장치 혹은 통신 라인으로부터 광섬유 케이블로 신호를 라우팅하는 기능을 수행한다. 링크 다중화기(106)는 또한 시분할 및 파장 분할 기술을 이용하여 복수의 신호원으로부터의 신호들을 조합하여 이들을 광섬유 케이블(102)을 통해 전송한다.

각각의 노드(104)에서 링크 다중화기(106)는 통상 스위치나 스위치섬유(108)를 통해 다른 장치 혹은 통신 라인에 연결된다. 스위치(108)는 다양한 장치와 통신 채널들을 링크 다중화기의 호스트(혹은 클라이언트)측에 접속한다. 스위치(108)는 일반적으로 통상적인 스위칭 디바이스와 시분할 다중화 버스와 같은 구조(fabric)이지만, 어떤 경우에는 요구되지 않으므로, 본 명세서에서는 추가적인 설명은 생략한다.

노드(104-1)의 예는 LAN에 연결되는 노드이다. LAN은 어느 서버 컴퓨터(110) 및 말단 사용자 워크스테이션(112) 중 어느 것에 연결될 수도 있다. LAN은 스위치(108) 및 라우터(114)에 의해 노드(104)에 대한 링크 다중화기(106)에 연결될 수도 있으며, 다른 스위칭 기능이 요구되지 않는다면 어쩌면 단지 라우터(114)에만 연결될 수도 있다.

노드(104-2)의 제2 예는 링크 다중화기(104-2)에 연결되는 라우터(114)를 통해, 인터넷 접속(116)을 네트워크(100)에 제공하고 있다.

노드(104-3)의 다른 예는 노드(104)들 중의 또 다른 노드에 연결되는 장치에 의해 사용되는 집중화된 데이터 저장 장치를 제공하기 위한 한 세트의 디스크인 "디스크 팜"(118)을 포함하고 있다. 본 발명은 시내 전역의 여러 장소 혹은 집중화된 데이터 저장 장치를 이용하는 유사 영역에 빌딩을 갖고 있는 회사의 경우에는 실제로 응용될 수 있다. 광섬유 네트워크(100)에 의해 제공되는 데이터 액세스 속도는 상당히 높아서 링 네트워크상의 단일의 중앙 저장 노드에 데이터 저장 장치를 갖는 것과 비교할 때, 각각의 설비에 데이터 저장 장치를 갖는 말단 사용자들간에 인지할 수 있는 어떠한 차이가 있더라도 그 차이는 상당히 작다.

각각의 노드쌍들간의 복수의 물리 경로

도 2를 참조하면, 바람직한 실시예의 경우, 링크 다중화기(104)(도 1)는 각각의 광섬유(102)의 신호를 송신 및 수신하는 광송수신기를 포함하고 있다. 그 결과, 2개의 광섬유가 물리 전송에 사용되어 각각의 광섬유의 채널을 수신할 경우에는, 모든 광섬유 케이블 세그먼트들이 접속되어 손상되지 않고 유지되는 한 네트워크의 어느 2개의 노드간에는 4개의 양방향 통신 경로가 존재하게 된다. 예를 들어, 노드 1 및 노드 2간의 양방향 물리 신호 경로는 다음과 같다. 1) OL12-1, 2) OL12-2, 3) OL13-1-OL23-1, 및 4) OL13-2-OL23-2. 네트워크내 각각의 노드쌍간에는 4개의 전대역 물리 신호 경로가 존재하므로, 어느 단일 세그먼트 장애에 대한 영향은 각각의 노드쌍간에 2개의 물리 신호 경로만이 존재하고 있던 종래의 시스템에 비해 덜 심각하다. 이러한 종래 시스템의 경우, 각각의 광섬유 채널은 일방향으로만 신호를 전송하는데 사용된다.

각각의 광섬유상의 양방향 신호 경로는 "CWDM(Coarse Wavelength Division Multiplexing)"의 특정 유형을 이용하여 형성된다. 특히, 하나의 광 파장은 데이터 스트림을 전송하는데 사용되지만, 두 번째 광 파장은 데이터 스트림을 수신하는데 사용된다. "Coarse" 파장 분할 다중화는 2개의 광 신호의 광 파장이 서로 적어도 10nm(바람직하게는 20nm) 떨어져 있다는 것을 의미한다. 바람직한 실시예에 있어서, 각각의 광섬유 케이블은 1510nm의 제1 2.5Gbps 데이터 스트림과, 1570nm의 제2 2.5Gbps 데이터 스트림을 운반한다. 2개의 데이터 스트림은 반대 방향으로 흐르게 된다. 2개의 광섬유 케이블은 각각의 링크 다중화기에 연결되므로, 여기에는실제로는 링크 다중화기에 연결되는 4개의 광섬유(즉, 4개의 케이블 세그먼트) 즉, 링의 제1 이웃 노드에 연결되는 2개와 링의 제2 이웃 노드에 연결되는 2개가 존재한다. 설명을 간단하고 쉽게 하기 위해, 여기서는 링을 지나 "시계 방향"으로 흐르는 데이터가 제1 광 파장 λ1(예컨대 1510nm)로 전송되고 링을 지나 "반시계 방향"으로 흐르는 데이터는 제2 광 파장 λ2(예컨대 1570nm)로 전송되는 것으로 한다. 다음의 표에 이를 보다 구체적으로 나타낸다.

	Tx	Rx	신호 경로
Mux1 포트 A	λ1	λ2	OL12-1
Mux2 포트 B	λ2	λ1	OL13-1
Mux2 포트 A	λ1	λ2	OL12-2
Mux2 포트 B	λ2	λ1	OL13-3

도 2에 도시되어 있는 바와 같이, 한 노드의 Mux1의 포트 A는 이웃노드의 Mux1의 포트 B에 상시 접속되며, 마찬가지로 한 노드의 Mux2의 포트 A는 이웃 노드의 Mux2의 포트 B에 상시 접속된다. 그 결과, λ1 신호는 링을 통해 한 방향으로 흐르지만, λ2 신호는 반대 방향으로 흐르게 된다.

또 다른 실시예에서, 4개의 데이터 신호는 4개의 개별 전송 광 파장을 이용하여 각각의 광섬유 케이블 세그먼트를 통해 전송되며, 각각의 파장은 적어도 10nm, 보다 바람직하게는 서로 20nm 이상 분리된다. 본 실시예에서는 각각의 링크 다중화기는 4개의 Mux 유닛(142)을 이용한다. 본 실시예의 한가지 구현에 있어서 사용된 4개의 광 파장은 1510nm, 1530nm, 1550nm, 1570nm이다.

또 다른 실시예의 경우, 광섬유 케이블을 통해 전송되는 각각의 데이터 신호는 5.0Gbps 혹은 10Gbps의 속도로 데이터를 전송하므로, 사용되는 광섬유 케이블의 수를 증가시키지 않고도 광섬유 링의 대역폭을 배가시키거나 혹은 4배로 할 수 있다.

링크 다중화기 아키텍쳐

도 3을 참조하면, 링크 다중화기(106)의 바람직한 실시예가 도시되어 있다. 링크 다중화기(106)는 8개까지의 링크 카드(140)와 2개의 다중화기 유닛(142)을 포함한다. 각각의 링크 카드(140)는 클라이언트 디바이스 또는 통신 채널에 대한 고속 접속을 제공한다. 바람직한 실시예에서는 2가지 타입의 링크 카드가 이용되는데, 그 중 하나는 1.0625 Gbps에서 동작하는 파이버 채널 접속이고, 다른 하나는 1.25 Gbps에서 동작하는 기가비트 이더넷 채널이다. 내부적으로, 링크 카드는 1.25 Gbps에서 동작한다. 다른 실시예에서, 링크 카드 및 다중화기 유닛은 1.25 Gbps보다 높은 속도, 예를 들면 1.28 Gbps 또는 1.5 Gbps, 심지어는 2.0 Gbps에서 동작한다. 신호의 최고 데이터 전송 속도가 링크 다중화기의 채널 대역폭(바람직한 실시예에서는 1.25 Gbps)을 초과하지 않는한, 다른 타입의 링크 카드에 의해, 다른 신호 프로토콜을 이용하여 신호를 송수신할 수 있다. 링크 다중화기(106)에 포함되는 링크 카드(140)는 파이버 채널 및 기가비트 이더넷 링크 카드의 어떠한 조합이라도 포함할 수 있다 (예를 들면, 2개의 FC 링크 카드, 2개의 GE 링크 카드, 또는 각각 하나씩 또는 각각 4개씩을 포함하는 조합 등등).

각각의 다중화기 유닛(142)은 4개까지의 풀 듀플렉스, 전대역폭 파이버 채널(FC) 또는 기가비트 이더넷(GE) 데이터 스트림을 관리한다. 더 상세하게는, 각각의 다중화기는 각각 2.5Gbps에서 동작하는 2개의 물리 채널을 통해 5.0 Gbps의데이터를 전송할 수 있고, 각각 2.5Gbps에서 동작하는 2개의 다른 물리 채널을 통해, 5.0Gbps의 데이터를 수신할 수 있다.

링크 카드

도 4를 참조하면, 링크 카드(140)의 기능적인 블럭도가 도시되어 있다. 상세하게는, 링크 카드(140)는 풀 듀플렉스 파이버 채널 또는 기가비트 이더넷 데이터 스트림에 연결하기 위한 파이버 채널 또는 기가비트 이더넷 인터페이스(105)를 포함한다. 또한, 인터페이스(150)는 부분적인 데이터 스트림, 상세하게는 반대역폭 데이터 스트림(파이버 채널에 대해서는 0.503125 Gbps에서 동작하고, 기가비트 이더넷에 대해서는 0.5125 Gbps에서 동작함)에 연결되는 데에도 이용될 수 있다.

각 방향으로 전송되는 데이터를 버퍼링하기 위해, 상세하게는 Mux 유닛(즉, Mux 1 및 Mux 2)의 클럭 도메인과 클라이언트 디바이스의 클럭 도메인 간에 리타이밍(retiming)을 제공하기 위해, 2개의 버퍼(152)가 이용될 수 있다. 최종적으로, Mux 유닛 인터페이스(154)는 링크 카드를 2개의 다중화 유닛(142-1, 142-2)에 연결하는 데에 이용된다.

도 5는 링크 카드(140)의 보다 상세한 도면으로, 이제 도 5의 하단에 있는 기가비트 인터페이스 카드(GBIC)(160)로부터 상향으로 진행하여 Mux 유닛 인터페이스(154)까지 설명하기로 한다. 링크 카드(140)는 한 쌍의 GBIC(160)를 포함하며, 이들은 각각 링크 카드(140)를 풀 듀플렉스 파이버 채널 또는 기가비트 이더넷 전송 매체(158)에 연결시킨다. 전형적으로, 클라이언트 디바이스(159)(호스트 시스템 또는 클라이언트 통신 채널로도 칭해짐)를 링크 카드(140)에 접속시키는 전송 매체는 동축 케이블 또는 광섬유 케이블이다. GBIC(160)는 직렬 데이터 스트림을 송수신한다.

데이터 흐름을 일관성있게 설명하기 위해, Mux 유닛(142)으로부터 클라이언트 디바이스로의 데이터 스트림은 아웃바운드 데이터 스트림(outbound data stream)으로 칭하고, 반대 방향의 데이터 스트림은 인바운드 데이터 스트림(inbound data stream)으로 칭한다.

2개의 GBIC(160) 각각은, Vitesse VSC7125(1.0625 Gbps에서 동작하는 파이버 채널 데이터 스트림용) 또는 Vitesse VSC7135(1.25 Gbps에서 동작하는 기가비트 이더넷 데이터 스트림용)와 같은 각각의 시리얼라이저/디시리얼라이저(SERDES) 회로(162)에 의해, 각각의 링크 인터페이스 프레임 프로세서(164)에 연결된다. SERDES(162)는 GBIC(160)로부터 수신된 인바운드 직렬 데이터 스트림을 10 비트 병렬 데이터 스트림으로 변환하고, 그 변환된 데이터 스트림을 링크 인터페이스 프레임 프로세서(164)에 전송한다. 또한, SERDES(162)는 링크 인터페이스 프레임 프로세서(164)로부터 수신된 10비트 병렬 아웃바운드 데이터 스트림을 직렬 데이터 스트림으로 변환하고, 그 변환된 데이터 스트림을 GBIC(160)에 전송한다.

링크 인터페이스 프레임 프로세서(164)는 GBIC로부터의 인바운드 데이터 스트림 내의 10b 심볼을 8b 심볼로 디코딩하고, 아웃바운드 프레임 버퍼(168)로부터 수신된 8b 심볼을 전송에 적합한 10b 심볼로 인코딩한다. 또한, 링크 인터페이스 프레임 프로세서(164)는 인바운드 프레임 버퍼(166) 및 아웃바운드 프레임버퍼(168)의 동작을 제어한다.

GBIC(160), SERDES(162), 링크 인터페이스 프레임 프로세서(164), 인바운드 및 아웃바운드 FIFO(선입선출) 프레임 버퍼쌍(166, 168)을 포함하는 링크 카드 채널은, 사용자의 제어하에 디스턴스 버퍼링(distance buffering)이 인에이블되거나 디스에이블되는 2가지 모드 중 하나로 동작할 수 있다. 디스턴스 버퍼링이 디스에이블되는 경우, 데이터 프레임과 흐름 제어 프리미티브(primitive)는 가능한한 신속하게 인바운드 및 아웃바운드 프레임 버퍼(166, 168)를 통해 전달된다. 아웃바운드 버퍼(168)에 데이터 프레임 또는 흐름 제어 프리미티브가 존재할 때마다, 이는 버퍼(168)로부터 판독되고, 링크 카드 채널을 통해 즉시 클라이언트 디바이스에 전달된다. 클라이언트 디바이스로부터 수신된 모든 데이터 프레임 및 흐름 제어 프리미티브는 인바운드 프레임 버퍼(166)에 기입된다.

디스턴스 버퍼링이 인에이블되는 경우, 링크 인터페이스 프레임 프로세서(164)는 클라이언트 디바이스로부터 수신된 흐름 제어 프리미티브를 수신 및 해석하여, 클라이언트 디바이스에 의해 요청되는대로 아웃바운드 프레임 버퍼(168)로부터의 데이터 판독을 제어한다. 클라이언트 디바이스는 흐름 제어 프리미티브를 이용하여 아웃바운드 프레임 버퍼(168)로부터의 데이터 판독을 제어한다. 디스턴스 버퍼링이 인에이블된 경우, 흐름 제어 프리미티브는 버퍼(166, 168)를 통해 전달되지 않는다. 그 대신, 흐름 제어 프리미티브는 링크 인터페이스 프레임 프로세서(164)에 의해 이용된다. 마찬가지로, 디스턴스 버퍼링이 인에이블된 경우, 링크 인터페이스 프레임 프로세서(164)는 흐름 제어 프리미티브를 생성하여,인바운드 프레임 버퍼(166)의 충만 정도(fullness)에 따라 클라이언트 디바이스에 전송한다. 또한, 디스턴스 버퍼링이 인에이블된 경우, Mux 인터페이스 프레임 프로세서(170)는 그에 접속된 링크 카드에 전송되는 자체의 흐름 제어 프리미티브를 생성 및 수신한다. 디스턴스 버퍼링이 인에이블되든지 디스에이블되든지에 상관없이, 버퍼(166, 168)는 오버플로우되지 않는 것이 바람직하다는 점에 유의해야 한다.

링크 인터페이스 프레임 프로세서(164)는 아웃바운드 데이터 스트림으로부터 "추가의" 아이들 심볼(종종 "아이들(Idles)"로 칭함)을 추출하고, 데이터 프레임들 및 데이터 프레임들 사이의 하나의 아이들만을 인바운드 FIFO 프레임 버퍼(166)에 저장한다. 따라서, 데이터 프레임들 간에 하나 이상의 아이들이 존재하는 경우, 추가의 아이들은 인바운드 FIFO 프레임 버퍼(166)에 저장되지 않는다. 아웃바운드 데이터 스트림에 대하여, 링크 인터페이스 프로세서(164)는, 클라이언트 디바이스들에 전송중인 데이터 프레임들 간의 스페이스를 채우는 데에 필요한 만큼의 아이들을 삽입한다.

링크 인터페이스 프레임 프로세서(164)가 아웃바운드 프레임 버퍼(168)로부터 링크 동기화 캐릭터를 판독하고, 그 이외에는 아웃바운드 프레임 버퍼(168)가 비어있는 경우, 다른 데이터가 수신되어 아웃바운드 프레임 버퍼(168)에 저장될 때까지 링크 동기화 워드가 복제된다. 프레임 버퍼(166, 168)에 저장되는 각 워드는 8비트 캐릭터쌍, 캐릭터쌍의 제1 캐릭터가 "K" 캐릭터인지를 나타내기 위한 플래그 및 패리티 비트를 비롯하여, 총 18비트를 포함한다. K 캐릭터는 제어에 이용되는특수한 심볼이므로, 통상적인 데이터는 아니다. K 캐릭터로는, 아이들, 흐름 제어 프리미티브, 프레임의 개시 및 프레임 심볼의 종료를 예로 들 수 있다.

각각의 프레임 버퍼(166, 168)는 수백개의 파이버 채널(FC) 또는 기가비트 이더넷 프레임을 저장할 수 있을만큼 큰 것이 바람직하다. 예를 들어, 바람직한 실시예에서, 각각의 프레임 버퍼(166, 168)는 240개의 풀사이즈(full size)의 FC 프레임(각각 헤더, CRC, 구분 문자(delimiters)를 포함하여 2148 바이트)이 저장될 수 있을 만큼 크다. 따라서, 링크 카드(140)는, 클라이언트 디바이스의 각 데이터 채널로부터 후속의 다운스트림 디바이스가 수용할 준비가 되었음을 나타내는 것 이상인 240개까지의 풀 사이즈 파이버 채널(FC) 프레임을 수용할 수 있다.

또한, 링크 인터페이스 프로세서(164)는 프로토콜 지정 프레임 구분 문자, 아이들 워드 및 링크 동기화 캐릭터를 광섬유 링 네트워크(100)의 나머지를 통해 전송될 범용 대응부로 번역한다. 그 결과, 링크 인터페이스 프로세서 이외의 광섬유 링 네트워크의 모든 구성요소들의 동작은 프로토콜에 독립적인 방식으로 행해지게 된다. 파이버 채널 링크 카드의 경우에서, 링크 인터페이스 프로세서는 4 바이트 아이들 및 링크 동기화 워드를 2 바이트의 범용 버전으로 번역하고, 이것은 인바운드 프레임 버퍼(166)에 기입된다. 마찬가지로, 이러한 심볼들의 2 바이트의 범용 버전이 아웃바운드 프레임 버퍼(168)로부터 판독되는 경우, 이들은 4바이트의 파이버 채널 버전으로 재변환되고, 데이터 프레임을 4 바이트 바운더리에 정렬하기 위해 아웃바운드 프레임 버퍼의 판독이 중단된다.

Mux 유닛 인터페이스(154)는 프레임 버퍼(166, 168)와 Mux 유닛(142)(도 3의Mux1 및 Mux2) 간의 데이터 흐름을 제어하는 Mux 인터페이스 프레임 프로세서(170)를 포함한다. 또한, Mux 인터페이스 프레임 프로세서(170)는 Mux1 및 Mux2로부터 수신된 2개의 데이터 스트림 내의 10b 심볼을 8b 심볼로 디코딩하고, 프레임 버퍼(168)로부터 수신된 8b 심볼을 광섬유 케이블을 통한 전송에 적합한 10b 심볼로 인코딩한다.

Mux 인터페이스 프레임 프로세서(170)는 다음과 같이 흐름 제어를 관리한다. 디스턴스 버퍼링이 디스에이블된 때, Mux 인터페이스 프레임 프로세서(170)는 데이터 프레임 및 흐름 제어 프리미티브를 인바운드 및 아웃바운드 프레임 버퍼(166, 168)를 통해 가능한한 신속하게 전달한다. 링크 카드 채널이 FC 모드인 경우, Mux 인터페이스 프레임 프로세서(170)는 프레임을 Mux(142)에 전송하기 전에, 인바운드 프레임 버퍼(166)가 충분한(즉, 미리 정의된 양의) FC 프레임을 수집할 때까지 대기하여, 버퍼 언더런 상황(buffer underrun condition)을 방지하는 것이 바람직하다. 이는 Mux 유닛 인터페이스(154)가 항상 1.25 Gbps에서 동작하고, FC 링크 인터페이스가 1.0625 Gbps에서 동작하기 때문이다. FC 모드에서의 언더런 상황을 방지하기 위해, Mux 인터페이스 프로세서(170)는 프레임을 판독하기 전에, 인바운드 FIFO 버퍼(166)에 적어도 384 바이트의 FC 프레임이 수집될 때까지, 또는 프레임의 길이가 384 바이트 미만인 경우를 관리하는 데에 많은 시간이 소요될 때까지 대기한다. 기가비트 이더넷의 경우에는, 클라이언트 디바이스와 Mux 유닛 인터페이스(154)의 클럭 속도가 매치되기 때문에, 버퍼로부터의 프레임 판독을 시작하기 전에 대기할 필요가 없다.

링크 카드 채널이 디스턴스 버퍼링을 인에이블시킨 경우에, Mux 인터페이스 프레임 프로세서(170)는 그 채널을 위한 링크 인터페이스 프레임 프로세서(164)를 이용하여 흐름 제어 프로토콜을 실행한다. 예를 들어, 아웃바운드 프레임 버퍼(168)가 채워지기 시작하면, 이 상황이 Mux 인터페이스 프레임 프로세서(170)에 의해 검출되고, 이것은 흐름 제어 신호를 "전송 링크 카드"(전송중인 클라이언트 디바이스에 접속됨) 내의 Mux 인터페이스 프레임 프로세서(170)에 전송함으로써 응답한 다음, 광섬유 네트워크를 통한 프레임의 전송을 중단하고, 전송 링크 카드의 인바운드 프레임 버퍼(166)에 남겨놓는다. 아웃바운드 프레임 버퍼(168)가 일단 클리어를 시작하면(즉, 수신 클라이언트 디바이스가 아웃바운드 프레임 버퍼의 충만 정도를 미리 정의된 레벨 미만으로 할만큼 충분한 프레임을 수용함), 전송 및 수신 링크 카드 내의 Mux 인터페이스 프레임 프로세서(170)는 흐름 제어 메시지를 교환하고(흐름 제어 프리미티브를 이용), 데이터 프레임이 다시 흐를 수 있게 할 것이다.

링크 동기화 캐릭터가 수신되면, 이들 중 하나만이 인바운드 FIFO 프레임 버퍼(166)에 저장된다. Mux 인터페이스 프레임 프로세서(170)는 인바운드 FIFO 프레임 버퍼(166)로부터 데이터를 판독할 때, 다운스트림에 전송되는 데이터 스트림을 채우는 데에 필요한 횟수만큼 링크 동기화 캐릭터 및/또는 아이들을 복제한다.

Mux 유닛 인터페이스(154)는 인바운드 프레임 버퍼(166)로부터 데이터를 인출하고, Mux 유닛(142)이 데이터를 수용할 수 있고 인바운드 프레임 버퍼(166)에 전송될 데이터가 존재하는 한은, 고정된 속도로 그 데이터를 Mux 유닛(142)에 전송한다. 아웃바운드 방향에서, Mux 유닛 인터페이스는 아웃바운드 프레임 버퍼(168)가 적어도 하나의 추가적인 풀사이즈 프레임(예를 들어, 기가비트 이더넷 프레임의 경우 32k 바이트)을 저장할 공간을 갖는 한은 Mux 유닛(142)으로부터의 데이터를 수용하고, 아웃바운드 프레임 버퍼(168)가 미리 정의된 충만 정도 마크를 초과하는 경우에는 Mux 유닛(142)으로부터의 데이터(즉, 새로운 데이터 프레임)의 수용을 중단한다.

Mux 인터페이스 프레임 프로세서(170)는 각각 Vitesse VSC7135 등과 같은 시리얼라이저/디시리얼라이저(SERDES) 회로(174)에 의해 두 개의 다중화기 Mux1 및 Mux2(142)에 각각 접속된다. SERDES(174)는 직렬 데이터 스트림을 다중화기(142)로부터 Mux 인터페이스 프레임 프로세서(170)에 전송되는 10 비트 병렬 데이터 스트림으로 변환시키고, Mux 인터페이스 프레임 프로세서(170)로부터 수신한 10 비트 병렬 데이터 스트림을 Mux 유닛(142) 중 하나로 전송되는 직렬 데이터 스트림으로 변환시킨다.

바람직한 실시예에서, Mux 인터페이스 프레임 프로세서(170)는 사용자에 의해 MUX들 중 하나 (즉, MUX1 또는 MUX2)로부터 클라이언트 디바이스 인터페이스 0로 또는 클라이언트 디바이스 인터페이스 0로부터 MUX들 중 하나 (즉, MUX1 또는 MUX2)로 데이터를 라우트시키도록 정적으로 구성된다. 그러면 클라이언트 디바이스 인터페이스(1) 데이터는 클라이언트 디바이스 인터페이스(0)에 의해 사용되지 않는 다른 MUX(142)로/로부터 라우트될 것이다.

다른 실시예에서 또는 바람직한 실시예의 다른 구성에서, MUX 인터페이스 프레임 프로세서(170)는 클라이언트 인터페이스(159)로부터 동일한 MUX(142)로 프레임을 라우트시키도록 구성되고 프레임은 특별히 표지가 붙어 링크의 다른 단에서 적절한 클라이언트 디바이스 인터페이스를 통하여 적절한 클라이언트 디바이스로 송신될 수 있다. 다른 MUX(142)는 페일오버를 위해 사용되는 것으로, 이 경우 원래 경로에서 하드웨어 구성 요소에 장애가 있는 경우이다. 인터페이스(159)로부터 동일한 MUX 두 개 디바이스로부터의 프레임을 라우팅하는 것은 프레임이 링크 인터페이스 프레임 프로세서(164)에 의해 압축된 경우 (즉, 링크 인터페이스 프레임 프로세서(164)가 데이터 압축 회로를 포함하는 실시예에서) 특히 사용가능하다.

각 링크 카드(140)는 또한 CPU 또는 링크 카드(140)의 동작을 제어하고 특히, 링크 카드(140)를 통해 데이터 경로를 구성하고, 전력 공급시, 리셋시 또는 링크 카드(140)를 통해 데이터 경로를 바꾸는 시스템의 데이터 채널 구성의 변화에 따라 링크 카드(140)를 가동시키기 위한 제어기(180)를 포함한다.

임의의 바람직한 실시예에서, 링크 인터페이스 프레임 프로세서(164)는 또한 데이터 압축 및 압축 해제 기능을 행하고, 미리정의된 데이터 압축법을 사용하여 아웃바운드된 데이터스트림을 압축하고 대응하는 압축 해제법을 사용하여 인바운드된 데이터 스트림을 압축해제한다. 다수개의 적절한 데이터 압축법이 당업자에게 공지되어 있으므로 여기에서는 기술하지 않기로 한다. 데이터 압축법을 사용함으로써 평균적으로, 적어도 2:1 데이터 압축을 달성하여 시스템의 대역폭이 두배가될 수 있다.

Mux 인터페이스 프레임 프로세서

도 6은 Mux 인터페이스 프레임 프로세서(170)의 블록도이다. Mux 인터페이스 프레임 프로세서(170)는 한 쌍의 FIFO 판독 회로(181)와; 인바운드 인터페이스0 FIFO용으로 구비된 제1 FIFO 판독 블록(181-1)와 인바운드 인터페이스 1용으로 구비된 제2 FIFO 판독 블록(181-2)을 포함한다. FIFO 판독 회로(181-1, 181-2) 각각은 대응하는 인바운드 FIFO 프레임 버퍼(166)(도 5)의 판독을 제어하기 위해 구성된다. 버퍼(166)에 아무것도 없다면 (즉, 패킷도 없고, 아이들 또는 링크 초기화 원천어 외에는 다른 데이터가 없음), FIFO 판독 회로는 가장 최근 판독된 링크 초기화 워드 또는 아이들 워드를 반복하여 출력할 것이다. FIFO 판독 회로(181-1, 181-2)는 또한 대응하는 대역내의 Tx 회로(185-1, 185-2)가 진행중인 요청을 처리하거나 또는 대응하는 Rx 크레디트(Credit) 로직(190-1 또는 190-2)이 인에이블되어 이용가능한 크레디트가 없음을 나타낸다면 대응하는 인바운드 FIFO(166)로부터 판독을 홀드오프한다. FC 모드에서 FIFO 판독 회로(181)는 (앞서 이미 논의된 바와 같이) 프레임이 언더런(underrun)이 발생하지 않는다는 것을 보장할 정도로 프레임이 충분히 있을 때까지 인바운드 FIFO로부터 패킷 판독을 지연한다.

FIFO 판독 회로쌍(181-1, 181-2)은 한 쌍의 다중화기(183-1, 183-2)에 연결되어 인터페이스 0가 MUX1 또는 MUX2에 인터페이스 1이 다른 MUX에 접속될 수 있도록 정적으로 접속될 수 있도록 구성된다. 앞서 나타낸 바와 같이, 이러한 MUX 구성은 두 개의 클라인트 디바이스 인터페이스로부터 데이터 스트림이 섞여질 수 있고, 하나의 MUX(142) (MUX1 또는 MUX2)를 통해 예를 들어 장애 동안 데이터 스트림이 라우트될 수 있도록 강화될 수 있다.

각각의 MUX에 후속하여 Mux 인터페이스 프레임 프로세서(170)는 일련의 회로 블록 즉, 인밴드 Tx 회로(185), TX 크레디트 회로(186) 및 8b/10b 인코더(187)를 포함한다.

인밴드 Tx 회로(185) 각각은 온보드 CPU(180)가 전송되기를 원하는 진행중인 인밴드 프레임을 홀딩하기 위한 레지스터와 포함하고 Mux 인터페이스 프레임 프로세서를 통하여 전송되는 인바운드 프레임 간에 갭이 있다는 것을 FIFO 판독 회로(181)가 신호할 경우 인밴드 프레임을 전송하기 위한 임의의 로직을 포함한다. 인밴드 프레임은 수신 링크 카드에서 인밴드 Rx 회로(189)에 의해 데이터 스트림으로부터 제거되고, 수신된 인밴드 프레임을 링크 카드의 로컬 CPU/제어를 위한 제어기(180)로 전송한다. 이러한 방법으로, 통신 채널의 두 개 단에서 두 개의 링크 카드 위에 있는 CPU(180)가 메시지를 전후로 전송하여 채널의 동작 상태를 체크하고 사용자 설정 (즉, 디스턴스 버퍼링이 가능한지 여부를 나타내는 사용자 설정을 포함하여 사용자 설정이 동일한 것임을 확인함)등을 조정할 수 있다.

Tx Credit 회로 블록(186)은, 디스턴스 버퍼링이 인에이블되고 아웃바운드 프레임 버퍼(도 5의 168)에 추가의 패킷을 저장할 룸이 있는 경우 이미 전송된 링크 크레디트 워드를 고려하면서, 아이들 대신 링크 크레디트 워드를 링크 상에 삽입하도록 구성된다.

각 8b/10b 인코드(187)는 FIFO로부터 판독된 16데이터 비트 및 1-비트 k 문자 플래그를 2 개의 10 비트 문자로 인코드하고, 그 결과 얻은 20 비트 워드를SERDES(174)로 전송하도록 구성된다.

Mux 인터페이스 프레임 프로세서(170)의 데이터 수신 회로는 각각의 수신 채널에 대해 세 개의 회로 블록, 즉 Rx 데이터경로 회로(191), RX Credit 회로(190) 및 Inband Rx 회로(189)의 직렬 체인을 포함한다. Rx 데이터경로 회로(191-1)은 MUX1 및 MUX2에 있어서, TDM 평활화기에서 Rx 데이터경로 회로(191)와 실질적으로 동일하며, 이는 도 11과 관련하여 이하 설명될 것이다. Rx Credit 회로(190)는, 디스턴스 버퍼링이 인에이블된다면, 데이터 스트림으로부터 링크 크레디트 워드를 제거(strip)하고, 그 링크 크레디트 워드 각각에 대해 이용가능 저장 크레디트를 추가한다. Rx Credit 회로(190)에 의해 축적된 저장 크레디트는 대응 FIFO 판독 회로(181)가 인바운드 FIFO 로부터 얼마나 많은 데이터 프레임을 판독할 수 있고, 채널의 다른 측 상의 링크 카드로 채널을 하락시킬 수 있는지를 나타낸다. 상기 지시한 바와 같이, Rx Inband 회로(189)는 데이터 스트림으로부터 인밴드 프레임을 제거(strip)하고, 링크 카드의 로컬 CPU(180)에 의해 판독하기 위해 그들을 저장한다.

한 쌍의 아웃바운드 다중화기(184-1, 184-2)는 MUX 1이 클라이언트 디바이스 인터페이스 0에 정적으로 접속되도록 허가하고, MUX 2가 다른 인터페이스에 접속되도록 허가하도록 구성된다. 상술한 바와 같이, 이러한 MUX 구성은 양쪽 클라이언트 디바이스로부터의 데이터 스트림이 단일 MUX 142(MUX 1 또는 MUX 2)를 통해 블렌드되고 라우트되는 것을 허가하기 위해 강화될 수 있다.

각각의 다중화기(184)의 출력은 FIFO 기입(Write) 회로(182)로 전송되고, 이는 수신된 프레임을 아웃바운드 FIFO 프레임 버퍼(168; 도 5)에 기입하고, 또한 데이터 프레임에서 직전 워드와 다를 때, 링크 초기화 워드 및 아이들(Idles)을 버퍼(168)에 기입한다.

다중화 인터페이스 프레임 프로세서(170)는 상태 및 제어 레지스터(192)도 포함하는데, 이 상태 및 제어 레지스터(192)는 다중화 인터페이스 프레임 프로세서를 모니터링하고 제어하기 위해 링크 카드의 로컬 CPU(180)에 의해 판독 및 기록가능한 레지스터 세트이다.

링크 인터페이스 프레임 프로세서

바람직한 실시예에서, 통신 채널 각각은 파이버 채널(Fibre Channel; FC) 모드 또는 기가비트 이더넷(Gigabit Ethernet; GE) 모드중 하나의 모드에 있다. 더 많은 프로토콜을 공통으로 사용할수록 이러한 모드의 수는 증가될 것이다. 이러한 모드에서 데이터를 전송 및 수신하는 클라이언트 디바이스와 함께 사용하도록 서로 다른 버전의 링크 인터페이스 프레임 프로세서(164)(도 5)가 제공된다. 도 7에 도시된 FC 링크 인터페이스 프레임 프로세서가 FC 모드용으로 제공되며, 도 8에 도시된 GE 링크 인터페이스 프레임 프로세서가 GE 모드용으로 제공된다.

FC 링크 인터페이스 프레임 프로세서

이제 도 7을 참조하면, FC 링크 인터페이스 프레임 프로세서(164-1)는 FC Rx 데이터 경로 회로(193-1)를 포함하는데, 이 FC Rx 데이터 경로 회로(193-1)는, 다중화 인터페이스 프레임 프로세서의 다중화 TDM-평활화기(Smoother)에서 사용되는Rx 데이터 경로 회로(도 11을 참조하여 이하에 설명됨)와 실질적으로 유사하다. 그러나, Rx 데이터 경로 회로(193-1)는, 4 문자로 된 FC 아이들 및 링크 초기화 워드를 사전설정된 2 문자로 된 일반적 대응부로 변환하기 위한 부가적인 로직을 프론트 엔드에 가진다. 이들 대응부 심볼은 광섬유 링 네트워크 내에서만(즉, 링크 카드(140), 다중화기(142) 및 광섬유 케이블내에서만) 사용된다.

FC 링크 인터페이스 프레임 프로세서(164-1)은 이하의 구성요소를 더 포함한다.

ㆍ데이터 스트림으로부터 링크 크레디트 워드(RRDY)를 제거하고, 디스턴스(distance) 버퍼링이 인에이블될 경우 이러한 링크 크레디트 워드 각각을 이용가능한 저장 크레디트에 부가하는 Rx 크레디트 회로(194-1).

ㆍ수신된 프레임을 인바운드 FIFO 프레임 버퍼(166)(도 5)에 기록하고, 링크 초기화 워드 및 아이들 워드를, 이들이 데이터 스트림에서 바로 앞에 선행하는 워드와 다를 경우 FIFO에 기록하는 FIFO 기록 회로(195-1).

ㆍ아웃바운드 FIFO 프레임 버퍼(168)(도 5)로부터의 데이터 프레임의 판독물을 제어하는 FIFO 판독 회로(200-1). 아웃바운드 FIFO 프레임 버퍼 내에 아무것도 없을 경우, FIFO 판독 회로(200-1)는 가장 최근에 판독된 링크 초기화 혹은 아이들 워드를 반복적으로 출력할 것이다. 디스턴스 버퍼링이 인에이블될 경우, FIFO 판독 회로는 데이터 프레임 크레디트가 이용가능하지 않을 경우 FIFO로부터의 데이터 프레임의 판독을 또한 중지한다.

ㆍ2 문자로 된 일반적 아이들 및 링크 초기화 워드를 표준 FC 4문자 대응부로 변환하는 링 대 FC 변환 회로(199-1).

ㆍ디스턴스 버퍼링이 인에이블링되고, 이전에 전송된 링크 크레디트 워드(이후 상세하게 기술될 디스턴스 버퍼링에 대한 부분 참조)를 고려하는 부가적인 데이터 프레임을 저장하기 위한 인바운드 FIFO 프레임 버퍼(166) 내에 여유가 있을 때 링크 크레디트 워드를 아이들 워드 대신에 링크에 삽입하는 Tx 크레디트 회로(198-1).

ㆍ아웃바운드 FIFO 프레임 버퍼(168)로부터 판독된 16비트 데이터 및 1-비트 k-문자 플래그를 두 개의 10비트 문자로 인코딩하여 이로부터 발생된 20비트 워드를 SERDES(162)(도 5)로 전송하도록 구성된 8b/10b 인코더(197-1).

ㆍ하나의 파이버 채널 링크에 대한 통계를 유지하기 위한 로직을 포함하는 FC 통계 회로(196-1). 몇몇 동작 모드는, 사용자에게 상세한 프로토콜 특정 정보, 예를 들면 패킷 카운트, 에러 카운트, 여러 특정 타입의 K 문자 등을 제공하도록 지원된다.

ㆍ링크 인터페이스 프레임 프로세서(164-1)를 모니터링 및 제어하기 위해 링크 카드의 로컬 CPU(180)에 의해 판독 및 기록 가능한 하나의 레지스터 세트인 상태 및 제어 레지스터(201-1).

GE 링크 인터페이스 프레임 프로세서

도 8을 참조하면, GE 링크 인터페이스 프레임 프로세서(164-2)는, 기가비트 이더넷을 사용하는 클라이언트 디바이스를 광섬유 네트워크에 연결시키는 링크 카드에 대해 사용된다. GE/IFP(164-2)는 FC GE 데이터 경로 회로를 포함하는데, 이FC GE 데이터 경로 회로는 다중화 인터페이스 프레임 프로세서의 다중화 TDM-평활화기에서 사용되는 RX 데이터 경로 회로(도 11을 참조하여 이하 기술됨)와 실질적으로 유사하다. 그러나, RX 데이터 경로 회로(193-1)는 GE 아이들 워드를 사전설정된 2 일반적인 대응부로 변환하기 위한 부가적인 로직을 프론트 엔드에 갖는다. 또한, 기가비트 이더넷 프레임을 프레이밍하는 구분 문자(delimiter)가 일반적 형태로 변경된다. 이들 대응부 심볼은 광섬유 링 네트워크 내부에서만(즉, 링크 카드(140), 다중화기9142) 및 광섬유 케이블 내에서만) 사용된다.

GE 링크 인터페이스 프레임 프로세서(164-2)는 이하의 구성요소를 더 포함한다.

ㆍ데이터 스트림으로부터 중지(Pause) 프레임을 제거하고, 디스턴스 버퍼링이 인에이블링될 경우 링크 카드 내부에서의 중지 타이머를 개시하는 RxPause 로직 회로(194-2).

ㆍ수신된 프레임을 인바운드 FIFO 프레임 버퍼(166)(도 5)에 기록하고, 링크 초기화 워드 및 아이들 워드를, 이들이 데이터 스트림 내에서 바로 이전의 워드와 다를 경우 FIFO(166)에 기록하는 FIFO 기록 회로(195-1).

ㆍ아웃바운드 FIFO 프레임 버퍼(168)(도 5)로부터의 데이터 프레임 판독을 제어하는 FIFO Read 회로(200-1). 아웃바운드 FIFO 프레임 버퍼에 아무것도 없으면, FIFO Read 회로(200-1)는 가장 최근에 판독된 링크 초기화 또는 아이들 워드를 반복적으로 출력할 것이다. Rx Pause 로직(디스턴스 버퍼링과 함께 사용됨)가 인에이블되면, FIFO Read 회로는 Rx Pause 로직 회로(194-2)가 송신이 중단되어야 함을 나타내는 경우 FIFO로부터의 데이터 프레임 판독을 더욱 지연시킬(hold off) 것이다.

ㆍ2-문자 일반 아이들을 Gigabit Ethernet 아이들 워드로 변환시키고, 일반 프레임 딜리미터를 다시 Gigabit Ethernet 프레임 딜리미터로 변환시키는 GE 변환 회로로의 링.

ㆍ디스턴스 버퍼링이 인에이블되고 인바운드 FIFO 프레임 버퍼(166)가 적어도 1/2 풀인 경우, Tx Pause 회로(198-2)는 Pause 프레임을 생성하고, 이를 아웃바운드 데이터 스트림에 삽입한다. Pause 프레임을 생성하기 위한 FIFO 충만 정도(fullness) 임계 레벨은 다른 실시예와 다를 것이다. 이하 디스턴스 버퍼링에 관한 논의를 보다 상세히 살펴보자.

ㆍ아웃바운드 FIFO 프레임 버퍼(168)(도 5)로부터 판독된 16 데이터 비트 및 1 비트 k-문자 플래그를 2개의 10 비트 문자로 인코드하고, 그 결과인 20 비트 워드를 SERDES(162)(도 5)로 보내도록 구성된 8b/10b 인코더(197-2).

ㆍ1 기가비트 이더넷 채널 링크에 대한 통계치를 유지하기 위해 로직을 포함하는 GE 통계치 회로(196-2).

ㆍ링크 인터페이스 프레임 프로세서(164-2)를 모니터 및 제어하기 위해, 링크 카드의 로컬 CPU(180)에 의해 판독가능 및/또는 기록가능한 레지스터들의 세트인 상태 및 제어 레지스터(201-2).

다중화기 유닛

도 9를 참조하면, 각 Mus 유닛(142)는 한 쌍의 파장 분할 다중화기 및 역다중화기 회로(WDM; 202-1, 202-2)를 포함하는데, 이들 각각은 예를 들어 OL12-1 및 OL13-1인 각각의 광섬유 케이블 세그먼트에 그 일단이 연결된다. WDM(202-1, 202-2) 각각은 제1 광 파장에서 신호를 수신 및 복조하기 위한 광 신호 수신기 및 제2 광 파장에서 신호를 송신하기 위한 광 신호 송신기를 포함한다. 보다 구체적으로, 바람직한 실시예에서 제1 WDM(202-1)은 제2 WDM(202-2)이 수신하는 것과 동일한 광 파장 λ1에서 송신하고, 제2 WDM(202-2)이 송신하는 것과 동일한 광 파장에서 수신한다. 다른 실시예에서, 각각의 Mus 유닛(142)은 8개의 채널에 대하여 4개의 파장을 조작하도록 구성된다. 4 파장 - 8 채널 회로는 도 9에 도시된 2 파장 - 4 채널 Mux와 비교하여 2배 수의 SERDES(208), TDM/Smoother(206) 및 SERDES(204) 회로를 구비한다. 4개의 부가적인 SERDES(208)이 교차지점 스위치(210)에 접속된다. 그리고, 2개의 SERDES(204)가 각각의 Fiber1/WDM 및 Fiber2/WDM 회로에 접속된다. 그리고, Fiber1/WDM은 파장 λ1 및 λ3에서 송신하고, 파장 λ2 및 λ4에서 수신한다. Fiber2/WDM은 파장 λ2 및 λ4에서 송신하고, 파장 λ1 및 λ3에서 수신한다.

광학 측 및 전기(내부) 측 모두에서 WDM(202-1, 202-2)에 의해 송수신된 각 데이터 신호는 바람직한 실시예에서 2.5 Gbps 직렬 데이터 신호이다. 다른 실시예에서는, 5.0 Gbps 또는 10 Gbps 등의 다른 데이터 전송율이 사용되기도 한다.

Vitesse VSC7146(2.5 Gbps에서 동작하는 데이터 스트림용) 등의 각각의 시리얼라이저/디시리얼라이저(SERDES) 회로(204)에 의해 각각의 WDM(202)이 각각의 시분할 다중화기 및 평활 회로(TDM 평활화기)(206)에 연결된다. 각각의 SERDES(204)는 그 각각의 WDM(202)로부터의 2.5 Gbps 직렬 데이터 스트림을, 그가 연결된 TDM 평활화기(206)에 송신되는 20 비트 병렬 데이터 스트림으로 변환하고, TDM 평활화기(206)로부터 수신된 20 비트 병렬 데이터 스트림을 WDM(202)에 송신되는 직렬 데이터 스트림으로 변환한다.

TDM 평활화기(206)는 클럭 도메인간 신호의 리타이밍, 1.25 Gbps 채널로부터의 데이터 스트림을 2.5 Gbps 데이터 스트림으로 다중화, 2.5 Gbps 데이터 스트림으로부터의 데이터 스트림을 1.25 Gbps 채널로 역다중화하는 것을 포함하는 다수의 기능을 수행한다. TDM 평활화기(206)는 도 10 및 도 11을 참조하여 이하 보다 상세히 설명된다.

도 9를 참조하면, TDM 평활화기(206)는 내부적으로 20b 병렬 데이터 스트림을 사용한다. (WDM(202)에 연결된) 채널 AB 인터페이스에서 20b 병렬 데이터 스트림을 출력 및 수신한다. 교차지점 스위치(210)에 연결된 채널 A 및 채널(Channel( B 인터페이스에서, TDM은 10b 병렬 데이터 스트림을 출력한다. Vitesse VSC7135 등의 한 쌍의 SERDES 회로(208)가 각 TDM의 스위치 측에 연결되어, 스위치 측 TDM 인터페이스로/스위치 측 TDM 인터페이스로부터 데이터 스트림을 교차지점 스위치(210)로/교차지점 스위치(210)으로부터 수신되는 1.25 GHz(즉, 1.25 Gbps) 직렬 데이터 신호로 변환한다. 바람직한 실시예에서, 교차지점 스위치(210)는 Triquint TQ8017 1.25 Gbps 16 x 16 디지털 교차지점 스위치 등의 16 x 16 교차지점 스위치이다. 각 Mux 유닛(142)에는 하나의 교차지점 스위치(210)가 존재한다.

Mux 유닛(142)에 의해 각 광섬유 케이블로부터 수신되는 2.5 Gbps 신호는 2개의 1.25 Gbps 데이터 신호를 포함하고, 이는 차례로 2개 또는 3개의 논리 신호로 분할되기도 한다. 각각의 1.25 Gbps 데이터 신호는 별도의 논리 채널로 고려되고, 이러한 각 채널은 FC 채널 또는 GE 채널 중 하나일 수 있다. 단일 광섬유 케이블 상의 2개 데이터 채널은 2개의 FC 채널, 2개의 GE 채널, 또는 하나의 FC 채널과 하나의 GE 채널일 수 있다. FC 및 GE 데이터 스트림 모두는 프로트콜 의존성이 없는 일반 데이터 스트림으로 변환되기 때문에, 각각의 2.5 Gbps 신호내 2개의 데이터 채널은 하위 데이터 스트림의 임의의 조합일 수 있다.

전체 1.25 Gbps 데이터 신호가 네트워크 노드에 의해 다음 네트워크 노드에 전달될 것이면, 데이터 스트림은 제1 광섬유 케이블로부터 WDM(202) 및 TDM 평활화기(206)를 통해 교차지점 스위치 포트로, 교차지점 스위치를 통해 제2 스위치 포트로, 그 다중화기 유닛의 다른 TDM 평활화기(206) 및 WDM(202)를 통해, 다음 네트워크 노드로의 송신용 제2 광섬유 케이블로 라우트된다.

각각의 Multiplexer 유닛(142)은, 스위치(210)를 구성하고 TDM 평활화기(206) 및 WDM(202)의 상태를 추적하는 제어기(212) 또는 CPU를 포함한다.

TDM 평활화기 회로

도 10은 TDM 평활화기 회로(206)의 보다 상세한 도면이다. 도의 좌측은 TDM 평활화기(206)와 SERDES 회로(208)(도 9) 사이의 스위치 측 인터페이스를 나타내는 한편, 도의 우측은 TDM과 SERDES 회로(204)(도 9) 사이의 WDM 측 인터페이스를 나타낸다. TDM 평활화기(206)를 통한 인바운드 데이터 경로는 채널 A 및 채널 B Rx데이터 스트림을 조합된 채널 AB Tx 데이터 스트림으로 변환하는 한편, TDM 평활화기(206)를 통한 아웃바운드 데이터 경로는 WDM 회로에서 수신된 채널 AB Rx 데이터 스트림을 한 쌍의 채널 A 및 채널 B Rx 데이터 스트림으로 변환한다.

TDM 평활화기(206)의 동작을 설명하기 위해, 몇몇 배경 정보가 요구된다. 링크 다중화기(106)(도 3)의 링크 카드(140)에 의해 수신된 신호의 프로토콜과는 무관하게, 링크 카드에 의해 인입 데이터는 "캡슐화된(encapsulated)" 데이터(즉, 특정 개시 및 종료 프레임 문자로 둘러싸임) 프레임을 구비하는 1.25 Gbps 스트림으로 변환된다. 링크 다중화기를 통해 송신되는 데이터의 각 프레임은 특정 20-비트 캡슐화 문자로 시작 및 종료한다. 또한, 링크 다중화기는 링크 카드의 FIFO 프레임 버퍼 사이 프레임의 흐름을 중지 및 개시하기 위해 링크 카드 사이에 20-비트 흐름 제어 문자를 송신한다.

각각 10 비트인 데이터 문자는 링크 다중화기를 통해 20-비트 묶음의 쌍으로 송신된다. 따라서, 링크 다중화기에서의 송신의 기본 단위는, 데이터 및 제어 문자 양자 모두에서 20-비트 길이이다.

바람직한 실시예의 링크 다중화기에서 사용되는 소정의 20-비트 제어 문자들의 세트는 이하를 포함하지만 이에 제한되는 것은 아니다:

ㆍ프레임 캡슐화 문자(프레임의 개시 및 종료);

ㆍ흐름 제어 문자(부가적인 프레임의 수신 준비);

ㆍ링크 다중화기(106)를 통해 데이터 경로를 수립하기 위한 링크 초기화 문자.

ㆍ프레임 중앙에서의 무효 워드 존재를 나타내기 위해 사용되는 "Internal Violation"(VIO) 문자.

ㆍ동기화 부족을 나타내기 위해 사용되는 "Internal Not Operational Sequence"(NOS) 문자.

ㆍ링크 다중화기의 어느 통신 채널을 통해서도 송신될 데이터 또는 기타 문자가 전혀 존재하지 않을 때마다 송신되는 아이들(Idle) 문자.

링크 다중화기에 사용되는 각각의 특정 20-비트 문자는 10-비트 문자 특정 코드가 후속하는 소정의 K28.5 10-비트 문자를 포함한다. K28.5 문자는 파이버(Fibre) 채널 및 기가비트 이더넷(Gigabit Ethernet)에서 데이터 문자에 대하여 제어 문자를 나타내기 위해 가장 흔하게 사용되는 "특정" 문자이다. 이는 수신된 비트를 워드 경계로 정렬하기 위해 디시리얼라이제이션 회로에 의해 사용되는 소정의 "콤마(comma)" 비트 패턴("0011111")을 갖기 때문에 이상적인 문자이다.

K28.1 문자로 칭하여지는 다른 특정 문자도 또한 콤마 비트 패턴을 포함한다. 광섬유 케이블을 통한 송신용의 2개 이상의 데이터 스트림을 조합하는 경우, 링크 다중화기는 그 K28.5 문자를 K28.1 문자로 교체함으로써 그 데이터 스트림의 최초의 것을 표시하여, 수신 디바이스가 다른 논리적 데이터 스트림을 수신된 물리적 데이터 스트림과 구별해내고 적절히 식별하도록 한다.

2개의 인바운드 데이터 경로는, 이후 20-비트 문자의 스트림을 형성하기 위해 바로뒤에 후속하는 10-비트 문자와 조합되는 제2 번째 마다의 10-비트 문자를 저장하는 래치(230)에서 각각 시작한다. 20-비트 문자는 Rx 데이터경로 회로(232-1 또는 232-2)를 통해 시분할 다중화기(TDM; 234)으로 송신된다. Rx 데이터경로 회로(232)는 도 12를 참조하여 이하 보다 상세히 설명된다.

TDM(234)은 엄격한 교번을 이용하여 채널 A 및 채널 B를 조합한다. 즉, 이는 채널 A 로부터의 20-비트 문자 및 채널 B로부터의 20-비트 문자 송신 사이를 교번한다(번갈아 한다). 예를 들어, 짝수 클럭 사이클 상에서는 송신을 위해 TDM(234)에 의해 채널 A 데이터가 선택되고, 홀수 클럭 사이클 상에서는 송신을 위해 TDM(234)에 의해 채널 B 데이터가 선택된다.

어느 사이클이 짝수 사이클이고 어느 사이클이 홀수 사이클인지를 수신단에서의 디바이스가 알기 위해서, TDM(234)은 채널 A의 모든 K28.5 문자를 K28.1 문자로 교체한다. TDM(234)에 의해 복수의 논리 채널(Channel A 내지 Channel n)이 광섬유 케이블을 통한 송신용 단일 신호로 조합되는 다른 실시예에서, TDM(234)은 그 K28.5 문자들을 K28.1 문자들로 교체함으로써 논리 채널들 중 최초의 것을 표시하여, 수신 디바이스가 수신된 신호내의 모든 논리 채널들을 식별할 수 있게 한다. 다른 모든 논리 채널의 K28.5 문자가 변경되지 않고 남는다.

시스템의 모든 링크 다중화기(106)는 동일한 다중화기 유닛을 사용하기 때문에, 광섬유 케이블 세그먼트를 통해 송신되는 모든 데이터 스트림은 각 데이터 스트림내 제1 서브채널과 동일 데이터 스트림의 다른 서브채널 사이를 구별하기 위한 동일한 표시 스킴을 사용한다. 20-비트 데이터 스트림이 "맹목적으로(blindly)" 조합되기 때문에, 2개의 전혀 다른 20-비트 문자 사이의 경계에 걸친 "오류 콤마(false commas)"가 존재할 수 있다. 결과적으로, 링크 카드 및 다중화기 유닛의 SERDES 회로는, 링크 초기화를 제외하고는, "콤마 검출(comma detect)" 모드가 디스에이블된 상태에서 동작되어, SERDES 회로가 수신된 비트 스트림을 오류 콤마상에 돌발적으로 재정렬시키는 것을 방지한다.

TDM 평활기(206) 내의 인바운드(inbound) 데이터 경로에서는, 시분할 역다중화기(TDDM)(240)가 20비트 125 MHZ 신호를 수신한다. 수신 신호는 2개의 논리적 서브채널을, 교번하는 20비트 문자의 형태로 포함한다. TDDM(240)은 수신 신호를 검사하여 (A) 신호 내의 20비트 워드 경계를 찾고 (B) 어느 논리적 서브채널이 K28.1 문자들을 갖는지 따라서 채널 A인지를 판정한다. TDDM(240)은 제1 서브채널로부터의 20비트 문자를 제1 Rx 데이터경로 회로(232-3)를 통하여 제1 출력 버퍼(244-1)로 송신하고, 제2 서브채널에 대한 20비트 문자를 제2 Rx 데이터경로 회로(232-4)를 통하여 제2 출력 버퍼(244-2)로 송신한다. 출력 버퍼(244)들은 각각 수신된 20비트 62.5 MHZ 데이터 신호의 스트림을 10비트 문자의 125 MHZ 스트림으로 변환한다.

Rx 데이터경로 회로들(232) 각각은 20비트 심볼의 스트림을 수신하지만, 18비트 심볼의 데이터 스트림을 출력하고, 18비트 심볼들 각각은 16비트 데이터 비트와, 처음 8비트가 "K 문자"로서 인코드될 필요가 있는지를 나타내기 위한 하나의 플래그와, 데이터 워드가 유효한지 무효한지를 나타내기 위한 유효 비트를 포함한다. 그후 이들 18비트는 8b/10b 인코더들(242) 중 각각의 인코더에 의해 인코드된다.

Rx 데이터경로 회로 내의 채널 A 데이터 경로 회로는 또한 아이들 시간(idletimes) 중에 데이터 스트림 내에 특수한 대역내 제어 프레임들을 삽입하기 위한 Inband Tx 회로(246)를 구비한다. 제어 정보는 광섬유 네트워크 상의 단일 노드 제어기 또는 단일 컴퓨터 시스템에 의해 광섬유 네트워크의 다중화기 유닛들 및 링크 카드들 내의 제어기들에 분배될 수 있다. 네트워크 시스템 내의 제어기들은 MUX 유닛들(142)의 제어 CPU들(212) (및 링크 카드들(140)의 제어 CPU들(180))이 이들 대역내 프레임을 송신하게 함으로써 서로 통신한다. 제어 CPU(212)는 인밴드(Inband) Tx 회로(246) 내의 64바이트 레지스터에 프레임을 기록한다. 그후 제어 CPU(212)는 프레임이 진행할 준비가 되어 있다는 것을 하드웨어에 알리기 위해 플래그를 기록한다. Rx 데이터경로(232-1)가 제어 프레임을 삽입할 충분한 아이들 공간이 있음을 나타내면(뒤에 상세히 설명함), 인밴드 Tx 회로(246)는 아이들 대신 데이터경로 상에 특수한 프레임 시작 구분 문자(start of frame delimiter)를 갖는 제어 프레임을 삽입한다.

광섬유 케이블을 통한 송신 후에, 대역내 제어 프레임이 다른 MUX 유닛에 도달하면, 인밴드 Rx 회로(248)는 특수한 프레임 시작 구분 문자를 검출하고 64비트 프레임 데이터를 (상태 및 제어 레지스터(254) 내에 포함된) 8개의 Rx 버퍼들 중 다음의 것에 저장한다. 인밴드 Rx 회로(248)는 대역내 제어 프레임 대신에 아이들들을 후속 8b/10b 인코더(242-3)에 전달한다. 일단 전체 대역내 프레임이 수신되면, 인밴드 Rx 회로는 프레임이 기록된 Rx 버퍼를 사용중인 것으로 표시하고 제어 CPU(250)에 대역내 제어 프레임이 이용 가능함을 신호로 알린다. 일단 제어 CPU(212)가 프레임을 판독하면, Rx 버퍼를 이용 가능한 것으로 표시한다. 만일 특수한 대역내 프레임이 수신되고 다음 Rx 버퍼가 이용 불가능하다면, 대역내 프레임 데이터는 인밴드 Rx 회로(248)에 의해 폐기된다.

TDM 평활기(206)는 또한 CPU 인터페이스(252)를 통하여 MUX 유닛의 CPU(212)에 의해 판독되는 한 세트의 상태 및 제어 레지스터들(254)을 포함한다.

대체 실시예에서는, TDM(234)은 A 및 B 채널들을 표시하기 위하여 데이터 스트림들 중 하나의 K 문자 심볼들을 변화시키지 않는다. 대신에, 시스템의 링크 카드들은 각각의 프레임 바로 앞에 특수한 Start of Packet(SOP) K 문자를 삽입하여, 프레임 바로 앞의 Idle을 SOP 심볼로 대체한다. 이 작업은 Rx 데이터경로 회로의 프런트 엔드 및 로직에 의해, 특히 FC Rx 데이터경로 회로(193-1) 및 GE Rx 데이터경로 회로(193-2)에서 수행된다. TDM(234)은, 채널 A 데이터 경로로부터 SOP 심볼을 수신하면, 그 심볼을 SOP1 심볼로 변환함으로써, 채널 A 내의 데이터를 제1 데이터 채널인 것으로 표시한다. TDDM(240)은 수신 신호를 검사하여 (A) 신호 내의 20비트 워드 경계를 찾고 (B) 어느 논리적 서브채널이 SOP1 문자들을 갖는지 따라서 채널 A인지를 판정한다. TDDM(240)은 제1 서브채널로부터의 20비트 문자를 제1 Rx 데이터경로 회로(232-3)를 통하여 제1 출력 버퍼(244-1)로 송신하고, 제2 서브채널에 대한 20비트 문자를 제2 Rx 데이터경로 회로(232-4)를 통하여 제2 출력 버퍼(244-2)로 송신한다. 또한, TDDM(240)은 SOP 및 SOP1 심볼들을 다시 Idle 심볼들로 변환하는데, 이들 특수한 심볼들은 광섬유 네트워크 내의 내부 용도로서만 사용되기 때문이다.

Rx 데이터경로 회로

도 11을 참조하면, Rx 데이터경로 회로(232)(도 10의 각각의 TDM 평활기(206)에서는 4개의 예가 있고, 도 6의 각각의 MUX 인터페이스 프레임 프로세서(170)에서는 2개의 예가 있음)는 20비트 신호를 수신하여 그것을 16비트 데이터, K 문자 플래그 및 무효 워드 플래그로 변환한다.

Rx 데이터경로 회로(232)는 프레임 내에 있는 임의의 무효 워드들을 특수한 위반 워드(FVIO)로 대체하고, 프레임 밖에 있는 임의의 무효 워드들을 제거하고, MUX 유닛 또는 링크 카드의 로컬 클록에 데이터 스트림을 리타이밍(retime)한다. 또한 실패한 링크들이 쉽게 분리될 수 있도록 수신된 무효 워드들의 카운트를 유지한다.

각각의 수신된 20비트 워드는 처음에 10b 대 8b 디코더 회로(274)에 의해 16비트 데이터 및 플래그들로 디코드된다. 디코더 회로(274)는 K 문자 플래그와 더불어, 20비트 워드가 유효 10비트 코드들로 이루어져 있는지 여부를 나타내는 유효 플래그를 생성한다. 16비트 데이터 및 플래그들은 싱크 상태 머신(276)의 워드 디코더 및 로스에 송신된다.

워드 디코더(276)는 프레임의 시작과 프레임 끝의 구분 문자를 인지함으로써 수신 데이터가 프레임 내에 있는지 또는 프레임 밖에 있는지를 추적한다. 만일 수신 워드가 유효하면, 16비트 데이터 및 K 문자 플래그는 그대로 드롭 회로(278)에 전달된다. 만일 수신 워드가 무효하고 데이터가 프레임의 중간에 있다면, 워드는 특수한 FVIO 워드로 대체된다. 하류의(downstream) 로직은 이것이 원 데이터가 아님을 인지하겠지만, 수신 노드 앞의 노드에서 에러가 발생했다는 것 외에는 데이터 경로를 따라 어디에서 에러가 발생했는지가 알려져 있지 않기 때문에, 에러 분리를 용이하게 하기 위해 그것을 무효 워드로서 카운트하지 않을 것이다. 만일 수신 워드가 무효하고 데이터가 프레임 내에 있지 않다면, Force Drop 플래그가 드롭 회로(278)에 어서트(assert)되어, 무효 워드는 데이터 스트림으로부터 완전히 탈락될 것이다.

만일 상태 머신(276)이 임의의 10개의 연속 워드들 내에서 4개의 무효 워드를 검출하면, 상태 머신(276)은 수신 데이터 스트림이 동기를 놓쳤다고 간주한다. 이 경우 상태 머신은 K 문자 플래그와 삽입/드롭(Insert/Drop) OK 플래그가 표시된 FNOS 워드를 드롭 회로(278)에 전달할 것이다. 이후, 상태 머신은 입력되는 데이터 스트림을 검사하여 데이터 스트림 내의 각 워드를 FNOS 워드로 대체하는데, 링크 초기화 워드 또는 Idle들인 3개의 연속적인 유효 워드를 수신하는 시점까지 그렇게 하며, 상기 시점에서, 상태 머신(276)은 수신 데이터의 동기화가 재확립되었다고 간주하고 데이터 스트림으로부터 드롭 회로(278)로의 워드 전달을 재개한다.

게다가, 싱크 상태 머신(276)의 워드 디코더 및 로스는 수신 워드가 Idle인지 또는 소정 세트의 4개의 링크 초기화 워드들 중 하나인지를 판정한다. 이들 5개의 심볼 중 어느 하나가 검출되면, 상태 머신(276)은 대응하는 하나의 5 idle/init 디코드 플래그들을 세트하고 또한 삽입/드롭 OK 플래그를 세트한다.

16비트 데이터, K 문자 플래그, 5 idle/init 디코드 플래그 및 삽입/드롭 OK 플래그는 23비트 폭의 FIFO(280)를 통하여 전달된다. 바람직한 실시예에서,FIFO(280)는 각각 23비트 폭의 128개 워드까지 저장한다.

드롭 회로(278), 128x23b FIFO(280) 및 삽입 회로(282)는 평활기 또는 데이터 리타이밍 회로(smoother or data retiming circuit)를 형성한다. 드롭 회로(278) 및 FIFO(280)의 기록측은 (직렬 수신 데이터로부터 외부 SERDES 회로에 의해 복원된) Rx 클록에 기초하여 동작한다.

삽입 회로(282) 및 FIFO(280)의 판독측은 국부 발진기로부터 오는 시스템 클록에 기초하여 동작한다. 명목상으로, 이들 양 클록은 동일 주파수로 동작하지만, 실제로는 약간 다를 것이며, 따라서 데이터 스트림을 리타이밍할 필요가 있다.

드롭 회로(278)는 통상 매 클록 사이클마다 FIFO(280)에 기록한다. 그러나 Force Drop 플래그가 온(즉, 세트)이거나, 또는 FIFO(280)가 절반 이상 차있고 Insert/Drop OK 플래그가 온이면, FIFO 기록 인에이블은 억제될 것이고 디코더(276)로부터의 현재 워드는 폐기될 것이다(즉, 그것은 FIFO(280)에 기록되지 않을 것이다).

삽입 회로(282)는 통상 매 클록 사이클마다 FIFO(280)로부터 판독한다. 그러나, FIFO(280)가 1/4 미만으로 차있고 FIFO(280)로부터 판독된 마지막 워드가 세트 상태의 Insert/Drop OK 플래그를 가졌다면, FIFO 판독은 억제되고 마지막 워드는 출력에 복제된다.

따라서 Rx 클록이 시스템 클록보다 약간 빠르다면, FIFO로부터의 판독 속도가 FIFO로의 기록 속도보다 약간 느리기 때문에 FIFO(280)는 때때로 절반 넘게 차게 될 것이다. 그러면 드롭 회로(278)는 때때로 FIFO(280)가 절반 미만으로 차도록 워드들을 탈락시킬 것이다. 만일 시스템 클록이 Rx 클록보다 약간 빠르다면, FIFO로부터의 판독 속도가 FIFO로의 기록 속도보다 약간 빠르기 때문에 FIFO는 때때로 1/4 미만으로 차게 될 것이다. 그러면 삽입 회로(282)는 FIFO가 1/4 이상으로 차도록 데이터 스트림에 워드를 삽입할 것이다.

게다가, 삽입 회로(282)는 인밴드 데이터의 송신을 지원하기 위한 몇몇 특수한 특징을 갖는다. (예를 들면, TDM 평활기의) 인밴드 Tx 회로(246)는, 송신할 대역내 프레임을 갖고 있을 때, 인밴드 Tx 요구 신호를 어서트할 것이다. 만일 FIFO(280)가 절반 미만으로 차 있고 현재의 워드가 온 상태의 Insert/Drop OK 플래그를 가진다면, 삽입 회로(282)는 FIFO(280)로부터의 판독을 중단하고 Rx 데이터경로 회로(232)의 바로 하류에 있는 인밴드 Tx 회로에 "Inband Tx go" 신호를 송신한다. 삽입 회로는 수 개의 클록 사이클 동안 현재의 워드를 그 출력에 계속해서 복제하는데, 전체 미처리 인밴드 프레임이 인밴드 Tx 회로에 의해 데이터 스트림 내로 삽입될 때까지 그렇게 한다.

인밴드 Tx go 신호가 어서트된 동안, 하류의 대역내 Tx 회로는 Rx 데이터경로 회로로부터의 데이터를 인밴드 Tx 프레임으로 대체할 것이다. 일단 대역내 프레임 송신이 완료되면, 인밴드 Tx 회로는 인밴드 Tx 요구 신호를 디어서트(de-assert)하고, 삽입 회로(282)는 정상 동작을 재개한다. 인밴드 프레임이 송신된 후, FIFO(280)는 종종 절반 이상으로 찰 것이고, 따라서 드롭 회로(278)는 FIFO가 다시 절반 미만으로 차도록 가능한 한 많은 워드를 탈락시킬 것이다.

인밴드 프레임들은 길이가 64바이트이고 FIFO의 절반은 128바이트(64개의 2바이트 워드)를 보유하기 때문에, 대역내 송신이 진행되는 동안 FIFO(280)는 오버런되지 않을 것이다. 왜냐하면, FIFO(280)가 절반 미만으로 찰 때까지 대역내 송신은 개시되지 않을 것이기 때문이다.

삽입 회로(282)의 다른 기능은 Rx 데이터경로 회로(232)의 MUX 인터페이스 프레임 프로세서 예들에 의해 사용되는 유효 출력 플래그를 세트하는 것이다. 삽입 회로(282)는, (A) FIFO로부터 판독된 워드가 온 상태의 Insert/Drop OK 플래그를 갖지 않거나, 또는 FIFO로부터 판독된 워드가 FIFO를 통과한 5 idle/init 플래그들에 의해 결정되듯이 이전 워드와 동일한 Idle 또는 링크 초기화 워드가 아닌 때마다, 유효 출력 플래그를 세트한다. MUX 인터페이스 프레임 프로세서는 유효 출력 플래그를 이용하여 아웃바운드 프레임 버퍼(163)(도 5)에 어떤 워드를 기록할 필요가 있는지를 결정한다. Rx 데이터경로 유효 출력 플래그는 TDM 평활기(206)에 의해 사용되지 않는다.

Rx 데이터경로 회로에서 깊은 FIFO를 사용할 경우 1/2 풀 및 1/4 풀인 플래그들(half full and quarter full flags)을 이용하여 삽입 및 드롭 회로들을 제어하는 것이 간단해진다. Insert/Drop OK 및 5 Idle/Init 플래그들을 전달하기 위해 FIFO(280)을 충분한 폭으로 할 경우 FIFO의 출력에서 워드들을 다시 디코드할 필요가 없어진다. 대체 실시예들은 상이한 기술 요건을 가질 수 있고 부가적인 디코드 로직을 갖는 보다 얕고 좁은 FIFO를 이용하여 동일한 기능을 실행하는 쪽을 택할 수도 있다.

채널 A 및 채널 B 데이터 스트림을 표시하기 위해 SOP 및 SOP1 심볼들이 이용되는 대체 실시예에서는, 링크 카드들 내의 Rx 데이터경로 회로들(193-1 및 193-2)은 약간 수정된 워드 디코더 및 상태 머신(176)을 갖는다. 이 실시예에서는, 워드 디코더(276)는 하나 또는 2개의 워드 길이를 가질 수 있는 FIFO를 포함하고, 이에 따라 워드 디코더는 Idle에 후속하는 프레임 시작(SOF) 심볼들에 대한 예견을 수행할 수 있게 된다. 이 2개의 심볼의 조합이 워드 디코더(276)에 의해 검출될 때마다, 워드 디코더는 SOF에 바로 선행하는 Idle을 SOP 심볼로 대체한다. 상술한 바와 같이, 채널 A 내의 SOP 심볼은 Mux 유닛의 TDM 평활기 회로 내의 TDM 회로(234)에 의해 SOP1 심볼로 대체된다.

링 네트워크의 정적 구성

정규 동작동안, 링 네크워크를 통한 데이트 스트림 경로는 정적으로 구성된다. 즉, 신호 경로가 공중에서 항상 결정되고 있는 것은 아니다. 오히려, 링 네트워크를 사용하는 커스터머가 진행 기반(onging basis)에 따라 네트워크상에 대역폭을 임대(lease)한다고 가정한다. 통상적으로, 네트워크를 통하는 신호 경로는 네트워크상의 임대 채널(leased channel)의 세트에서 변화가 있을 때(A)만, 또는 링크 장애(link failure)가 있을 때(B)만 바뀐다.

디스턴스 버퍼링

많은 어플리케이션에서, 링 네트워크를 통해 통신하는 호스트 디바이스(소위 클라이언트 또는 클라이언트 디바이스)는 수 킬로미터 격리되어 있다. 예컨대 2개의 디바이스가 100㎞의 라운드 트립 통신 경로를 가지고 50㎞ 격리되어 있을 때, 라운트 트립 통신 시간은 수신 디바이스가 수신하는 시간과 유입 신호(incoming signal)에 응답하는 시간을 포함하여 적어도 500㎲이다. 수신 디바이스의 입력 버퍼가 작은(예컨대, 8k 바이트) 경우에, 1.0625Gbps 채널의 효과적인 대역폭은 전체 대역폭보다 훨씬 작을 수 있다. 예컨대, 클라이언트 디바이스가 50㎞ 격리된 노드에서 디스크 파암(farm)으로 파일링(filing)하는 시스템을 고려하면, 요구하는 클라이언트의 입력 버퍼는 단지 8k 바이트(즉, 약 4개의 파이버(fibre) 채널 프레임)를 유지한다. 클라이언트가 자신의 초기 데이터 요구(initial data request)를 전송할 때, 4 저장 크레디트(storage credit)를 디스크 파암 노드에 또한 전송한다. 클라이언트가 확실하게 버퍼링하고 프로세싱할 수 있는 것보다 디스크 파암이 많은 데이터를 전송하게 하기 때문에 4개의 크레디트 이상을 전송하지는 않으며, 결과적으로 손실이 되는 재전송 요구 및 큰 지연을 발생시킬 수 있다.

종래기술의 방법론을 사용하는 디스크 파암은, 데이터의 단지 4개의 FC 프레임을 전송함으로써 응답하고, 더이상 전송하기 전에 요구하는 클라이언트로부터 더이상의 저장 크레디트를 수신할 때까지 대기한다. 그러나, 클라이언트가 제1 데이터를 수신하고 다른 3개의 크레디트를 반송하는데 적어도 500㎲가 걸린다. 따라서, 채널의 대역폭이 초당 100Mbyte로 수신할 수 있는 것과 대조적으로, 가장 바람직한 경우에 클라이언트는 500㎲ 주기마다 8k 바이트를 수신할 수 있거나, 초당 약 16 Mbyte의 토탈 데이터 레이트로 수신할 수 있다. 즉 이 예에서, 이용가능한 대역폭의 약 84%가 전송 디바이스에 저장 크레디트를 전송하기 위해 요구되는 롱 라운트 트립 시간때문에 낭비된다. 이 성능은 각 프레임이 수신되자마자 새로운 저장 크레디트를 전송함으로써 향상될 뿐만 아니라, 요구하는 클라이언트의 입력 버퍼의 사이즈를 증가시킴으로써 향상된다.

본 발명에 있어서, 대역폭 사용량(usage)은 링크 카드에 프레임 버퍼(166 및 168)(도 5)를 제공함으로써 또한 그리고 나서 흐름 제어(flow control)를 3개의 개별 도메인으로 분리함으로써 향상된다. 도메인은 링크 카드에 대한 클라이언트 디바이스(1), 광섬유 네트워크를 직교하는 링크 카드에 대한 링크 카드(2) 및 클라이언트 디바이스에 대한 링크 카드(3)가 있다. 클라이언트에서의 버퍼링이 클라이언트 디바이스에서 링크 카드로 라운트 트립 링크 시간을 다루기에 충분하기만 하면, 부분적으로는 링크 카드에 제공되는 큰 프레임 버퍼(166 및 168)때문에 그리고 부분적으로는 저장 크레디트의 전송자 및 수신자로써 링크 카드를 사용하기 때문에 전체 대역폭이 유지될 수 있다.

인바운드 프레임 버퍼(Inbound Frame Buffer)(166)의 수에 기초하여, 링크 인터페이스 프레임 프로세서는 인바운드 프레임 버퍼가 오버플로우(overflow)하지 않는다는 것을 보증함과 동시에, 최대 대역폭을 유지하기 위해 첨부된 클라이언트 디바이스에 대해 흐름 제어 프리미티브(primitive)를 발행한다. 첨부된 클라이언트 디바이스에 의해 발행된 흐름 제어 프리미티브에 기초하여, 링크 인터페이스 프레임 프로세서는 아웃바운드 프레임 버퍼(168)의 판독을 제어한다.

파이버 채널 링크 카드를 위한 디스턴스 버퍼링에 대한 세부사항

파이버 채널 링크가 초기화된 이후에, 파이버 채널 디바이스들은 이들이 갖는 크레디트를 버퍼링하는 많은 버퍼를 교환하는 것을 포함하는 로그인 절차를 수행한다. 파이버 채널 링크의 한쪽 끝단에서 제1 클라이언트에 의해 공시된 크레디트를 버퍼링하는 버퍼의 수는, 링크에 의해 제1 클라이언트에 첨부된 제2 클라이언트가 부가적인 크레디트를 대기할 필요가 있기 전에 제1 클라이언트에게 전송할 수 있는 프레임 수이다. 부가적인 크레디트는 특정 워드(special word), 소위 RRDY를 전송함으로써 전송된다. 하나의 RRDY 워드는 수신 디바이스가 파이버 채널 프레임 상에서 송신할 수 있도록 하는 하나의 크레디트를 전송한다.

본 발명의 광섬유 네트워크는 2개의 첨부된 클라이언트 디바이스간의 로그인 절차가 교환된 정보를 수정하지 않고 완성되도록 허용한다. 그러나, 시스템의 링크 카드는 그들이 통과하는 로그인 프레임을 검사(examining)함으로써 링크의 각 끝단에서 디바이스에 의해 지원되는 크레디트를 버퍼링하는 버퍼의 수를 결정한다.

도 7을 참조하면, 인바운드 프레임 버퍼(166) 및 아웃바운드 프레임 버퍼(168)는 240의 최대 사이즈로된 파이버 채널 프레임의 최대값을 각각 유지할 수 있다. 프레임이 인바운드 프레임 버퍼(166)에 기록될 때마다, RX_크레디트 회로(194-1)는 링크 카드에 내장된 "보류(pending) RRDY" 카운터를 증가시킨다. 클라이언트 디바이스에 대한 아웃바운드 링크가 아이들(idle) 상태이고, 인바운드 프레임 버퍼는 전체의 절반보다 작으며, 보류 RRDY 카운터가 0보다 클 때마다, TX_크레디트 회로(198-1)는 파이버 채널 RRDY 워드를 Tx 데이터 스트림에 삽입시키고 보류 RRDY 카운터를 감소시킨다. 인바운드 프레임 버퍼가 전제의 절반보다 큰 경우에, RRDY는 인바운드 프레임 버퍼가 전체의 절반 이하로 떨어질 때까지 보류 상태로 유지된다.

따라서, 임의의 부가적인 RRDY가 전송될 필요 없이 도달하는 120 프레임까지에 대하여 인바운드 프레임 버퍼에 공간(room)이 존재한다. 실제적으로 첨부된 FC 클라이언트 디바이스는 광섬유 네트워크의 원격 끝단에서 클라이언트 디바이스에 의해 특정되는 만큼 많은 프레임을 송신만 할 수 있다라는 가정하에서 동작한다. 크레디트를 버퍼링하는 원격 디바이스의 버퍼가 120 프레임보다 작거나 같은 경우에, 로컬 클라이언트 디바이스와 인바운드 프레임 버퍼간의 흐름 제어가 바람직하게 동작할 것이다. (원격 디바이스의) 공시된 버퍼 크레디트가 120 보다 큰 경우에, 디스턴스 버퍼링이 디스에이블될 수 있으며, 이러한 경우에 모든 프레임 및 RRDY's는 저장 크레디트의 내부 버퍼링없이 끝단에서 끝단으로 시스템을 통해 전송될 것이다. 2000년도에, 대부분의 FC 클라이언트 디바이스는 60 프레임에 대해 2개의 범위에서 크레디트를 버퍼링하는 버퍼를 갖는다. 64개의 FC 프레임만큼 많은 것에 대해 내부 버퍼링을 갖는 FC 클라이언트 디바이스는 거의 없다.

아웃바운드 프레임 버퍼(168)에서부터 클라이언트 디바이스까지 프레임의 흐름 제어는 다음과 같이 동작한다. 링크 카드는 로그인 동안에 첨부된 디바이스에 의해 공시되는 크레디트를 버퍼링하는 버퍼에 종속한다. TX_크레디트 회로(198-1)는 로그인 프레임을 검사할 때 공시된 수에 대해 이용가능한 크레디트 카운터를 초기화한다. 연속적으로 프레임을 송신할 때마다, 이용가능한 크레디트 카운터를 1만큼 감소시킨다. 이용가능한 크레디트 카운터가 0보다 크기만 하면, 프레임은 아웃바운드 프레임 버퍼로부터 판독되어 클라이언트 디바이스로 송신된다. 이용가능한 크레디트 카운터가 0일 경우에, 프레임은 RRDY가 도달할 때까지 아웃바운드 프레임 버퍼에서 보류 상태로 유지된다.

기가비트 이더넷 링크 카드를 위한 디스턴스 버퍼링에 대한 세부사항

도 8을 참조하면, 인바운드 프레임 버퍼가 전체의 절반보다 클 때마다, Tx_중지(pause) 회로(198-2)는 이더넷 중지 프레임을 최대값으로 설정된 중지_시간 필드를 가진 첨부된 디바이스로 전송한다. 이것은 첨부된 디바이스가 이더넷 프레임을 전송하는 것을 중단시킬 수 있다. 인바운드 프레임 버퍼가 전체의 절반보다 작기만 하면, Tx_중지 회로(198-2)는 첨부된 디바이스가 프레임을 전송하는 것을 재개하도록 중지_시간 필드에서 0을 가진 이더넷 중지 프레임을 전송한다.

Rx_중지 회로(194-2)가 중지 프레임을 수신하고 디스턴스 버퍼링이 인에이블인 경우, 중지 시간 카운터는 중지_시간 필드로부터 로딩(loading)된다. 중지 시간 카운터가 각 512 비트 시간(이더넷의 표준임)인 1씩 감소된다. 중지 시간 카운터가 0보다 큰 경우, 프레임은 FIFO 판독 회로(202-2)에 의해 아웃바운드 프레임 버퍼에서 보류 상태로 유지된다.

접속된 링크 카드들 간의 디스턴스 버퍼링의 상세사항

앞의 두 섹션에서 링크 카드 및 첨부된 파이버 채널간의 또는 기가비트 이더넷 디바이스들 간의 흐름 제어 동작의 상세한 설명이 기술되었다. 부가적으로 광섬유 네트워크를 직교하여 접속되는 2개의 링크 카드상에서 MUX 인터페이스 프레임 프로세서간의 흐름 제어 매커니즘이 존재한다. 동일 매커니즘이 링크가 기가비트 이더넷 또는 파이버 채널에 사용되고 있든지 간에 독립적으로 사용된다.

도 6을 참조하면, 링크 카드 대 링크 카드 흐름 제어는 표준 파이버 채널 흐름 제어 매커니즘과 매우 유사한 방식으로 동작한다. 초기화(initialization) 시간에서 MUX 인터페이스 프레임 프로세서(170)는 첨부된 링크 카드가 이용가능한 120개의 버퍼 크레디트를 가진다고 가정한다. 이용가능한 버퍼 크레디트는 프레임이 인바운드 프레임 버퍼로부터 전송되는 각 시간인 1씩 (Tx 크레디트 회로(186)에 의해) 감소된다. 이용가능한 버퍼 크레디트 워드(소위 "피니사(Finisar) FRRDY"를 위한 FRRDY)가 수신되는 각 시간인 1씩 (Rx 크레디트 회로(190)에 의해) 감소된다. 이용가능한 버퍼 회로가 0인 경우, 프레임은 인바운드 FIFO 프레임 버퍼에서 보류 상태로 유지된다.

아웃바운드 FIFO 프레임 버퍼가 전체의 절반보다 작을 때마다, FRRDY 인트라 네트워크 버퍼 크레디트는 프레임이 아웃바운드 FIFO 프레임 버퍼로 기록되는 각 시간에 (Tx 크레디트 회로(186)에 의해)네트워크를 교차하여 반송된다. 아웃바운드 프레임 버퍼가 전체의 절반보다 큰 경우에, FRRDY 인트라네트워크 버퍼 크레디트는 보류 상태로 유지된다(또한 아웃바운드 FIFO 프레임 버퍼가 전체의 절반보다 작게 되기만 하면 송신된다).

채널 블렌딩(Channel Blending)

대부분의 통신 채널은 어디에서나 용량의 100%에 근접하게 사용되지는 않는다. 실제로, 사긴 채널 사용량의 대부분은 피크 사용량이 100%에 도달할 수 있을 지라도 50% 이하로 양호하다. 초당 다수의 외부 기가비트 채널이 비교적 고가의 장거리 파이버상에서 전송되는 초당 단일 기가비트 채널로 "블렌딩되도록" 설비들이 본 발명의 광섬유 네트워크에 존재한다. 이것은 장거리 파이버가 전체 용량에 근접하게 이용되도록 한다. 본 발명은 채널들을 함께 블렌딩하는데 2가지 방식을 제공한다.

도 5를 참조하면, 제1 채널 블렌딩 스킴은 단일 링크 카드상의 두 채널이 MUX 유닛 인터페이스(154)에 의해 단일 채널로 블렌딩되게 한다. 따라서 듀얼 채널 링크 카드는 앞에서 기술한 바와 같이 두 MUX 유닛의 각각에서 하나의 채널 대신에, 하나의 MUX 유닛에서 단일 1.25Gbps 채널만을 사용할 것이다. 그리고 나서 이 링크 카드상의 두 채널은 다른 링크 카드상의 두 채널에 접속된다. 하나의 채널이 프레임을 MUX 유닛 인터페이스(154)로 송신하는 동안에, 다른 채널로부터의 임의의 프레임은 그 인바운드 FIFO 프레임 버퍼(166)에서 유지된다. 링크 카드상의 프레임 버퍼(166)의 큰 사이즈는, 전송자를 늦출 필요 없이 동일 시간에 양측 채널로부터 도착하는, 360 프레임까지, 상대적으로 프레임의 긴 버스트에 대처하는 능력을 시스템에 제공한다. 채널로부터의 프레임 버스트가 그것보다 짧을 때마다, 버스트간의 아이들 시간(idle time)은 클라이언트 디바이스가 프레임을 전송하는 레이트를 늦추도록 흐름 제어 워드를 송신할 필요 없이 단일 MUX 채널상에서 인바운드 프레임 버퍼를 비우는데 사용된다. 이 스킴에서 광섬유 네트워크에 내부적으로 사용되는 정규 SOF(start of frame) 구분 문자(delimiter)는 데이터가 어느 링크 카드 채널로부터 및 어느 링크 카드로 보내지는 지를 지시하도록 변경된 하나의 비트를 갖는다.

제2 채널 블렌딩 스킴에서, (2개 이상의 네트워크 노드에서) 다수의 링크 카드는 논리적 링에 접속된다. 모든 프레임은 목적(target) 링크 카드 ID로 캡슐화(encapsulating)된다. 프레임이 MUX 인터페이스 프레임 프로세서에 도착할 때, 목적 링크 카드 ID가 디코딩된다. 프레임에서 목적 링크 카드 ID가 수신 링크 카드의 ID와 매칭하는 경우에, 프레임은 적합한 아웃바운드 프레임 버퍼에 저장된다. 목적 링크 카드 ID가 매칭하지않는 경우에는, 데이터는 MUX 인터페이스 프레임 프로세서를 통해 다른 노드로 전송된다. 데이터가 MUX 인터페이스 프레임 프로세서를 통해 최근에 반송되는 경우에, 인바운드 프레임 버퍼의 하나로부터의 데이터는 그 후에 MUX 유닛으로 전송될 수 있다. 프레임 송신이 인바운드 프레임 버퍼로부터 개시되고 짧은 시간내에 프래임을 통한 전송은 MUX 유닛으로부터 도착하기 시작할 때를 다루기 위해서, 보충 버퍼(supplemental buffer)가 MUX 인터페이스 프레임 프로세서에 내장된 하나의 프레임의 버퍼에 제공된다. 부가적으로, 링크 카드는 사용자에 대한 그들의 대역폭을 지정된 양으로 유지하기 위해 "누설 버킷(leaky bucket)" 방법론을 사용함으로써 네트워크상으로의 그들의 데이터 흐름을 측정한다. 주어진 링크 카드가 자신의 지정된 대역폭을 모두 사용하고 있지 않을 경우에, 주어진 링크 카드는 다른 링크 카드가 자신의 사용자 지정 최대값 이상으로 임시 버스트를 요구할 수 있는 네트워크상으로 대역폭 크레디트를 전송할 수있다.

링크 장애에 대한 응답

본 시스템의 링 아키텍쳐는 시스템의 노드들 전체 또는 거의 모든 노드들에 대해 데이터 전송 서비스를 복구시키기 위해, 임의의 구성요소 장애에 실질적으로 응답하여 재구성되도록 시스템을 인에이블하는, 완전한 리던던시 해결책을 제공하기 위한 리던던시 기술로 사용될 수 있다.

도 12는 본 발명에 따라, 광섬유 네트워크 중 하나의 노드를 나타내기 위해 다음 도면에서 사용될 심볼을 도시한다. 노드의 각 Mux 유닛은 직사각형 상자로 도시되고, 그 노드에 접속된 각 광섬유 케이블은 개별 논리 채널을 나타내는 각각의 선(line)인 두 개의 선으로 표시된다. 링크 카드는 Mux 상자 중 하나 다음으로 더 작은 상자로 표시된다. "2LC:1A2/1B2" 등의 라벨은 다수의 링크 카드를 나타내고, 또한, Mux 유닛 포트들이 링크 카드에 접속됨을 나타낸다.

도 13은 본 발명에 따른 전형적인 광섬유 네트워크를 도시한다. 도시한 바와 같이, 본 발명을 사용하는 많은 네트워크에 있어서, 여러 다른 커스터머 노드에서 네트워크에 의해 링크 카드에 접속되는 개별 링크 카드를 갖는 "헤드 엔드(Head End)" 노드가 존재할 것이다. "헤드 엔드" 노드는 서비스 프로바이더에 대해 "현 지점(Point of Presence)" 노드로 간주될 수 있고, "커스터머(Customer)" 노드는 현 지점에서 서비스된 고대역 클라이언트이다. 이러한 예에 있어서, 커스터머 3과 5는 헤드 엔드 노드에 무조건 두 개의 "클리어" 채널을 갖는다. 다른 커스터머들은 또 다른 커스터머 노드에 또 다른 클리어 채널과 함께, 하나의 클리어 채널을 각각 갖는다. 도 13에 도시된 시스템 구성은 많은 가능한 구성들 중 단지 하나의 예이다.

다양한 페일오버(failover) 리던던시 모드를 제공하기 위해, 표준(strandard) 스위치(파이버 채널 또는 기가비트 이더넷 중 하나)는 각각의 커스터머 노드에서 링크 카드 바로 뒤에 설치되는 것이 바람직하다. 스위치는 후술되는 것과 같이, 어떤 페일오버 동작 모드 동안만 허용된다. 도시되는 것과 같이, 이러한 스위치들은 스위치에서 링크 카드까지의 링크에서, 또는 링크 카드 자체에서 임의의 장애(failures) 주변을 자동적으로 라우팅하도록 본 발명의 컨텍스트(context)에서 사용된다.

또한, 이러한 스위치들은 이러한 외부 스위치들을 통해 "홉(hop)"하는, 광섬유 네트워크에 의해 제공될 경로를 백업하는 것을 허용한다. 정규 동작에서, 이러한 스위치들을 통과하지 않는 네트워크를 통한 최단 라우트가 주요 데이터 경로로서 사용될 것이기 때문에, 이러한 백업 경로는 사용되지 않을 것이다. 경로 백업용으로 지정된 링크 카드는 대각선으로 해치된 필 패턴으로 도면에 표시된다.

그러나, 도 14에 도시된 바와 같이, 파이버가 깨졌을 때, 링크의 손실은 첨부된 스위치에 반영될 것이고, 하나 이상의 스위치는 백업 경로를 활성화할 수 있게 한다. 도 14에 도시된 바와 같이, 커스터머 노드 #2에서 스위치는 그 노드에 있어서 두 개의 링크 사이에서 트래픽을 앞뒤로 라우팅할 수 있게 한다. 커스터머 노드 #6은 헤드 엔드로의 직접 접속을 상실하지만, 커스터머 노드 #2에서 스위치의활성화는 커스터머 #2를 통해 헤드 엔드에 경로를 제공한다. 다른 노드가 아이들일 때, 각각의 노드가 원래 최대 대역폭을 사용할 수 있더라도, 노드 2와 6의 전체 최대 대역폭은 반으로 줄 것이다. 커스터머 노드 #3은 헤드 엔드로의 직접 경로 중 하나를 상실하지만, 활성 상태인 헤드 엔드에 제2 경로를 갖는다.

도 15를 참조하면, 보다 복잡한 페일오버 시나리오는 커스터머 노드에서 Mux 카드 중 하나가 장애일 때이다. 정규 동작 동안 링의 대역폭을 가장 효율적으로 사용하기 위해, 하나의 Mux 포트를 끄는(go out) 하나의 링크 카드와 다른 Mux 포트를 끄는(go out) 다른 링크 카드와 함께, 동일한 Mux 유닛을 사용하도록 단지 2개의 링크 카드를 갖는 노드가 구성된다. 양쪽 링크 카드가 접속된 Mux 유닛에 장애가 발생한다면, 그로써 양쪽 링크 카드는 네트워크로부터 컷오프되고, 링크 카드 제어기는 다른 Mux 유닛 상에서 사용자가 지정한 백업 경로와, 도 15의 커스터머 노드 #1에 대해 도시된 바와 같이, 노드가 활성화될 외부 스위치를 사용하도록 링크 카드 둘 다를 구성할 것이다. 모든 네트워크 데이터 경로가 사용되는 시스템에서, 이러한 재구성은 이미 사용된 링크의 중간에 삽입되는 장애 Mux 유닛과 함께 노드의 2개 링크 카드 결과일 것이다.

광섬유 네트워크 상의 다른 노드에서, 클라이언트 노드 Mux 유닛 장애는 섬유 브레이크와 동일하게 나타나고, 따라서 상술한 바와 같이 취급된다.

도 16을 참조하면, "헤드 엔드" Mux 유닛 중 하나가 장애일 때 다른 페일오버 모드가 사용된다. 이를 정확하게 다루기 위해, 헤드 엔드는 광섬유 케이블에 접속될 것이고, 각각의 Mux 유닛은 광섬유 링 모두에 접속된다. 또한, 2 또는 그이상의 커스터머 노드에서 외부 스위치는 활성화를 위해 피룡할 것이다. 따라서, 헤드 엔드 Mux 유닛 중 하나가 장애이면, 각 커스터머 노드는 헤드 엔드에서 나머지 얼라이브 Mux 유닛에 라이브 데이터 경로에 의해 여전히 접속되는 적어도 하나의 링크 카드를 가질 것이다.

다른 실시예

본 발명은 소수의 특정 실시예를 참조하여 설명되며, 상기 기술은 본 발명의 일례로서, 본 발명을 한정하는 것으로 해석되는 것은 아니다. 당업자라면 첨부된 청구항에 의해 정의된 바에 따라, 진의 및 범주에서 벗어나지 않는 한 본 발명의 다양한 변형이 가능할 것이다.

Claims (19)

1. 광섬유 링 네트워크의 노드에 사용하기 위한 장치에 있어서,

   클라이언트 디바이스로부터 데이터 스트림을 송수신하는 적어도 하나의 링크 카드;

   적어도 제1 및 제2 광섬유 케이블로부터 데이터 스트림을 송수신하는 적어도 하나의 다중화기 유닛; 및

   상기 다중화기 유닛과 상기 링크 카드를 상호접속하기 위한 스위칭 디바이스

   를 포함하되,

   각각의 다중화기 유닛은,

   제1 광 파장을 이용하여 상기 제1 광섬유 케이블을 통해 제1 데이터 스트림을 전송하고, 제2 광 파장으로 상기 제1 광섬유 케이블로부터 제2 데이터 스트림을 수신하는 코스(coarse) 광파장 분할 다중화기 및 역다중화기

   를 포함하고, 상기 제1 및 제2 광파장은 적어도 10nm 만큼 다른 장치.
2. 제1항에 있어서, 상기 코스 광파장 분할 다중화기 및 역다중화기는 상기 제2 광 파장을 이용하여 상기 제2 광섬유 케이블을 통해 제3 데이터 스트림을 전송하고, 상기 제1 광파장을 이용하여 상기 제2 광섬유 케이블을 통해 제4 데이터 스트림을 전송하는 장치.
3. 제1항에 있어서,

   각 링크 카드는,

   상기 클라이언트 디바이스에 의해 당해 링크 카드로 전송되는 적어도 120개의 광섬유 채널 프레임을 저장하기 위한 메모리 용량을 가진 인바운드 FIFO 프레임 버퍼, 및

   상기 클라이언트 디바이스로의 전송을 위해 다른 디바이스에 의해 당해 링크 카드로 전송되는 적어도 120개의 광섬유 채널 프레임을 저장하기 위한 메모리 용량을 가진 아웃바운드 FIFO 프레임 버퍼

   를 포함하는 장치.
4. 제3항에 있어서,

   각 링크 카드는,

   상기 제1 및 제2 광섬유 케이블 중 하나에 의해 버퍼 크레디트 신호를 당해 링크 카드에 연결된 다른 링크 카드와 교환하여, 상기 클라이언트 디바이스가 상기 다른 링크 카드와 연결된 다른 클라이언트 디바이스에 의해 데이터 프레임의 전송을 요구하기 위하여 흐름 제어 메시지를 전송하기 전에, 상기 아웃바운드 FIFO 프레임 버퍼를 상기 데이터 프레임으로 미리 충전하는 회로

   를 포함하는 장치.
5. 제3항에 있어서,

   각 링크 카드는,

   상기 클라이언트 디바이스가 데이터 프레임의 전송을 요구하기 위하여 흐름 제어 메시지를 전송하기 전에 상기 아웃바운드 FIFO 프레임 버퍼를 상기 데이터 프레임으로 미리 충전하는 회로

   를 포함하는 장치.
6. 제1항에 있어서,

   각 링크 카드는,

   상기 클라이언트 디바이스에 의해 당해 링크 카드로 전송되는 프레임을 저장하는 인바운드 FIFO 프레임 버퍼, 및

   상기 클라이언트 디바이스로의 전송을 위해 다른 디바이스에 의해 당해 링크 카드로 전송되는 프레임을 저장하는 아웃바운드 FIFO 프레임 버퍼

   를 포함하고,

   상기 링크 카드가 상기 클라이언트 디바이스와 관련된 제1 클럭 레이트로 상기 인바운드 FIFO 프레임 버퍼에 데이터를 저장하고 상기 아웃바운드 FIFO 프레임 버퍼로부터 데이터를 판독하며, 상기 링크 카드와 관련된 제2 클럭 레이트로 상기 다중화 유닛으로의 전송을 위해 상기 인바운드 FIFO 프레임 버퍼로부터 데이터를 판독하고 상기 다중화기 유닛으로부터 수신된 데이터를 상기 아웃바운드 FIFO 프레임 버퍼에 저장함으로써,

   상기 클라이언트 디바이스로부터 송수신되는 데이터 스트림이 상기 제1 클럭레이트에서 상기 제2 클럭 레이트로 리타이밍(retiming)되는 장치.
7. 제6항에 있어서, 상기 클라이언트 디바이스로부터 송수신되는 데이터 스트림은 광섬유 채널 데이터 스트림이고, 상기 제1 클럭 레이트는 약 1.0625 Gbps이며, 상기 제2 클럭 레이트는 적어도 1.25 Gbps인 장치.
8. 제6항에 있어서,

   상기 다중화기 유닛은,

   상기 클라이언트 디바이스로부터 전송되는 데이터 스트림을 상기 제2 클럭 레이트에서 상기 다중화기 유닛과 관련된 제3 클럭 레이트로 리타이밍하는 평활 회로(smoothing circuit)

   를 포함하고, 상기 다중화기 유닛은 상기 제1 및 제2 광섬유 케이블 중 하나를 통해 상기 제3 클럭 레이트로 상기 데이터 스트림을 전송하는 장치.
9. 광섬유 링 네트워크의 노드에 사용하기 위한 장치에 있어서,

   클라이언트 디바이스로부터 제1 및 제2 데이터 스트림을 송수신하는 제1 링크 카드;

   상기 클라이언트 디바이스로부터 제3 및 제4 데이터 스트림을 송수신하는 제2 링크 카드;

   상기 제1 및 제3 데이터 스트림을 제1 조합 데이터 스트림으로 병합하여,제1 광섬유 케이블을 통해 상기 제1 조합 데이터 스트림을 전송하고, 상기 제1 광섬유로부터 제2 조합 데이터 스트림을 수신하여, 상기 제2 조합 데이터 스트림으로부터 상기 제2 및 제4 데이터 스트림을 추출하는 제1 다중화기 유닛; 및

   상기 제1 다중화기 유닛과 상기 제1 및 제2 링크 카드를 상호접속하기 위한 스위칭 디바이스

   를 포함하되,

   상기 제1 다중화기 유닛은,

   제1 광파장을 이용하여 상기 제1 광섬유 케이블을 통해 상기 제1 조합 데이터 스트림을 전송하고, 제2 광파장으로 상기 제1 광섬유 케이블로부터 상기 제2 조합 데이터 스트림을 수신하는 코스 광파장 분할 다중화기 및 역다중화기

   를 포함하며, 상기 제1 및 제2 광파장은 적어도 10nm 만큼 다른 장치.
10. 제9항에 있어서, 상기 제1 및 제2 데이터 스트림은 광섬유 채널 데이터 스트림이고, 상기 제3 및 제4 데이터 스트림은 기가비트 이더넷 데이터 스트림인 장치.
11. 제9항에 있어서,

    상기 제1 다중화기 유닛과 상기 제1 링크 카드 중 하나는,

    상기 제1 데이터 스트림이 상기 제3 데이터 스트림과 병합되기 전에, 상기 제1 조합 데이터 스트림을 수신하는 수신 디바이스가 상기 제1 조합 데이터 스트림 내에서 상기 제1 데이터 스트림을 식별할 수 있도록 상기 제1 데이터 스트림을 마킹하기 위한 마킹 심볼을 상기 제1 데이터 스트림에 삽입하는 회로

    를 포함하는 장치.
12. 제11항에 있어서,

    상기 제1 다중화기 유닛은,

    제2 조합 데이터 스트림을 상기 제2 및 제4 데이터 스트림으로 역다중화하고, 상기 제2 조합 데이터 스트림에서 상기 마킹 심볼의 예(instance)를 식별함으로써 상기 제2 데이터 스트림을 식별하는 역다중화기

    를 포함하는 장치.
13. 제9항에 있어서, 상기 코스 광파장 분할 다중화기 및 역다중화기는 상기 제2 광파장을 이용하여 상기 제2 광섬유 케이블을 통해 제3 조합 데이터 스트림을 전송하고, 상기 제1 광파장으로 상기 제2 광섬유 케이블을 통해 제4 조합 데이터 스트림을 수신하는 장치.
14. 제9항에 있어서,

    상기 제1 및 제2 링크 카드는 각각,

    상기 클라이언트 디바이스에 의해 당해 링크 카드로 전송되는 적어도 120개의 광섬유 채널 프레임을 저장하기 위한 메모리 용량을 가진 인바운드 FIFO 프레임 버퍼, 및

    상기 클라이언트 디바이스로의 전송을 위해 다른 디바이스에 의해 당해 링크 카드로 전송되는 적어도 120개의 광섬유 채널 프레임을 저장하기 위한 메모리 용량을 가진 아웃바운드 FIFO 프레임 버퍼

    를 포함하는 장치.
15. 제14항에 있어서,

    상기 제1 및 제2 링크 카드는 각각,

    상기 제1 및 제2 광섬유 케이블 중 하나에 의해 버퍼 크레디트 신호를 당해 링크 카드에 연결된 다른 링크 카드와 교환하여, 상기 클라이언트 디바이스가 상기 다른 링크 카드와 연결된 다른 클라이언트 디바이스에 의해 데이터 프레임의 전송을 요구하기 위하여 흐름 제어 메시지를 전송하기 전에, 상기 아웃바운드 FIFO 프레임 버퍼를 상기 데이터 프레임으로 미리 충전하는 회로

    를 포함하는 장치
16. 제14항에 있어서,

    상기 제1 및 제2 링크 카드는 각각,

    상기 클라이언트 디바이스가 데이터 프레임의 전송을 요구하기 위하여 흐름 제어 메시지를 전송하기 전에 상기 아웃바운드 FIFO 프레임 버퍼를 상기 데이터 프레임으로 미리 충전하는 회로

    를 포함하는 장치.
17. 제9항에 있어서,

    상기 제1 및 제2 링크 카드는 각각,

    상기 클라이언트 디바이스에 의해 당해 링크 카드로 전송되는 프레임을 저장하는 인바운드 FIFO 프레임 버퍼, 및

    상기 클라이언트 디바이스로의 전송을 위해 다른 디바이스에 의해 당해 링크 카드로 전송되는 프레임을 저장하는 아웃바운드 FIFO 프레임 버퍼

    를 포함하고,

    상기 제1 및 제2 링크 카드가 각각, 상기 클라이언트 디바이스와 관련된 제1 클럭 레이트로 상기 인바운드 FIFO 프레임 버퍼에 데이터를 저장하고 상기 아웃바운드 FIFO 프레임 버퍼로부터 데이터를 판독하며, 당해 링크 카드와 관련된 제2 클럭 레이트로 상기 제1 다중화 유닛으로의 전송을 위해 상기 인바운드 FIFO 프레임 버퍼로부터 데이터를 판독하고 상기 다중화기 유닛으로부터 수신된 데이터를 상기 아웃바운드 FIFO 프레임 버퍼에 저장함으로써,

    상기 클라이언트 디바이스로부터 송수신되는 데이터 스트림이 상기 제1 클럭 레이트에서 상기 제2 클럭 레이트로 리타이밍되는 장치.
18. 제17항에 있어서, 상기 클라이언트 디바이스로부터 송수신되는 제1 및 제2 데이터 스트림은 광섬유 채널 데이터 스트림이고, 상기 제1 클럭 레이트는 약 1.0625 Gbps이며, 상기 제2 클럭 레이트는 적어도 1.25 Gbps인 장치.
19. 제17항에 있어서,

    상기 제1 다중화기 유닛은,

    상기 클라이언트 디바이스로부터 전송되는 데이터 스트림을 상기 제2 클럭 레이트에서 상기 제1 다중화기 유닛과 관련된 제3 클럭 레이트로 리타이밍하는 평활 회로

    를 포함하고, 상기 제1 다중화기 유닛은 상기 제1 및 제2 광섬유 케이블 중 하나를 통해 상기 제3 클럭 레이트로 상기 제1 데이터 스트림을 전송하는 장치.