KR20020058934A - 메모리 출력능력의 가변제어 장치 및 방법 - Google Patents
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Abstract
본 발명의 메모리 출력능력의 가변제어 장치는 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리에 있어서, 커맨드신호와 클럭신호 및 어드레스신호에 따라 데이터 출력 드라이버를 제어하기 위한 데이터 출력 드라이버 제어신호를 생성하는 데이터 출력 드라이버 제어신호 생성부; 및 상기 데이터 출력 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 인에이블되는 복수의 데이터 출력 드라이버부를 포함하는 것을 특징으로 한다.
Description
본 발명은 메모리의 출력능력을 가변시킬 수 있는 제어 장치 및 방법에 관한 것이다.
여러 개의 메모리가 한꺼번에 사용되는 모듈(Module)의 경우에는 노이즈보다는 출력능력이 더 중요한 요소이기 때문에 큰 출력능력을 필요로 하고, 그래픽 용도의 단품 메모리의 경우에는 출력능력보다는 노이즈가 더 중요한 요소이므로 출력능력이 상대적으로 작은 것을 필요로 하는 등 메모리의 용도를 달리함으로써 출력능력의 크기를 달리함이 요구된다. 즉, 메모리를 다양한 용도로 응용하여 사용할 때, 가장 중요한 요소들은 노이즈와 출력능력(Drivability)이다. 데이터를 출력하는 드라이버의 전류 공급능력을 의미하는 출력능력은 데이터출력 드라이버의 사이즈와 직결된다. 즉, 드라이버를 구성하는 MOS 트랜지스터의 폭이 크면 클수록 출력능력은 증가하게 된다.
그러나, 종래의 메모리는 출력능력이 메모리 제조시에 고정되어 응용분야가 매우 제한적이라는 심각한 문제점을 안고 있었다. 다시 말하면, 그래픽용으로 생산된 메모리는 출력능력이 작기 때문에 모듈제품으로는 사용이 어렵고, 모듈용으로 생산된 메모리는 출력능력이 너무 크기 때문에 노이즈를 많이 발생시켜 그래픽용으로는 사용하기가 힘든 문제점이 존재하였다.
상기와 같은 문제점을 해결하기 위하여 본 발명에서는 메모리의 출력능력을 용도에 따라 가변적으로 제어할 수 있도록 하는 메모리 출력능력의 가변제어 장치 및 방법을 제공하고자 함에 목적이 있다.
도 1은 본 발명에 따른 메모리 출력능력 가변을 위한 제 1 구성예시도,
도 2는 본 발명에 따른 메모리 출력능력 가변을 위한 제 2 구성예시도,
도 3은 본 발명에 따른 메모리 출력능력 가변을 위한 제 3 구성예시도.
<도면의 주요 부분에 대한 부호의 설명>
105 : 커맨드 디코더부 110 : 어드레스 버퍼부
115 : 뱅크 컨트롤부 120 : 모드 레지스터부
125 : 컬럼 어드레스 카운터부 130 : 로 디코더부
135 : 컬럼 디코더부 140 : 뱅크부
145 : 감지증폭기부 150 : 일기 프리페치부
155 : 클럭 버퍼부 160 : 데이터 출력 드라이버부
165 : 입력 버퍼부 170 : 쓰기 프리페치부
175 : 데이터 출력 드라이버 제어신호 생성부 320 : 외부 패드부
상기의 목적을 달성하기 위하여 본 발명의 메모리 출력능력의 가변제어 장치는 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리에 있어서, 커맨드신호와 클럭신호 및 어드레스신호에 따라 데이터 출력 드라이버를 제어하기 위한 데이터 출력 드라이버 제어신호를 생성하는 데이터 출력 드라이버 제어신호 생성부; 및 상기 데이터 출력 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 인에이블되는 복수의 데이터 출력 드라이버부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 데이터 출력 드라이버부가 N개인 경우 상기 데이터 출력 드라이버 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호는 log2(N)인 것을 특징으로 한다.
또한, 본 발명의 메모리 출력능력의 가변제어 장치는 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리에 있어서, 커맨드신호와 클럭신호 및 데이터 입력신호에 따라 데이터 출력 드라이버를 제어하기 위한 데이터 출력 드라이버 제어신호를 생성하는 데이터 출력 드라이버 제어신호 생성부; 및 상기 데이터 출력 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 인에이블되는 복수의 데이터 출력 드라이버부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 데이터 출력 드라이버부가 N개인 경우 상기 데이터 출력 드라이버 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호는 log2(N)인 것을 특징으로 한다.
또한, 본 발명의 메모리 출력능력의 가변제어 장치는 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리에 있어서, 외부 패드부를 구성하는 각 패드에 드레인 전압 혹은 소스 전압이 인가되도록 본딩처리된 외부 패드부; 상기 외부 패드부로부터 인가된 신호에 따라 데이터 출력 드라이버를 제어하기 위한 데이터 출력 드라이버 제어신호를 생성하는 데이터 출력 드라이버 제어신호 생성부; 및 상기 데이터 출력 드라이버 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 인에이블되는 복수의 데이터 출력 드라이버부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 데이터 출력 드라이버부가 N개인 경우 상기 데이터 출력 드라이버 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호는 log2(N)인 것을 특징으로 한다.
또한, 본 발명의 메모리 출력능력의 가변제어 방법은 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리의 출력단의 출력능력을 가변하기 위한 방법에 있어서, 커맨드신호와 클럭신호 및 어드레스신호에 따라 데이터 출력 드라이버를 제어하기 위하여 데이터 출력 드라이버 제어신호 생성부로부터 데이터 출력 드라이버 제어신호를 생성하는 제 1 단계; 및 상기 데이터 출력 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 복수의 데이터 출력 드라이버부 인에이블시키는 제 2 단계 를 포함하는 것을 특징으로 하는 한다.
바람직하게는, 상기 제 1 단계의 데이터 출력 드라이버 제어신호는 상기 데이터 출력 드라이버부가 N개인 경우 log2(N)인 것을 특징으로 한다.
또한, 본 발명의 메모리 출력능력의 가변제어 방법은 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리의 출력단의 출력능력을 가변하기 위한 방법에 있어서, 커맨드신호와 클럭신호 및 데이터입력신호에 따라 데이터 출력 드라이버를 제어하기 위하여 데이터 출력 드라이버 제어신호 생성부로부터 데이터 출력 드라이버 제어신호를 생성하는 제 1 단계; 및 상기 데이터 출력 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 복수의 데이터 출력 드라이버부 인에이블시키는 제 2 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 단계의 상기 데이터 출력 드라이버 제어신호는 상기 데이터 출력 드라이버부가 N개인 경우 log2(N)인 것을 특징으로 한다.
또한, 본 발명의 메모리 출력능력의 가변제어 방법은 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리의 출력단의 출력능력을 가변하기 위한 방법에 있어서, 외부 패드부를 구성하는 각 패드에 드레인 전압 혹은 소스 전압이 인가되도록 본딩처리하는 제 1 단계; 상기 외부 패드부로부터 인가된 신호에 따라 데이터 출력 드라이버를 제어하기 위하여 데이터 출력 드라이버 제어신호 생성부로부터 데이터 출력 드라이버 제어신호를 생성하는 제 2 단계; 및 상기 데이터 출력 드라이버 제어신호에 따라 복수의 데이터 출력 드라이버부를 인에블시키는 제 3 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 단계의 데이터 출력 드라이버 제어신호는 상기 데이터 출력 드라이버부가 N개인 경우 log2(N)인 것을 특징으로 한다.
이하에서는 도면을 참조하여 메모리의 데이터 출력능력 가변제어장치 및 방법에 대하여 구체적으로 설명한다.
도 1은 본 발명의 메모리의 데이터 출력능력 가변제어를 위한 제1 실시예이다. 우선 공지의 동기식 DRAM의 구성 및 동작을 설명하기로 한다.
커맨드신호(Commands)와 클럭신호(clk, clkb)가 커맨드 디코더부(Command decoder, 105)에 입력되면 상기 커맨드 디코더부(105)에서는 커맨드신호를 클럭신호에 맞춰 뱅크컨트롤부(115), 모드 레지스터부(120) 및 어드레스 버퍼부(110)로 출력한다. 상기 뱅크 컨트롤부(115)에서는 커맨드신호에 맞춰 각 뱅크부(141, 142, 143, 144) 및 로 디코더부(Row decoder, 130)를 제어하며, 상기 모드 레지스터부(120)에서는 메모리를 쓰기 혹은 읽기로 억세스하기 전에, 쓰기 프리페치부(170)과 읽기 프리페치부(150)를 세팅한다. 한편 상기 어드레스 버퍼부(110)에서 출력된 신호는 상기 모드 레지스터부(120), 로 디코더부(130), 컬럼 디코더부(Column Decoder, 135) 및 컬럼 어드레스 카운터부(125)에 입력된다. 각 뱅크부(141, 142, 143, 144)에서 읽혀진 데이터 신호들은 감지증폭기부(sense amplifier, 145)에서 증폭되어 미리 선택된 상기 읽기 프리페치부(150)로 입력되고, 클럭 버퍼부(155)에서 출력된 내부 클럭신호들과 함께 데이터 출력 드라이버부(160)에 입력된다. 또한, 내부 클럭신호들은 미리 선택된 상기 쓰기 프리페치부(170)와 입력 버퍼부(165)에 입력되어 상기 입력 버퍼부(165)를 빠져 나온 데이터 신호들이 클럭신호에 맞춰 미리 선택된 상기 쓰기 프리페치부(170)를 통하여 각 뱅크부(140)에 저장되도록 한다.
대부분의 구성은 공지의 동기식 DRAM 구조와 동일하나, 데이터 출력 드라이버부(160)측에 데이터 출력 드라이버 제어신호 Do ctrl(0:n)의 추가적인 신호가 가해지는 것이 제1 실시예에서의 특징이다. 본 발명에 따른 데이터 출력 드라이버부(160)는 한 쌍의 풀업 MOS 트랜지스터와 풀다운 MOS 트랜지스터로 이루어진 데이터 출력 드라이버가 복수개 병렬연결되어 있다. 데이터 출력 드라이버부(160) 측에 가해지는 추가적 신호인 데이터 출력 드라이버 제어신호 Do ctrl(0:n)가 출력능력을 결정하게 되는데, 사용할 데이터 출력 드라이버의 갯수를 결정하는 동작을 한다. 즉, 데이터 출력 드라이버 제어신호 Do ctrl(0:n)에 따라 인에이블되는 데이터 출력 드라이버의 갯수가 제어된다. 구체적으로 말하면, 데이터 출력 드라이버 제어신호 Do ctrl(0:n)에 따라 인에이블되는 데이터 출력 드라이버의 갯수가 증가하면 드라이버를 구성하는 MOS 트랜지스터의 폭이 커짐을 의미하며, 따라서 출력능력이 커지게 된다.
한편, 커맨드신호(Commands)와 클럭신호(clk, clkb) 및 어드레스 신호(addresses)에 따라 특정 레지스터에 저장된 값을 데이터 출력 드라이버 제어신호 Do ctrl(0:n)로 사용한다. 여기서, 데이터 출력 제어신호 Do ctrl(0:n)가 복수개인 것은 N개의 데이터 출력 드라이버를 제어하기 위하여 log2(N)개의 제어신호가 필요하기 때문이다. 예를 들어, 8개의 데이터 출력 드라이버가 있다고 하면, 3개의 제어신호에 의하여 1개 내지 8개의 데이터 출력 드라이버를 인에블할 수 있다. 이와 같이 레지스터에 특정한 값을 저장하는 것은 메모리가 읽기/쓰기 동작을 수행하기 전, 파워 업 동작을 수행하는 동안에 하면 메모리의 읽기/쓰기 동작은 무리없이 수행되어질 수 있다.
도 2는 본 발명의 메모리의 데이터 출력능력 가변제어를 위한 제2 실시예이다.
모드 레지스터부에 입력되는 신호선 만이 상이할 뿐 메모리에 관련된 기타 모든 구성들이 제 1실시예와 동일하여 동일한 구성에 대한 설명은 피하기로 한다.
상기 제 1실시예와는 데이터 출력 드라이버 제어신호 Do ctrl(0:n)를 만들기 위해 모드 레지스터부(120)에 특정한 값을 저장하는 방식이 상이하다. 즉, 여기에서는 데이터 출력 드라이버 제어신호 Do ctrl(0:n)가 명령조합과 클럭신호, 그리고 데이터 입력신호 Din(0:n)의 조합으로 어떤 특정한 값을 저장한다.
도 3은 본 발명의 메모리의 데이터 출력능력 가변제어를 위한 제3 실시예이다.
제 3실시예는 데이터 출력 드라이버 제어신호 Do ctrl(0:n)가 레지스터를 이용하는 방식이 아닌, 외부 패드부(External Pad, 320)의 선택에 의한 본딩 옵션을 이용하는 방식이다. 여기서, 패드라 함은 집적회로(IC), 트랜지스터 등의 반도체 소자의 칩 상에 외부로부터의 배선을 위해 물리적으로 마련되어 있는 영역을 말한다.
외부 패드부(External Pad, 320)내의 각 패드에 드레인 전압 vdd 혹은 소스 전압 vss으로 본딩함으로써, 데이터 출력 드라이버 제어신호 Do ctrl(0:n)가 특정한 값을 가질 수 있도록 한 것이다.
여기서 출력능력을 가변적으로 제어하기 위하여 사용된 기술이 동기식 메모리 뿐 아니라 셀을 가진 모든 집적회로에 적용될 수 있음은 당연하다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨보된 도면에 한정되는 것이 아니다.
메모리가 칩 상태로 완성되기 이전에는 메모리의 출력능력을 가변시킬 수 있도록 함으로써 용도에 따라 메모리를 사용할 수 있어 메모리의 응용분야를 확대하는 것이 가능하며, 메모리의 효율성을 극대화할 수 있는 특별한 효과가 있다.
Claims (12)
- 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리에 있어서,커맨드신호와 클럭신호 및 어드레스신호에 따라 데이터 출력 드라이버를 제어하기 위한 데이터 출력 드라이버 제어신호를 생성하는 데이터 출력 드라이버 제어신호 생성부; 및상기 데이터 출력 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 인에이블되는 복수의 데이터 출력 드라이버부를 포함하는 것을 특징으로 하는 메모리 출력능력의 가변제어 장치.
- 제 1 항에 있어서,상기 데이터 출력 드라이버부가 N개인 경우 상기 데이터 출력 드라이버 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호는 log2(N)인 것을 특징으로 하는 메모리 출력능력의 가변제어 장치.
- 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리에 있어서,커맨드신호와 클럭신호 및 데이터 입력신호에 따라 데이터 출력 드라이버를 제어하기 위한 데이터 출력 드라이버 제어신호를 생성하는 데이터 출력 드라이버 제어신호 생성부; 및상기 데이터 출력 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 인에이블되는 복수의 데이터 출력 드라이버부를 포함하는 것을 특징으로 하는 메모리 출력능력의 가변제어 장치.
- 제 3 항에 있어서,상기 데이터 출력 드라이버부가 N개인 경우 상기 데이터 출력 드라이버 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호는 log2(N)인 것을 특징으로 하는 메모리 출력능력의 가변제어 장치.
- 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리에 있어서,외부 패드부를 구성하는 각 패드에 드레인 전압 혹은 소스 전압이 인가되도록 본딩처리된 외부 패드부;상기 외부 패드부로부터 인가된 신호에 따라 데이터 출력 드라이버를 제어하기 위한 데이터 출력 드라이버 제어신호를 생성하는 데이터 출력 드라이버 제어신호 생성부; 및상기 데이터 출력 드라이버 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 인에이블되는 복수의 데이터 출력 드라이버부를 포함하는 것을 특징으로 하는 메모리 출력능력의 가변제어 장치.
- 제 5 항에 있어서,상기 데이터 출력 드라이버부가 N개인 경우 상기 데이터 출력 드라이버 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호는 log2(N)인 것을 특징으로 하는 메모리 출력능력의 가변제어 장치.
- 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리의 출력단의 출력능력을 가변하기 위한 방법에 있어서,커맨드신호와 클럭신호 및 어드레스신호에 따라 데이터 출력 드라이버를 제어하기 위하여 데이터 출력 드라이버 제어신호 생성부로부터 데이터 출력 드라이버 제어신호를 생성하는 제 1 단계; 및상기 데이터 출력 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 복수의 데이터 출력 드라이버부 인에이블시키는 제 2 단계를 포함하는 것을 특징으로 하는 메모리 출력능력의 가변제어 방법.
- 제 7 항에 있어서,상기 제 1 단계의 데이터 출력 드라이버 제어신호는 상기 데이터 출력 드라이버부가 N개인 경우 log2(N)인 것을 특징으로 하는 메모리 출력능력의 가변제어 방법.
- 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리의 출력단의 출력능력을 가변하기 위한 방법에 있어서,커맨드신호와 클럭신호 및 데이터입력신호에 따라 데이터 출력 드라이버를 제어하기 위하여 데이터 출력 드라이버 제어신호 생성부로부터 데이터 출력 드라이버 제어신호를 생성하는 제 1 단계; 및상기 데이터 출력 제어신호 생성부에서 생성된 데이터 출력 드라이버 제어신호에 따라 복수의 데이터 출력 드라이버부 인에이블시키는 제 2 단계를 포함하는 것을 특징으로 하는 메모리 출력능력의 가변제어 방법.
- 제 9 항에 있어서,상기 제 1 단계의 상기 데이터 출력 드라이버 제어신호는 상기 데이터 출력 드라이버부가 N개인 경우 log2(N)인 것을 특징으로 하는 메모리 출력능력의 가변제어 방법.
- 복수의 셀, 복수의 입력단, 복수의 출력단, 복수의 명령조합단, 복수의 주소 입력단 및 복수의 레지스터를 가진 공지의 동기식 메모리의 출력단의 출력능력을 가변하기 위한 방법에 있어서,외부 패드부를 구성하는 각 패드에 드레인 전압 혹은 소스 전압이 인가되도록 본딩처리하는 제 1 단계;상기 외부 패드부로부터 인가된 신호에 따라 데이터 출력 드라이버를 제어하기 위하여 데이터 출력 드라이버 제어신호 생성부로부터 데이터 출력 드라이버 제어신호를 생성하는 제 2 단계; 및상기 데이터 출력 드라이버 제어신호에 따라 복수의 데이터 출력 드라이버부를 인에블시키는 제 3 단계를 포함하는 것을 특징으로 하는 메모리 출력능력의 가변제어 방법.
- 제 11 항에 있어서,상기 제 1 단계의 데이터 출력 드라이버 제어신호는 상기 데이터 출력 드라이버부가 N개인 경우 log2(N)인 것을 특징으로 하는 메모리 출력능력의 가변제어 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0087072A KR100490657B1 (ko) | 2000-12-30 | 2000-12-30 | 메모리 출력능력의 가변제어 장치 및 방법 |
| US10/029,947 US6625067B2 (en) | 2000-12-30 | 2001-12-31 | Semiconductor memory device for variably controlling drivability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0087072A KR100490657B1 (ko) | 2000-12-30 | 2000-12-30 | 메모리 출력능력의 가변제어 장치 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020058934A true KR20020058934A (ko) | 2002-07-12 |
| KR100490657B1 KR100490657B1 (ko) | 2005-05-24 |
Family
ID=19704092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0087072A KR100490657B1 (ko) | 2000-12-30 | 2000-12-30 | 메모리 출력능력의 가변제어 장치 및 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6625067B2 (ko) |
| KR (1) | KR100490657B1 (ko) |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100490657B1 (ko) | 2005-05-24 |
| US6625067B2 (en) | 2003-09-23 |
| US20020085427A1 (en) | 2002-07-04 |
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