KR20020058310A - 반도체소자의 패터닝 방법 - Google Patents

반도체소자의 패터닝 방법 Download PDF

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Abstract

본 발명은 전자빔 전면 조사를 이용하여 식각 공정에서 발생하는 식각 잔류물을 억제할 수 있도록 한 반도체소자의 패터닝 방법에 관한 것으로, 식각 대상층상에 레지스트를 도포하는 단계; 선택적인 노광, 베이킹, 현상 공정으로 레지스트를 패터닝하는 단계; 상기 패터닝된 레지스트에 전자빔 전면조사를 실시하는 단계; 상기 레지스트 패턴층을 이용하여 식각 대상층을 식각하는 단계를 포함하여 이루어진다.

Description

반도체소자의 패터닝 방법{METHOD FOR PATTERNING OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 전자빔 전면 조사를 이용하여 식각 공정에서 발생하는 식각 잔류물을 억제할 수 있도록한 반도체소자의 패터닝 방법에 관한 것이다.
현재의 리소그라피(Lithography) 공정에 의한 미세 패턴 형성 방법에 의해 형성되는 패턴은 후속 공정에서 레지스트를 베리어층으로 하여 에칭 공정을 진행한다.
이전에 사용되었던 노블락계의 i-line 레지스트 또는 폴리하드록시 스틸랜계의 KrF 레지스트의 경우에는 에칭 공정시 사용되는 일반적인 에칭 가스의 적용에도이들 레지스트의 높은 에칭 선택비로 인하여 원활한 식각 공정을 진행할 수 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 식각 공정에 의한 패터닝 공정을 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자 제조 공정에서의 식각 단면 사진이다.
193nm의 파장을 사용하여 패터닝하게 될 ArF 레지스트의 경우에는 도 1에서 보여지는 바와 같이 패터닝후 에칭 공정에서 베리어로 사용되는 레지스트의 표면이 적용되는 에칭 가스에 의해 심하게 파손되어진다.
이러한 경우 지속적인 에칭 공정을 적용하여 fp지스트를 전부 식각한다 하여도 레지스트 베리어의 하부에 있는 기판 표면에는 레지스트의 잔류물(residue)이 남게 된다.
이는 후속 공정에도 부정적 영향을 줌으로써 반도체 소자 특성을 저하시키게 된다.
또한 도 1과 같은 불균일한 에칭 현상은 라인, 스페이스 또는 콘택홀의 측면 또는 취약 지역에서 불균일한 에칭 선택비를 보임으로써 적합한 에칭 공정 스텝을 적용하기 어렵게 된다. 이러한 불균일한 에칭에 따라 발생되는 불균일한 기판의 생성은 후속 공정에 영향을 줌으로써 결국은 반도체 소자의 전기적 특성에 부정적 영향을 미치게 된다.
따라서, 패턴 형성후 에칭 공정에서 발생되는 이러한 불균일한 레지스트 표면의 생성을 최소화하기위한 많은 연구와 공정 개발이 진행되고 있다.
일반적으로 알려진 불균일한 레지스트 표면의 발생은 ArF, 157nm, 또는 EUV등에 적용되는 화학 증폭형의 레지스트 타입에서 주로 발생된다.
특히, KrF 레지스트계인 폴리 하이드록시 스틸렌계 레지스트에 비하여 훨씬 취약한 경향을 보이는 이유는 ArF 레지스트에 사용되는 매트릭스 수지의 특성이 에칭시 사용되는 혼합 가스에 의해 쉽게 화학 결합이 깨어지는 취약한 구조로 구성이 되어있기 때문이다.
따라서, Arf 또는 VUV, EUV에 적용되는 화학 증폭형 레지스트 사용시 적용되는 매트리스 수지의 선택이 중요하다.
그러나 많은 연구와 공정 조건 개선에도 불구하고 여전히 ArF 또는 VUV, EUV에 적용되는 화학 증폭형 레지스트의 적용 공정의 경우에 불균일한 레지스트 표면의 발생은 불가결하다.
특히, 산화막(oxide)을 에칭할 경우에는 더욱 심각한 불균일한 레지스트 표면을 발생시킨다. 따라서, 다른 공정을 이용하여 이러한 불균일한 레지스트 표면의 발생을 최소화하는 것이 중요한 과제이다.
종래 기술에서 발생하는 미세 패턴의 에칭시에 불균일한 레지스트 표면의 발생은 결과적으로 반도체 소자 특성에 큰 문제점을 유발함으로써 반도체 소자의 수율에 지대한 영향을 미치게 된다.
본 발명은 이와 같은 종래 기술의 문제를 해결하기 위한 것으로, 리소그라피 공정이후 전자빔 전면 조사 공정을 도입함으로써 패터닝 후 에칭시 발생되는 불균일한 레지스트 표면의 발생을 최소화할 수 있도록 한 반도체소자의 패터닝 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자 제조 공정에서의 식각 단면 사진
도 2는 본 발명에 따른 반도체 소자 제조 공정에서의 식각 단면 사진
도 3은 본 발명에 따른 전자빔 전면조사 공정 순서도
이와 같은 본 발명에 따른 반도체소자의 패터닝 방법은 식각 대상층상에 레지스트를 도포하는 단계; 선택적인 노광, 베이킹, 현상 공정으로 레지스트를 패터닝하는 단계; 상기 패터닝된 레지스트에 전자빔 전면조사를 실시하는 단계; 상기 레지스트 패턴층을 이용하여 식각 대상층을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 식각 대상층상에 레지스트를 도포한 후 소프트 베이킹으로 레지스트내의 용매를 제거하는 단계를 더 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체소자의 패터닝 방법에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자 제조 공정에서의 식각 단면 사진이고, 도 3은 본 발명에 따른 전자빔 전면조사 공정 순서도이다.
본 발명은 도 2에서와 같이 식각 잔류물이 남지 않는 균일한 표면의 레지스트 표면을 얻기 위한 것으로 도 3의 순서와 같이 패터닝 공정을 진행한다.
즉, 레지스트 도포(301S) →소프트 베이킹(302S) →노광(303S) →포스트 노광 및 베이킹(304S) →현상(305S) →전자빔의 전면 조사(306S)의 순서로 공정을 진행한다.
이와 같이, 레지스트의 패터닝 공정 후 전자빔을 패터닝된 웨이퍼에 일정 시간 전면조사 (Flood Exposure)함으로써 패터닝된 레지스트가 전자빔에 의해 안정화(stabilization)되도록 하며 후속의 에칭 공정에서도 균일한 레지스트 표면을 형성하게 된다.
이러한 공정을 적용할 경우 레지스트의 매트릭스 수지가 전자빔에 의하여 라디칼 결함을 함으로써 레지스트의 피막이 더욱 단단한 형태를 갖는다.
따라서, 후속의 공정의 에칭시에 산화막, 폴리 또는 나이트라이드를 기질로 사용할 경우라도 도 2와 같이 균일한 레지스트 표면을 갖는 패턴을 형성하게 된다.
본 발명에서 적용된 공정 방법은 전자빔 조사에 의해 화학 증폭형 레지스트가 더욱 용이하게 라디칼 결함을 함으로써 레지스트의 피막을 견고하게 하는 현상을 보이기 때문에 화학 증폭형계의 레지스트 특히 ArF, VUV 또는 EUV계의 레지스트에 더욱 효과적이다.
이러한 현상은 일정량의 전자빔 조사에 의해 레지스트내의 주쇄 또는 단말기의 절단에 의해 새로운 형태의 라디칼 결합이 발생되게 되며 이때 레지스트내의 매트릭스 수지는 더욱 단단한 피막을 형성함으로써 애칭 공정시 에칭 가스의 베리어로써 충분한 역할을 할 수 있게 된다.
현재 적용중인 ArF, VUV 또는 EUV계의 레지스트들의 경우에는 적용되는 노광파장의 높은 에너지 때문에 충분히 투과도가 높은 화학 구조의 형태를 가져야 하는데 이는 결국 노광 에너지에 의해 쉽게 주쇄 사슬이 깨어짐으로써 에칭시 에칭 혼합 가스에 취약한 결과를 유발하게 된다.
또한, 전자빔 조사 공정에 의한 레지스트의 라디칼 결합 정도는 적합한 최적 CD(Critical Dimension)값을 얻으며 공정상의 생산성(Throughput)을 고려할 경우 적절한 전자빔 조사 조건과 와이퍼내의 일정한 CD 균일도를 확보하기 위하여 균일한 전면 조사(Flood Exposure) 조건 또한 매우 중요하다.
이와 같은 본 발명에 따른 식각 선택비를 증대시키기 위한 전자빔 조사 공정의 상세 공정 조건은 다음과 같다.
공정에 적용될 수 있는 레지스트는 폴리 비닐 폐놀계, 폴리 하이드록시 스타이렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 이미드계, 폴리아크릴레이트계, 폴리메타 이크릴레이트계, 폴리 플루오린계의 단중합체 또는 공중합체의 레지스트를 포함한다.
그리고 본 발명에서 제시된 전자빔 전면 조사 공정을 적용하여 형성하는 패턴의 광원으로써 i-line, KrF, ArF, 157nm, EUV, E-beam 또는 X-ray를 적용할 수 있다.
그리고 본 발명에서 사용하는 용매로는 에틸 3-에톡시 프로피오네이트(ethyl 3-ethoxypropionate), 메틸 3-메톡시 프로피오네이트(methyl 3-methoxyproponate), 사이클로헥사논(Cyclohexanon), 프로필렌글리콜 메틸 에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔, 디옥산, 디메틸 포름아미드등의 단독 용매 또는 이들의 혼합 용매를 포함한다.
물론, 사용되는 레지스트는 포지티브 또는 네가티브 레지스트를 모두 포함한다.
그리고 본 발명에서 제시된 전자빔 전면 조사 공정을 콘택홀 형성 단계에서 사용할 수 있고, 밀집(Dense), 단독(Isolated)의 라인/스페이스 패턴에 적용할 수 있다.
전자빔 전면 조사 공정이 적용되는 포토레지스트의 코팅 두께를 0.15㎛내지 3.0㎛의 두께로 하고, 공정 압력 10 내지 50mmTorr의 범위내에서 실시한다.
전자빔 전면 조사 공정의 가속 전압을 1 내지 50KeV의 범위내에서 실시하고, 전사 영역을 0.10 내지 12㎛의 범위내에서 실시하고, 공정 가스로 질소, 산소, 아르곤, 헬륨의 분위기 하에서 실시한다.
그리고 본 발명에서 제시된 전자빔 전면 조사 공정에 적용하는 웨이퍼 크기를 60nm 내지 300nm wafer 범위내에서 실시하고 공정 온도를 20 내지 400℃ 범위내에서 실시할 수 있다.
물론, 이와 같은 공정을 옥사이드, 폴리옥사이드, 나이트라이드, 비피에스지, 알루미늄, 텅스텐, 코발트, 유기 난반사 방지 물질, 무기 난반사 방지 물질, 메탈, 티타늄등의 기질에 적용할 수 있고, 특히 절연체의 증착 후 표면의 평탄화를 위하여 연마(CMP)를 실시한 패터닝 웨이퍼에 적용하거나, 절연체의 증착 후 표면의 평탄화를 위하여 연마(CMP)를 실시하지 않은 패터닝 웨이퍼에 적용할 수 있다.
그리고 본 발명에서 제시된 전자빔 전면 조사 공정 후 적용되는 에칭 공정은 CF4, CHF3, C4H8, CH2F2, C12, BC13등의 하나 또는 두가지 이상의 혼합 가스를 사용하는데, 각각의 공급량은 다음과 같다.
CF4의 공급량은 10 ~ 100sccm, CHF3는 10 ~ 100sccm, C4F8는 5 ~ 20sccm, CH2F2는 5 ~ 20sccm, C12는 100 ~ 180sccm, BC13는 50 ~ 100sccm의 범위내에서 사용한다.
이와 같은 조건으로 진행되는 본 발명의 공정을 패터닝 이후 공정에 적용할 경우 패터닝된 레지스트가 전자빔 조사에 의해 큐어링되므로써 위에서 제안한 공정 개선 방법과 더불어 에칭 공정에서 레지스트의 기질 대비 에칭 선택비를 향상시킬 수 있다.
본 발명에 따른 반도체소자의 패터닝 방법의 구체적인 실시예에 관하여 설명하면 다음과 같다.
먼저, 제 1 실시예는 화학 증폭형의 ArF용 노르보넨계의 레지스트를 사용하는 경우이다.
화학 증폭형의 ArF용 노르보넨계의 레지스트를 산화막위에 0.35㎛ 두께로 코팅한 후 110℃에서 90초동안 소프트 베이킹(soft baking)을 하여 레지스트 내의 용매를 제거한다.
이후 ArF 노광기를 이용하여 110nm 라인/스페이스(line & space)의 패턴 형성을 위하여 노광한 후 포스트 노광 및 베이킹(post exposure baking) 공정을 130℃에서 90초 동안 실시한 후 2.38wt%의 TMAH 현상을 이용하여 현상함으로써 110nm L/S의 패턴을 형성한다.
이후 본 발명에서 제시된바와 같이 패터닝된 웨이퍼에 전자빔 전면 조사 (Flood Exposure)를 45 KeV의 전압 조건에서 30초간 5 단계로 나눠서 실시한다. 전자빔 전면조사 공정을 거친 웨이퍼를 CF4, CHF3, C4F8또는 CH2F2의 혼합 가스를 이용하여 에칭하여 균일한 레지스트 표면을 보이는 패턴을 형성한다.
그리고 본 발명의 제 2 실시예는 화학증폭형의 ArF용 폴리아크릴레이트계의 레지스트를 사용하는 경우이다.
화학증폭형의 ArF용 폴리아크릴레이트계의 레지스트를 나이트라이드 기질위에 0.25㎛ 두께로 코팅한 후 120℃에서 90초 동한 소프트 베이킹 공정을 하여 레지스트 내의 용매를 제거한다.
이후 ArF 노광기를 이용하여 110nm 라인/스페이스의 패턴 형성을 위하여 노광한 후 포스트 노광 및 베이킹 공정을 120℃에서 90초 동안 실시한 후 2.38wt%의 TMAH 현상을 이용하여 현상하여 110nm L/S의 패턴을 형성한다.
이후 본 발명에서 제시된바와 같이 패터닝된 웨이퍼에 전자빔 전면 조사 (Flood Exposure)를 50 KeV의 전압 조건에서 25초간 5 단계로 나눠서 실시한다. 전자빔 전면조사 공정을 거친 웨이퍼를 CF4, CHF3, C4F8또는 CH2F2의 혼합 가스를 이용하여 애칭하여 균일한 레지스트 표면을 보이는 패턴을 형성한다.
그리고 본 발명에 따른 제 3 실시예는 화학증폭형의 EUV용 폴리아크릴레이트계의 레지스트를 사용한 경우이다.
화학증폭형의 EUV용 폴리아크릴레이트계의 레지스트를 폴리 기질위에 0.25㎛두께로 코팅한 후 120℃에서 90초 동한 소프트 베이킹 공정을 하여 레지스트 내의 용매를 제거한다.
이후 EUV 노광기를 이용하여 90nm 라인/스페이스의 패턴 형성을 위하여 노광한 후 포스트 노광 및 베이킹 공정을 120℃에서 90초 동안 실시한 후 2.38wt%의 TMAH 현상을 이용하여 현상하여 90nm L/S의 패턴을 형성한다.
이후 본 발명에서 제시된바와 같이 패터닝된 웨이퍼에 전자빔 전면 조사 (Flood Exposure)를 50 KeV의 전압 조건에서 25초간 5 단계로 나눠서 실시한다. 전자빔 전면조사 공정을 거친 웨이퍼를 CF4, CHF3, C4F8또는 CH2F2의 혼합 가스를 이용하여 애칭하여 균일한 레지스트 표면을 보이는 패턴을 형성한다.
그리고 본 발명의 제 4 실시예는 화학증폭형의 VUV용 폴리노르보넨계의 레지스트를 사용한 경우이다.
화학증폭형의 VUV용 폴리노르보넨계의 레지스트를 옥사이드 기질위에 0.25㎛ 두께로 코팅한 후 110℃에서 90초 동한 소프트 베이킹 공정을 하여 레지스트 내의 용매를 제거한다.
이후 VUV 노광기를 이용하여 70nm 라인/스페이스의 패턴 형성을 위하여 노광한 후 포스트 노광 및 베이킹 공정을 130℃에서 90초 동안 실시한 후 2.38wt%의 TMAH 현상을 이용하여 현상하여 70nm L/S의 패턴을 형성한다.
이후 본 발명에서 제시된바와 같이 패터닝된 웨이퍼에 전자빔 전면 조사 (Flood Exposure)를 40 KeV의 전압 조건에서 25초간 5 단계로 나눠서 실시한다.
전자빔 전면조사 공정을 거친 웨이퍼를 CF4, CHF3, C4F8또는 CH2F2의 혼합 가스를 이용하여 에칭하여 균일한 레지스트 표면을 보이는 패턴을 형성한다.
그리고 본 발명의 제 5 실시예는 화학증폭형의 EUV용 폴리싸이클로 올레핀계의 레지스트를 사용하는 경우이다.
화학증폭형의 EUV용 폴리싸이클로 올레핀계의 레지스트를 나이트라이드 기질위에 0.20㎛ 두께로 코팅한 후 130℃에서 90초 동한 소프트 베이킹 공정을 하여 레지스트내의 용매를 제거한다.
이후 EUV 노광기를 이용하여 60nm 라인/스페이스의 패턴 형성을 위하여 노광한 후 포스트 노광 및 베이킹 공정을 130℃에서 90초 동안 실시한 후 2.38wt%의 TMAH 현상을 이용하여 현상하여 60nm L/S의 패턴을 형성한다.
이후 본 발명에서 제시된바와 같이 패터닝된 웨이퍼에 전자빔 전면 조사 (Flood Exposure)를 30 KeV의 전압 조건에서 20 초간 5단계로 나눠서 실시한다.
전자빔 전면조사 공정을 거친 웨이퍼를 CF4, CHF3, C4F8또는 CH2F2의 혼합 가스를 이용하여 에칭하여 균일한 레지스트 표면을 보이는 패턴을 형성한다.
이와 같은 본 발명에 따른 반도체소자의 패터닝 방법은 미세 패턴 형성후 에칭 공정시 불균일한 레지스트 표면의 발생을 최소화하며 추후 에칭 공정에서 에칭 선택비를 향상시킬 수 있다.
이와 같은 본 발명에 따른 반도체소자의 패터닝 방법은 다음과 같은 효과가 있다.
반도체 소자 제조를 위한 레지스트 패터닝후 식각 공정에서 발생되는 잔류물(Residue)을 감소기키기 위하여 전자빔의 전면 소자 공정을 적용함으로써 향후 1G, 4G, 16G DRAM의 반도체 제조 공정시 소자 특성의 안정화와 수율 향상의 효과가 있다.

Claims (9)

  1. 식각 대상층상에 레지스트를 도포하는 단계;
    선택적인 노광, 베이킹, 현상 공정으로 레지스트를 패터닝하는 단계;
    상기 패터닝된 레지스트에 전자빔 전면조사를 실시하는 단계;
    상기 레지스트 패턴층을 이용하여 식각 대상층을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 패터닝 방법.
  2. 제 1항에 있어서, 상기 식각 대상층상에 레지스트를 도포한 후 소프트 베이킹으로 레지스트내의 용매를 제거하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체소자의 패터닝 방법.
  3. 제 1 항에 있어서, 레지스트는 폴리 비닐 폐놀계, 폴리 하이드록시 스타이렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 이미드계, 폴리아크릴레이트계, 폴리메타 이크릴레이트계, 폴리 플루오린계의 단중합체 또는 공중합체를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 패터닝 방법.
  4. 제 1 항에 있어서, 전자빔 전면 조사 공정의 광원으로 i-line, KrF, ArF, 157nm, EUV, E-beam 또는 X-ray를 사용하는 것을 특징으로 하는 반도체소자의 패터닝 방법.
  5. 제 1 항에 있어서, 레지스트는 에틸 3-에톡시 프로피오네이트, 메틸 3-메톡시 프로피오네이트, 사이클로헥사논, 프로필렌글리콜 메틸 에테르 아세테이트, 메틸에틸케톤, 벤젠, 톨루엔, 디옥산, 디메틸 포름아미드등의 단독 용매 또는 이들의 혼합 용매를 사용하는 것을 특징으로 하는 반도체소자의 패터닝 방법.
  6. 제 1 항에 있어서, 레지스트의 코팅 두께를 0.15㎛내지 3.0㎛의 두께로 형성하는 것을 특징으로 하는 반도체소자의 패터닝 방법.
  7. 제 1항에 있어서, 상기 전자빔 조사 공정은 압력을 10 내지 50mmTorr의 범위, 가속 전압을 1 내지 50KeV의 범위, 전사 영역을 0.10 내지 12㎛의 범위, 공정 가스로 질소, 산소, 아르곤, 헬륨사용하여 20초 내지 30초간 5단계에 걸쳐 진행하는 것을 특징으로 하는 반도체소자의 패터닝 방법.
  8. 제 1 항에 있어서, 식각 대상층으로 옥사이드, 폴리옥사이드, 나이트라이드, 비피에스지, 알루미늄, 텅스텐, 코발트, 유기 난반사 방지 물질, 무기 난반사 방지 물질, 메탈, 티타늄을 포함하는 것을 특징으로 하는 반도체소자의 패터닝 방법.
  9. 제 1 항에 있어서, 전자빔 전면 조사 공정 후 적용되는 식각 대상층의 식각 공정시에 CF4, CHF3, C4H8, CH2F2, C12, BC13의 어느 하나 또는 두 가지 이상의 혼합 가스를 사용하고, 각각의 공급량은 CF4의 공급량은 10 ~ 100sccm, CHF3는 10 ~ 100sccm, C4F8는 5 ~ 20sccm, CH2F2는 5 ~ 20sccm, C12는 100 ~ 180sccm, BC13는 50 ~ 100sccm의 범위내에서 선택 사용하는 것을 특징으로 하는 반도체소자의 패터닝 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596037B1 (ko) * 2004-12-30 2006-06-30 매그나칩 반도체 유한회사 반도체 소자의 패턴 형성 방법
CN113867104A (zh) * 2021-09-01 2021-12-31 安徽光智科技有限公司 Lift-off用光刻胶结构的制备方法
WO2022100751A1 (zh) * 2020-11-16 2022-05-19 香港大学 激光干涉光刻设备和方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6086828A (ja) * 1983-10-19 1985-05-16 Matsushita Electronics Corp パタ−ン形成方法
JPS6155923A (ja) * 1984-08-28 1986-03-20 Toshiba Corp レジスト処理方法
JPH10270301A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd レジストパターンの作成方法、寸法補正方法および寸法補正装置、ならびに半導体集積回路装置の製造方法
JP2000100710A (ja) * 1998-09-25 2000-04-07 Toshiba Corp パターン形成方法
KR20020002137A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 장치의 패턴 형성 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596037B1 (ko) * 2004-12-30 2006-06-30 매그나칩 반도체 유한회사 반도체 소자의 패턴 형성 방법
WO2022100751A1 (zh) * 2020-11-16 2022-05-19 香港大学 激光干涉光刻设备和方法
CN113867104A (zh) * 2021-09-01 2021-12-31 安徽光智科技有限公司 Lift-off用光刻胶结构的制备方法

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