KR20020057281A - 기판전압 의존성을 줄인 기준 전압원 회로 - Google Patents

Abstract

본 발명은 반도체메모리 장치의 아날로그 집적회로에 관한 것으로, 특히 전원전압 변동에 둔감하고, 온도 의존성이 적으며, 아울러 기판전압의 변동에 따른 바이어스의 변동을 최소로 하는 기준 전압원 회로를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 기준 전압원 회로에 있어서, 서로 같은 제1바이어스 및 제2바이어스를 생성하기 위해 다수의 트랜지스터로 구성된 위드라 전류원 수단; 기판전압의 변동에 따른 상기 위드라 전류원 수단의 각 트랜지스터 전압변동분 만큼을 드레인에 접속된 접지전압단으로 흐르도록 전류 패스를 형성하는 바이어스 보상수단; 상기 위드라 전류원에서 바이어스를 공급받아 출력단자를 통해 일정한 바이어스 출력하는 전압분배 수단; 및 상기 위드라 전류원 수단과 상기 전압분배 수단에 각각 연결되어 온도변화에 무관하게 바이어스를 공급하도록 하는 밴드갭 전류원 수단을 포함하여 이루어진다.

Description

기판전압 의존성을 줄인 기준 전압원 회로{Voltage source with reduced substrate voltage dependency}

본 발명은 아날로그 반도체 집적회로에 주로 사용되는 기준 전압원(Voltage source) 회로에 관한 것으로, 특히 기판전압 의존성을 개선한 기준 전압원 회로에 관한 것이다.

일반적으로 기준 전압원 회로는 전원전압(V_DD)을 입력으로하여 전류를 공급하는 전류원과, 상기 전류원의 출력을 입력으로하여 부하로서의 역할과 회로동작을 위해 다음 회로로 출력을 공급하기위한 기준전압을 결정하는 또다른 전류원으로 이루어지며, 입력전압의 변동과 온도의 변화에 따른 바이어스 전압의 변동, 그리고 칩 사이즈 증가 등의 문제점을 갖고 있다.

입력전압 의존성은 문턱전압으로의 기준을 위한 MOS 트랜지스터를 추가하고 부궤환루프를 형성함으로써 개선 가능하며, 온도의존성 또한 밴드갭 전류원을 추가함으로써 가능하나, 기판전압 의존성을 개선할 수 있는 기준 전압원은 현재까지 발표되어 있지 않다.

도 1은 종래기술의 일예에 따른 기준 전압원 회로를 나타내는 상세 회로도이다.

도1을 참조하면, 종래 방식의 기준 전압원 회로는, 전원전압(V_DD)에 연결되어 제1바이어스(I_b11)와 제2바이어스(I_b12)를 생성하기 위해 다수의 트랜지스터와 구성된 위드라 전류원(Widlar current source)(100)과, 상기 위드라 전류원(100)에서 상기 제2바이어스(I_b12)를 공급받아 출력단자(V_o1)를 통해 일정한 바이어스 출력하는전압분배기(200) 및 상기 위드라 전류원(100)과 상기 전압분배기(200)에 각각 연결되어 온도에 무관하게 바이어스를 공급하도록 하는 밴드갭 전류원(Bandgap current source)로 구성된다.

상기 종래 방식의 기준 전압원 회로를 구체적으로 살펴본다.

먼저, 상기 위드라 전류원(100)은, 전원전압을 기판과 소스입력으로 하는 제1PMOS 트랜지스터(12)와 상기 제1PMOS 트랜지스터(12)와 전류미러를 형성하며, 전원전압을 기판과 소스입력으로 하여 드레인으로 제2바이어스(I_b12)를 출력하는 제2PMOS 트랜지스터(13), 상기 제1PMOS 트랜지스터(12)의 드레인 출력을 드레인 및 게이트의 입력으로 하고 기판이 접지전압단(V_ss)과 연결되어 제1바이어스(I_b11)를 출력하는 제1NMOS 트랜지스터(21), 상기 제1NMOS 트랜지스터(21)와 전류미러를 형성하며 상기 제2바이어스(I_b12)를 드레인 입력으로 하고 기판이 접지전압단에 연결된 제2NMOS 트랜지스터(22) 및 상기 제2NMOS 트랜지스터(22)의 소스와 상기 밴드갭 전류원(300)의 다른 하나의 입력 사이에 연결된 레퍼런스 저항(R_ref)으로 이루어진다.

다음으로, 상기 전압분배기(200)는 출력단자(V_o1), 전원전압을 소오스와 기판의 입력으로 하고 상기 제1,2 PMOS 트랜지스터(12, 13)와 게이트를 공통으로 하여 전류미러를 형성하는 제3PMOS 트랜지스터(14), 상기 제3PMOS 트랜지스터(14)의 드레인과 상기 출력단자(V_o1) 사이에 직렬 연결된 제1,2 저항(41, 42) 및 상기 출력단자(V_o1)와 상기 밴드갭 전류원(300) 사이에 직렬 연결된 제3,4,5 저항(43, 44, 45)로 이루어진다.

또한, 상기 밴드갭 전류원(300)은, 상기 제1바이어스(I_b11)를 에미터의 입력으로 하고, 베이스와 콜렉터가 접지전압단에 연결된 제1양극접합 트랜지스터(31), 상기 레퍼런스 저항(R_ref)에 에미터가 연결되며, 베이스와 콜렉터가 접지전압단에 연결된 제2양극접합 트랜지스터(32) 및 상기 전압분배기(200)와 에미터가 연결되며, 베이스와 콜렉터가 접지전압단에 연결된 제3양극접합 트랜지스터(33)로 이루어진다.

상기와 같이 이루어지는 종래의 기준 전압원 회로의 동작을 살펴보면, 상기 위드라 전류원(100)은 각 트랜지스터는 외부의 전원전압에 무관하게 동작을 하며, 상기 제1,2 PMOS 트랜지스터(12, 13)는 기판전압에 따라 전압이 변동된다.

한편, 상기 밴드갭 전류원(300)은 온도변화에 무관하도록 바이어스를 공급하게 하며, 상기 전압분배기(200)는 일정한 바이어스를 만들어서 출력단자(V_o1)를 통해 출력하게 한다.

즉, 온도와 전원전압(V_DD)에 무관한 일정한 바이어스를 생성시켜 노드 'A'의 전압을 일정하게 만들어 상기 제3PMOS 트랜지스터(14)의 게이트에 인가시켜, 제2바이어스(I_b12)를 흐르게 하여 상기 전압분배기(200)를 통하여 원하는 바이어스를 생성한다.

상술한 바와 같은 상기 종래의 기준 전압원 회로는, 다음과 같은 문제가 발생한다.

반도체 기판의 전압이 변하게 될 경우, 상기 각 MOS 트랜지스터(12, 13, 14, 21, 22)의 문턱전압(Threshold voltage; V_t)이 변하게 되어 제1,2 바이어스(I_b11, I_b12)가 변하게 되고, 그 결과 V_o1이 변하게 된다.

도 2는 상기와 같은 종래의 기준 전압원 회로에서의 기판전압의 변동에 따른 출력단자에서의 전압(V_o1) 변동을 나타낸다.

도 2를 참조하면, 기준전압(A₁)은 1.28(V)인 반면, 출력단자의 V_o1은 1.27(V)로 약 0.01(V)의 차이가 발생함을 알 수 있다. 결국, 종래의 기준 전압원 회로는 이러한 기준전압의 변동에 따라 칩 내의 모든 전원 회로의 레벨에 악영향을 끼치게 되는 심각한 문제를 내포하고 있다.

본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 공급전압 변동에 둔감하고, 온도에 의한 의존성이 적으며, 기판전압의 변동에 상관없이 일정한 바이어스를 제공하는 기준 전압원 회로를 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 기준 전압원 회로를 나타내는 상세 회로도,

도 2는 상기 도 1의 기판전압의 변동에 따른 바이어스의 변동을 나타내는 그래프,

도 3은 본 발명에 따른 기준 전압원 회로의 일실시예 상세 구성도,

도 4는 상기 도 3의 기판전압의 변동에 따른 바이어스의 변동을 나타내는 그래프.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 위드라 전류원

200 : 전압분배기

300 : 밴드갭 전류원

400 : 바이어스 보상부

상기 목적을 달성하기 위하여 본 발명은 기준 전압원 회로에 있어서, 서로 같은 제1바이어스 및 제2바이어스를 생성하기 위해 다수의 트랜지스터로 구성된 위드라 전류원 수단; 기판전압의 변동에 따른 상기 위드라 전류원 수단의 각 트랜지스터 전압변동분 만큼을 드레인에 접속된 접지전압단으로 흐르도록 전류 패스를 형성하는 바이어스 보상수단; 상기 위드라 전류원 수단에서 바이어스를 공급받아 출력단자를 통해 일정한 바이어스로 출력하는 전압분배 수단; 및 상기 위드라 전류원 수단과 상기 전압분배 수단에 각각 연결되어 온도변화에 무관하게 바이어스를 공급하도록 하는 밴드갭 전류원 수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도 3은 전압 변동에 둔감하고, 온도에 의한 의존성이 적으며, 기판전압 의존성을 개선한 바이어스 회로를 제공하기 위한 본 발명에 따른 기준 전압원(Voltage source) 회로의 일실시예 상세 구성도이다.

또한, 도 4는 본 발명의 기판전압의 변동에 따른 바이어스의 변동을 나타내는 그래프이다.

도 3을 참조하면, 본 발명의 기준 전압원 회로는 서로 같은 제1바이어스(I_b21) 및 제2바이어스(I_b22)를 생성하기 위해 다수의 트랜지스터로 구성된 위드라 전류원(100)과, 기판전압의 변동에 따른 상기 위드라 전류원(100) 각 트랜지스터의 전압변동분 만큼을 드레인에 접속된 접지전압단(V_SS)으로 흐르도록 전류 패스를 형성하는 바이어스 보상부(400)와, 상기 위드라 전류원(100)에서 바이어스를 공급받아 출력단자(V_o2)를 통해 일정한 바이어스 출력하는 전압분배기(200), 및상기 위드라 전류원(100)과 상기 전압분배기(200)에 각각 연결되어 온도변화에 무관하게 바이어스를 공급하도록 하는 밴드갭 전류원(300)을 포함하여 이루어진다.

본 실시예에서, 상기 위드라 전류원(100)은, 전원전압(V_DD)을 기판과 소스입력으로 하는 제2PMOS 트랜지스터(12)와 상기 제2PMOS 트랜지스터(12)와 전류미러를 형성하며, 전원전압(V_DD)을 기판과 소스입력으로 하여 드레인으로 제2바이어스(I_b22)를 출력하는 제3PMOS 트랜지스터(13), 상기 제2PMOS 트랜지스터(12)의 드레인 출력을 드레인 및 게이트의 입력으로 하고 기판이 접지전압단(V_ss)과 연결되어 제1바이어스(I_b21)를 출력하는 제1NMOS 트랜지스터(21), 상기 제1NMOS 트랜지스터(21)와 전류미러를 형성하며 상기 제2바이어스(I_b22)를 드레인 입력으로 하고 기판이 접지전압단(V_SS)에 연결된 제2NMOS 트랜지스터(22) 및 상기 제2NMOS 트랜지스터(22)의 소스와 상기 밴드갭 전류원(300)의 다른 하나의 입력 사이에 연결된 레퍼런스 저항(R_ref)으로 이루어진다.

또한, 상기 바이어스 보상부(400)는, 상기 위드라 전류원(100)의 제1바이어스(I_b21)를 기판과 게이트 및 소스의 입력으로 하고, 드레인이 접지전압단(V_SS)으로 연결된 제1PMOS 트랜지스터(11)로 이루어진다.

또한, 상기 전압분배기(200)는 출력단자(V_o2), 전원전압(V_DD)을 소오스와 기판의 입력으로 하고 상기 제2,3 PMOS 트랜지스터(12, 13)와 게이트를 공통으로 하여 전류미러를 형성하는 제4PMOS 트랜지스터(14), 상기 제4PMOS 트랜지스터(14)의드레인과 상기 출력단자(V_o2) 사이에 직렬 연결된 제1,2 저항(41, 42) 및 상기 출력단자(V_o2)와 상기 밴드갭 전류원(300) 사이에 직렬 연결된 제3,4,5 저항(43, 44, 45)로 이루어진다.

또한, 상기 밴드갭 전류원(300)은, 상기 제1바이어스(I_b21)를 에미터의 입력으로 하고, 베이스와 콜렉터가 접지전압단(V_SS)에 연결된 제1양극접합 트랜지스터(31), 상기 레퍼런스 저항(R_ref)에 에미터가 연결되며, 베이스와 콜렉터가 접지전압단(V_SS)에 연결된 제2양극접합 트랜지스터(32) 및 상기 전압분배기(200)와 에미터가 연결되며, 베이스와 콜렉터가 접지전압단에 연결된 제3양극접합 트랜지스터(33)로 이루어진다.

상기한 구성을 갖는 본 발명의 기준 전압원 회로는, 상기 도 1의 기준 전압원 회로에 제1PMOS 트랜지스터(11)로 이루어진 바이어스 보상부(400)를 추가함으로써, 상기 종래기술에 비해 둔감한 기판전압 의존성을 가지는데, 이를 동작 및 작용 설명을 통해 상세히 후술한다.

여기서, 상기 각 PMOS 트랜지스터의 W/L은 동일하다. 따라서, 기판전압의 변동에 따른 의존성을 배제할 경우 제1바이어스(I_b21)와 제2바이어스(I_b22)는 동일하다.

상기 위드라 전류원(100)은 각 트랜지스터는 외부의 전원전압에 무관하게 동작을 하며, 상기 제2,3 PMOS 트랜지스터(12, 13)는 기판전압에 따라 전압이 변동된다.

한편, 상기 밴드갭 전류원(300)은 온도변화에 무관하도록 바이어스를 공급하게 하며, 상기 전압분배기(200)는 일정한 바이어스를 만들어서 출력단자(V_o2)를 통해 출력하게 한다.

즉, 온도와 전원전압(V_DD)에 무관한 일정한 바이어스를 생성시켜 노드 'B'의 전압을 일정하게 만들어 상기 제4PMOS 트랜지스터(14)의 게이트에 인가시켜, 제2바이어스(I_b22)를 흐르게 하여 상기 전압분배기(200)를 통하여 원하는 바이어스를 생성한다.

한편, 번 발명의 가장 핵심인 상기 바이어스 보상수단(400)은, 노드 'C'에 연결되어 바이어스 변동분(ΔI_b)의 전류 패스를 생성시킨다. 이것은 기판전압의 변동 시에 상기 각 MOS 트랜지스터(12, 13, 14, 21, 22)의 문턱전압이 변하게 되어 바이어스가 변하게 된다. 이때, 상기 제1PMOS 트랜지스터(11)의 기판이 상기 노드 'C'에 연결되어 있으므로, 기판전압의 변동이 있을 경우, 그 변동분 만큼의 바이어스(ΔI_b)가 흐르게 되어 항상 일정한 바이어스가 생성된다.

따라서, 상기 바이어스에 의해 제2NMOS 트랜지스터(22)가 구동되며 노드'B'에 일정한 전압을 유지되며, 일정한 전압에 의해 상기 제4PMOS 트랜지스터(14) 가 구동되며, 상기 전압분배기(200)를 통과한 V_o2는 항상 일정한 바이어스를 출력하게 된다.

도 4를 참조하면, 기준전압(A₂)과 출력단자의 V_o2(B₂)모두 1.28(V)로 차이가 발생하지 않음을 알 수 있다.

따라서, 이러한 기준전압의 변동에 따른 변동이 없이 칩 내의 모든 전원 회로에 일정한 바이어스를 공급할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명의 기준 전압원 회로는, 종래의 기준 전압원 회로에 바이어스 보상부를 간단히 부가하여 기판전압의 변동에 따른 바이어스의 변동을 최소화함으로써, 안정된 바이어스를 제공하는 효과를 갖는다.

Claims (5)

1. 기준 전압원 회로에 있어서,

   서로 같은 제1바이어스 및 제2바이어스를 생성하기 위해 다수의 트랜지스터로 구성된 위드라 전류원 수단;

   기판전압의 변동에 따른 상기 위드라 전류원 수단의 각 트랜지스터 전압변동분 만큼을 드레인에 접속된 접지전압단으로 흐르도록 전류 패스를 형성하는 바이어스 보상수단;

   상기 위드라 전류원 수단에서 바이어스를 공급받아 출력단자를 통해 일정한 바이어스로 출력하는 전압분배 수단; 및

   상기 위드라 전류원 수단과 상기 전압분배 수단에 각각 연결되어 온도변화에 무관하게 바이어스를 공급하도록 하는 밴드갭 전류원 수단

   을 포함하는 기준 전압원 회로.
2. 제 1 항에 있어서,

   상기 바이어스 보상수단은,

   상기 윈드라 전류원의 제1바이어스를 기판과 게이트 및 소스의 입력으로 하고, 드레인이 접지전압단으로 연결된 제1PMOS 트랜지스터를 구비한 것을 특징으로 하는 기준 전압원 회로.
3. 제 1 항에 있어서,

   상기 위드라 전류원 수단은,

   전원전압을 기판과 소스입력으로 하는 제2PMOS 트랜지스터와 상기 제2PMOS 트랜지스터와 전류미러를 형성하며, 전원전압을 기판과 소스입력으로 하여 드레인으로 제2바이어스를 출력하는 제3PMOS 트랜지스터;

   상기 제2PMOS 트랜지스터의 드레인 출력을 드레인 및 게이트의 입력으로 하고 기판이 접지전압단과 연결되며, 소스가 상기 바이어스 보상수단과 연결되어 제1바이어스를 출력하는 제1NMOS 트랜지스터;

   상기 제1NMOS 트랜지스터와 전류미러를 형성하며 상기 제2바이어스를 드레인 입력으로 하고 기판이 접지전압단에 연결된 제2NMOS 트랜지스터; 및

   상기 제2NMOS 트랜지스터의 소스와 상기 밴드갭 전류원의 다른 하나의 입력 사이에 연결된 레퍼런스 저항

   을 포함하여 이루어진 기준 전압원 회로.
4. 제 1 항에 있어서,

   상기 전압분배 수단은,

   출력단자;

   전원전압을 소오스와 기판의 입력으로 하고 상기 제2,3 PMOS 트랜지스터와게이트를 공통으로 하여 전류미러를 형성하는 제4PMOS 트랜지스터;

   상기 제4PMOS 트랜지스터의 드레인과 상기 출력단자 사이에 직렬 연결된 제1,2 저항; 및

   상기 제2출력단자와 상기 제3양극접합 트랜지스터의 에미터 사이에 직렬 연결된 제3,4,5 저항

   을 포함하여 이루어진 기준 전압원 회로.
5. 제 1 항에 있어서,

   상기 밴드갭 전류원 수단은,

   상기 제1바이어스를 에미터의 입력으로 하고, 베이스와 콜렉터가 접지전압단에 연결된 제1양극접합 트랜지스터;

   상기 레퍼런스 저항에 에미터가 연결되며, 베이스와 콜렉터가 접지전압단에 연결된 제2양극접합 트랜지스터; 및

   상기 전압분배기와 에미터가 연결되며, 베이스와 콜렉터가 접지전압단에 연결된 제3양극접합 트랜지스터

   를 포함하여 이루어진 기준 전압원 회로.