KR20020057230A - 액정 표시 장치의 타이밍 컨트롤러 - Google Patents

Abstract

본 발명은 서로 위상차를 갖는 내부 클럭들을 발생시키고 출력 신호들을 그룹 단위로 내부 클럭에 동기시켜 출력되도록 하여 파워의 소모를 분산할 수 있도록한 액정 표시 장치의 타이밍 컨트롤러에 관한 것으로, R,G,B 데이터를 입력/래치하는 데이터 입력 수단;클럭 신호(clock),수평 동기 신호(Hsync),수직 동기 신호(Vsync),데이터 인에이블 신호(DE)를 이용하여 구동 제어 신호를 출력하는 타이밍 제어부;n개의 딜레이 버퍼 수단을 포함하고 메인 클럭(CLK)을 기준으로 각각 일정 크기의 위상차를 갖는 n개의 클럭(CLK_1, CLK_2,...CLK_n)을 발생하는 서브 클럭 신호 발생부;상기 메인 클럭을 기준으로 래치 출력되는 R,G,B 데이터를 처리하여 출력하는 n개의 데이터 처리부;상기 각각의 데이터 처리부의 출력 데이터를 각각 그룹화하여 서로 위상차를 갖는 클럭들에 동기시켜 래치 출력하는 n개의 출력 데이터 래치부;상기 타이밍 제어부의 제어에 의해 게이트 컨트롤 신호들과 데이터 컨트롤 신호들을 출력하는 출력 버퍼 수단을 포함하여 구성된다.

Description

액정 표시 장치의 타이밍 컨트롤러{TIMING CONTROLLER OF LCD}

본 발명은 액정 표시 장치에 관한 것으로, 특히 서로 위상차를 갖는 내부 클럭들을 발생시키고 출력 신호들을 그룹 단위로 내부 클럭에 동기시켜 출력되도록 하여 파워의 소모를 분산할 수 있도록한 액정 표시 장치의 타이밍 컨트롤러에 관한 것이다.

최근 평판 디스플레이 장치는 제품의 보다 만족스러운 화면을 구현하기 위하여 고주파수와 고해상도를 갖도록 개발되고 있다.

평판 디스플레이 장치로써 액정표시장치가 대표적인 경우로 설명될 수 있으며, 액정표시장치는 SXGA 급 이상의 모듈에 있어서 EMI 문제와 전송 매체를 통한 노이즈 문제 및 데이터 전송 수의 제약으로 인한 고해상도 구현상 제약이 따르는 문제점이 있다.

보통 액정표시장치는 고주파를 갖는 TTL 신호로 데이터의 전송이 이루어지며, 이러한 환경에서 화상신호가 TTL 신호에 영향을 받아서 해당 주파수로 전압 레벨이 변동되기 때문에 EMI 문제가 발생된다.

그리고 상술한 TTL 신호로 데이터나 클럭 신호를 전송하는 방법은 많은 수의 전송 선로를 필요로 하며, 그에 따라서 액정표시장치에 구성되는 케이블과 커넥터의 수가 많이 요구된다.

이러한 환경에서 데이터나 클럭 신호는 노이즈에 직간접적으로 영향을 받게 되며, 정상적인 데이터와 클럭 신호가 노이즈에 영향받으면 화면을 비정상적으로 형성하는 문제점이 발생된다.

또한, 풀 컬러(Full Color) 고해상도를 구현하기 위하여 통용되는 그래픽 컨트롤러에서 지원되는 데이터 전송 비트 수는 제한된다.이를 해결하기 위하여 컴퓨터 본체와 액정모듈 사이의 인터페이스에 저전압 차동 시그널링(Low VoltageDifferential Signaling, 이하 'LVDS'라 함) 기술의 도입이 시도되고 있다.

LVDS 기술은 IEEE에서 1996년 'IEEE P1596.3'에 정의되었고, LVDS 기술은 저전압으로 데이터 전송을 실현하기 위한 것으로써 전송속도가 빠르다.

이하, 첨부된 도면을 참고하여 종래 기술의 액정 표시 장치의 컨트롤러에 관하여 설명하면 다음과 같다.

도 1은 종래 기술의 액정 표시 장치의 컨트롤러의 구성도이고, 도 2는 종래 기술의 출력 포트 블록의 동작 클럭 타이밍도이다.

액정 표시 장치의 컨트롤러는 신호 공급원인 컴퓨터 본체의 내부에 그래픽 카드가 구성되고, 그래픽 카드는 제 1,2 LVDS 칩으로 TTL레벨의 컬러신호인 R, G, B 신호들과 컨트롤 신호들을 인가한다.

액정의 물리적 특성상 라인 반전 또는 도트 반전 등의방법으로 컬러를 표현하기 위하여 다른 극성을 갖도록 인가되는 각각의 R, G, B 신호들이 구분되어서 각각 제 1,2 LVDS 칩으로 분할되어 인가된다.

그리고 수평동기신호와 수직동기신호 및 데이터 인에이블 신호와 같은 컨트롤 신호들은 제 2 LVDS 칩에 인가된다.

그리고 제 1,2 LVDS 칩에 인가된 각 신호들은 타이밍 컨트롤러를 거쳐 소정 수의 채널의 LVDS 신호로 변환되어서 디스플레이를 위하여 구성된 액정표시장치의 소오스/게이트 드라이버로 전송된다.

SXGA의 해상도를 갖는 LCD 모듈을 구현하기 위하여 2개의 85㎒의 LVDS 칩을사용하고 있는데 이것은 메인클럭이 108㎒이기 때문이다.

이때 LVDS 리시버를 통해서 나오는 데이터는 홀수, 짝수 각각 18개 또는 24씩이 되며 이때 4mA의 버퍼를 통해서 나오게 된다.

이 데이터와 함께 컨트롤 신호(DE, CLOCK, 수평동기신호:HSYNC, 수직동기신호:VSYNC)을 타이밍 컨트롤러(1)에서 받아 필요한 동기신호를 만들고 데이터는 latchgn 다시 4mA 버퍼를 통해서 나가게 되어 있다.

타이밍 컨트롤러 및 LVDS칩의 구체적인 구성을 보면, 도 1에서와 같이, R,G,B 데이터를 입력받는 제 1 입력 버퍼(1)와, 상기 제 1 입력 버퍼(1)의 R,G,B 데이터를 래치 출력하는 입력 데이터 래치부(2)와, 클럭 신호(clock),수평 동기 신호(Hsync),수직 동기 신호(Vsync),데이터 인에이블 신호(DE)를 입력 받아 타이밍 제어부(5)로 출력하는 제 2 입력 버퍼(4)와, 상기 제 2 입력 버퍼(4)의 클럭 신호(CLK)에 의해 데이터를 처리하여 출력하는 데이터 프로세서(3)와, 상기 제 2 입력 버퍼(4)의 클럭 신호(CLK)에 의해 데이터 프로세서(3)에서 출력되는 데이터를 래치하는 출력 데이터 래치부(6)와, 상기 출력 데이터 래치부(6)의 래치 출력 데이터를 버퍼링하여 출력하는 제 1 출력 버퍼(7)와, 상기 타이밍 제어부(5)의 제어에 의해 게이트 컨트롤 신호들과 데이터 컨트롤 신호들을 출력하는 제 2 출력 버퍼(8)로 구성된다.

여기서, (가)는 출력 포트 블록이다.

그러나 이와 같은 종래 기술의 액정 표시 장치의 타이밍 컨트롤러는 다음과같은 문제가 있다.

종래에 LCD 타이밍 컨트롤러는 도 2에서와 같이, ASIC 내부의 모든 신호들과 출력 신호들이 입력된 클럭에 동기되어 동작을 한다.

이때 LCD 타이밍 컨트롤러의 출력 핀들의 펄스가 동시에 상승(rising) 또는 하강(falling) 펄스로 천이(transition)하게 될 경우 출력 버퍼들이 동시에 동작함에 따라 칩에 열이 발생하게 된다.

이는 액정 표시 장치의 오동작을 유발 할 수 있다.

또한 순간적으로 파워 소모가 커짐에 따라 전원 전압 pin에 전위 변동이 발생하게 되고 이 파워/접지(power/groud) 핀들의 변동된 값이 출력 신호들에 영향을 주어 신호들의 왜곡이 발생한다.

이 경우 출력 신호들을 입력으로 받는 IC의 동작에 오동작을 발생시키는 경우가 발생한다. 또한 이렇게 왜곡된 출력신호들에 의하여 EMI 특성이 취악해진다.

본 발명은 이와 같은 종래 기술의 액정 표시 장치의 컨트롤러의 문제를 해결하기 위한 것으로, 입력된 클럭을 칩 내부에서 버퍼 또는 게이트등을 사용하여 딜레이시켜 n개의 위상차를 갖는 내부 클럭을 만든 후 출력 신호들을 n개의 그룹으로 나누어 각각에 위상 차이가 있는 클럭에 동기시켜 출력함으로써 파워의 소모를 분산하여 칩의 발열, EMI등을 개선할 수 있도록한 액정 표시 장치의 타이밍 컨트롤러를 제공하는데 그 목적이 있다.

도 1은 종래 기술의 액정 표시 장치의 컨트롤러의 구성도

도 2는 종래 기술의 출력 포트 블록의 동작 클럭 타이밍도

도 3은 본 발명에 따른 액정 표시 장치의 컨트롤러의 구성도

도 4는 본 발명에 따른 출력 위상 조정 장치의 상세 구성도

도 5는 본 발명에 따른 출력 포트 블록의 동작 클럭 타이밍도

도면의 주요 부분에 대한 부호의 설명

31. 제 1 입력 버퍼 32. 입력 데이터 래치부

33a.33b.33c. 제 1,2,3 데이터 처리부 34. 제 2 입력 버퍼

35. 타이밍 제어부

36a.36b.36c. 제 1,2,3 출력 데이터 래치부

37. 제 1 출력 버퍼 38. 제 2 출력 버퍼

39. 서브 클럭 신호 발생부

이와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시 장치의 타이밍컨트롤러는 R,G,B 데이터를 입력/래치하는 데이터 입력 수단;클럭 신호(clock),수평 동기 신호(Hsync),수직 동기 신호(Vsync),데이터 인에이블 신호(DE)를 이용하여 구동 제어 신호를 출력하는 타이밍 제어부;n개의 딜레이 버퍼 수단을 포함하고 메인 클럭(CLK)을 기준으로 각각 일정 크기의 위상차를 갖는 n개의 클럭(CLK_1, CLK_2,...CLK_n)을 발생하는 서브 클럭 신호 발생부;상기 메인 클럭을 기준으로 래치 출력되는 R,G,B 데이터를 처리하여 출력하는 n개의 데이터 처리부;상기 각각의 데이터 처리부의 출력 데이터를 각각 그룹화하여 서로 위상차를 갖는 클럭들에 동기시켜 래치 출력하는 n개의 출력 데이터 래치부;상기 타이밍 제어부의 제어에 의해 게이트 컨트롤 신호들과 데이터 컨트롤 신호들을 출력하는 출력 버퍼 수단을 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 액정 표시 장치의 타이밍 컨트롤러 및 출력 위상 조정 장치에 관하여 상세히 설명하면 다음과 같다.

도 3은 본 발명에 따른 액정 표시 장치의 컨트롤러의 구성도이고, 도 4는 본 발명에 따른 출력 위상 조정 장치의 상세 구성도이다.

그리고 도 5는 본 발명에 따른 출력 포트 블록의 동작 클럭 타이밍도이다.

본 발명은 복수개의 위상차를 갖는 클럭을 만든 후 이 클럭을 사용하여 출력되는 시그널이 위상차를 갖도록 하여 출력 신호들이 동시에 천이하여 발생하는 과도한 파워 소모를 분산할 수 있도록한 것이다.

이와 같은 본 발명은 LCD 타이밍 컨트롤용 ASIC에 적용하는 것을 우선으로 하나, 이에 한정되지 않고 ASIC 관련 전제품에 적용 가능함은 당연하다.

그 구성은 도 3에서와 같이, R,G,B 데이터를 입력받는 제 1 입력 버퍼(31)와, 상기 제 1 입력 버퍼(31)의 R,G,B 데이터를 래치 출력하는 입력 데이터 래치부(32)와, 클럭 신호(clock),수평 동기 신호(Hsync),수직 동기 신호(Vsync),데이터 인에이블 신호(DE)를 입력 받아 타이밍 제어부(35)로 출력하는 제 2 입력 버퍼(34)와, 상기 제 2 입력 버퍼(34)의 메인 클럭 신호(CLK)에 의해 각각 R,G,B 데이터를 처리하여 출력하는 제1,2,3 데이터 처리부(33a)(33b)(33c)로 구성된 데이터 프로세서(33)와, 상기 제 2 입력 버퍼(34)의 메인 클럭 신호(CLK)에 의해 제 1 데이터 처리부(33a)에서 출력되는 R 데이터를 래치하는 제 1 출력 데이터 래치부(36a)와, 메인 클럭 신호와 위상차를 갖는 제 1 서브 클럭 신호에 의해 제 2 데이터 처리부(33b)에서 출력되는 G 데이터를 래치하는 제 2 출력 데이터 래치부(36b)와, 제 1 서브 클럭 신호와 위상차를 갖는 제 2 서브 클럭 신호에 의해 제 3 데이터 처리부(33c)에서 출력되는 B 데이터를 래치하는 제 3 출력 데이터 래치부(36c)와, 상기 제 1,2,3 출력 데이터 래치부(36a)(36b)(36c)의 래치 출력 데이터를 버퍼링하여 출력하는 제 1 출력 버퍼(37)와, 상기 타이밍 제어부(35)의 제어에 의해 게이트 컨트롤 신호들과 데이터 컨트롤 신호들을 출력하는 제 2 출력 버퍼(38)와, 메인 클럭 신호를 딜레이시켜 각각 위상차를 갖는 서브 클럭 신호들을 출력하는 서브 클럭 신호 발생부(39)를 포함하여 구성된다.

물론, 서브 클럭 신호 발생부(30)에서 필요에 따라 서브 클럭 신호들을 n 개까지 발생시킬 수 있음은 당연하다. 여기서, (나)는 출력 포트 블록이다.

본 발명에서는 도 4에서 같이 입력된 클럭을 칩 내부에서 버퍼 또는 게이트등을 사용하여 딜레이시켜 n개의 위상차를 갖는 내부 클럭을 만든 후 출력 신호들을 n개의 그룹으로 나누어 각각에 위상차를 갖는 클럭에 동기시켜 출력함으로써 파워 소모를 분산하여 칩의 발열, EMI등을 개선한다.

이와 같은 본 발명의 내용을 적용할 경우의 LCD 타이밍 컨트롤러 내부의 블록 다이어그램은 도 3에서와 같다.

입력되는 클럭을 딜레이 버퍼 2개을 사용하여 서로 다른 위상을 갖는 클럭을 3개 만들고 R/G/B 데이터 블록을 3개의 R/G/B 데이터 그룹으로 나누어 시간 차이를 갖는 3개의 서로 다른 클럭에 동기하여 R/G/B 데이터를 출력한다.

도 5에서의 출력 포트 블록(output port block)의 동작 파형을 보면 출력되는 데이터들이 시간적으로 차이를 두며 출력함에 따라 순간적으로 많은 전류 소모에 따른 문제를 개선할 수 있다.

이와 같은 본 발명에 따른 액정 표시 장치의 타이밍 컨트롤러 및 출력 위상 조정 장치는 다음과 같은 효과가 있다.

첫째, ASIC의 출력 버퍼들이 동시에 천이하는 것을 억제하고 시간차를 두고 출력함으로써 순간적으로 과도한 전류 변화에 따를 발열을 억제한다.

둘째, 파워 소모를 분산하여 전원의 불안정에 따른 출력 신호의 왜곡 현상을 해결하여 출력 신호를 안정화하여 타이밍 마진을 개선할 수 있다.

셋째, 출력 신호에 유입되는 노이즈 성분을 억제함으로써 EMI 특성을 개선할 수 있다.

Claims (3)

1. R,G,B 데이터를 입력/래치하는 데이터 입력 수단;

   클럭 신호(clock),수평 동기 신호(Hsync),수직 동기 신호(Vsync),데이터 인에이블 신호(DE)를 이용하여 구동 제어 신호를 출력하는 타이밍 제어부;

   n개의 딜레이 버퍼 수단을 포함하고 메인 클럭(CLK)을 기준으로 각각 일정 크기의 위상차를 갖는 n개의 클럭(CLK_1, CLK_2,...CLK_n)을 발생하는 서브 클럭 신호 발생부;

   상기 메인 클럭을 기준으로 래치 출력되는 R,G,B 데이터를 처리하여 출력하는 n개의 데이터 처리부;

   상기 각각의 데이터 처리부의 출력 데이터를 각각 그룹화하여 서로 위상차를 갖는 클럭들에 동기시켜 래치 출력하는 n개의 출력 데이터 래치부;

   상기 타이밍 제어부의 제어에 의해 게이트 컨트롤 신호들과 데이터 컨트롤 신호들을 출력하는 출력 버퍼 수단을 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치의 타이밍 컨트롤러.
2. 제 1 항에 있어서, 데이터 처리부는 각각 R,G,B 데이터를 처리하는 제 1,2,3 데이터 처리부로 구성되는 것을 특징으로 하는 액정 표시 장치의 타이밍 컨트롤러.
3. 제 1 항에 있어서, 출력 데이터 래치부는 각각 R 데이터,G 데이터,B 데이터로 그룹화하여 각각 일정 크기의 위상차를 갖는 제 1,2,3 클럭 신호(CLK_1)(CLK_2)(CLK_3)에 각각 동기시켜 출력하는 제 1,2,3 출력 데이터 래치부로 구성되는 것을 특징으로 하는 액정 표시 장치의 타이밍 컨트롤러.