KR20020057025A - 박막 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 제조 방법이 개시되어 있다. 본 발명의 구성은, 투명절연기판위에 제 1 마스크 공정을 이용하여 게이트 및 TFT부를 형성하는 단계; 상기 게이트위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막위에 소오스/드레인 메탈과 제 1 ITO막을 연속하여 형성하고, 제 2 마스크 공정을 이용하여 데이터 신호선과 TFT부의 소오스/드레인 부를 형성하는 단계; 상기 제 1 ITO 표면에 a-Si 채널층을 형성하는 단계; 상기 전체 구조의 상면에 보호막을 형성하고, 제 4 마스크 및 식각 공정을 이용하여 상기 제1ITO를 노출시키는 단계; 및 제5마스크공정을 이용하여 상기 제1 ITO의 노출된 부분을 통해 상기 제1ITO와 접속되는 제 2 ITO을 형성하는 단계;를 포함하여 구성된다. 따라서, n+ a-Si를 성막하지 않고 오옴 층을 형성하여 별도의 백 채널을 에칭 공정 없이 박막 트랜지스터를 제작할 수 있어 a-Si 채널 층의 두께를 기존 방식보다 줄일 수 있어 생산 원가를 절감할 수 있다.
Description
본 발명은 박막 트랜지스터 액정표시장치(TFT-LCD) 제조 방법에 관한 것으로, 특히 5 마스크(Mask)를 이용한 제조 공정으로 n+ a-Si를 성막하지 않고 오옴(Ohmic) 층을 형성하여, 별도의 백 채널(Back Channel)을 에칭공정없이 박막트랜지스터(TFT)를 제조할 수 있는 박막 트랜지스터(TFT) 제조방법에 관한 것이다.
일반적으로, 종래의 박막 트랜지스터 (TFT-LCD) 제조 공정에서는 n+ a-Si을 성막하여 오옴(Ohmic) 층을 형성하고, 백 채널(Back Channel)을 에칭하여 박막 트랜지스터(TFT)를 제작하는 기술을 적용한다.
기존의 5Mask 제조 기술에서는 백 채널(Back channel)을 에칭하는 공정을 적용하여 오옴 층(Ohmic Layer)인 n+a-Si과 Active Channel Layer인 a-Si을 에칭하여 TFT의 소오스(Source)부와 드레인(Drain)부를 분리시켜 박막 트랜지스터(Thin Film Transistor:TFT)를 제조하는 기술이다. 이때, 백 채널(Back Channel) 에칭시 a-Si이 플라즈마(Plasma)에 의해 손해(Damage)를 받기 때문에 박막 트랜지스터(TFT)의 특성 저하를 유발한다.
참고로, 7 Mask 공정을 이용하여 제작한 TFT의 누설 전류는 약 1 pA이나, 기존의 5 Mask 공정으로 제작한 백 채널(Back Channel Etch) 형태의 TFT는 약 20 ∼ 30 pA 정도의 높은 누설 전류를 가진다
상기 박막 트랜지스터의 특성 저하를 방지하기 위해 a-Si의 두께를 2000Å 정도로 성막하여 손해(Damage)를 최소화하고 있으나, 성막 두께의 불균일 및 에칭 불균일에 의해 판넬(Panel)의 위치에 따른 박막 트랜지스터(TFT)의 특성에 차이가 발생하고, 백 채널(Back Channel) 에칭에 의한 플라즈마 손상(Plazama Damage)로 인하여 누설 전류(Leakage Current)가 증가하여 TFT 특성 저하 및 판넬(Panel)의 화면 품위 저하가 발생하는 문제점이 있다.
이에 본 발명은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 백 채널(Back Channel) 에칭에 의한 누설 전류(Leakage Current)의 상승을 억제할 수 있고, 오옴 층 성막 및 에칭 공정이 생략하여 공정을 단순화시킬수 있는 박막 트랜지스터 제조 방법을 제공함에 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 의한 박막 트랜지스터 제조 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
1: 유리 기판2: 게이트
3: 게이트 절연체4a: 소오스(S)
4b: 드레인(D)5: 제1 ITO
6: a-Si7: PVX(보호막)
8: 제2 ITO(화소 전극)
상기 본 발명의 목적을 달성하기 위한 본 발명은, 투명절연기판위에 제 1 마스크 공정을 이용하여 게이트 및 TFT부를 형성하는 단계; 상기 게이트위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막위에 소오스/드레인 메탈과 제 1 ITO막을 연속하여 형성하고, 제 2 마스크 공정을 이용하여 데이터 신호선과 TFT부의 소오스/드레인 부를 형성하는 단계; 상기 제 1 ITO 표면에 a-Si 채널층을 형성하는 단계; 상기 전체 구조의 상면에 보호막을 형성하고, 제 4 마스크 및 식각 공정을 이용하여 상기 제1ITO를 노출시키는 단계; 및 제5마스크공정을 이용하여 상기 제1 ITO의 노출된 부분을 통해 상기 제1ITO와 접속되는 제 2 ITO을 형성하는 단계;를 포함하는 것을 특징으로한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면들을 참조하여 상세하게 설명한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 의한 오옴 층 성막 및 에칭 공정이 없는 박막 트랜지스터 제조 공정 단면도이다.
본 발명에 따른 박막트랜지스터 제조방법은, 도 1a에 도시된 바와같이, 제 1 증착 공정에서 하부기판용 된 유리기판(Glass substrate)(1) 위에 몰리브덴 텅스텐 합금(MoW)으로 된 게이트(Gate)(2)를 증착하고, 제 1 마스크(Mask) 공정에서 패터닝(patterning)하여 게이트 신호선 및 TFT부(2)를 형성한다.
그다음, 도 1b에 도시된 바와같이, 제 2 증착 공정에서는 상기 유리기판에 증착된 게이트위에 게이트 절연막(Gate Insulator)(3)를 형성한다.
이어서, 도 1c에 도시된 바와같이, 제 3 증착 공정에서는 상기 게이트절연막(3)위에 소오스/드레인용(Source/Drain)(4a/4b)메탈을 형성하고, 연속하여 제 1 ITO(Indium Tin Oxide)(5)를 형성한다. 그다음, 제 2 마스크 공정에 의해 데이터 신호선과 TFT부의 소오스/드레인 부(4a, 4b)를 형성한다.
그다음, 도 1d에 도시된 바와같이, 제 3 공정에서는 상기 제 1 ITO 표면에 PH3 플라즈마(plasma) 처리한후 a-Si 채널층(Channel)을 형성하고, 상기 제 1 ITO 표면(5)에 InPOx를 형성하여 a-Si(6)과 오믹접촉이 되도록 형성한다.
이어서, 도 1e에 도시된 바와같이, 제 3 마스크(Mask) 공정에서는 활성 영역(Active Area)을 정의하고, 제 4 공정에서 PVX 보호막(Passivation)(7)을 증착하고, 제 4 마스크 및 식각(Mask & Etch) 공정을 통해 비어홀(Via Hole)(미도시)을 형성한다.
그 다음, 도 1f에 도시된 바와같이, 제 5 공정에서 TFT부의 드레인 우측 상단에 제 2 ITO(Pixel 전극)을 증착하여, 마스크 및 식각(Mask & Etch) 공정을 통해 ITO 화소패턴(pixel pattern)(8)을 형성한다.
이어서, 제5 마스크 박막 트랜지스터 액정표시장치(TFT-LCD) 제조 공정 중에서 상기 제 1 공정의 금속 배선으로 Mo, MoW, top Al/bottom Mo, 또는 Mo/Al/Mo 구조를 배선 금속으로 사용하고, PH3 플라즈마(Plasma) 처리로 ITO화소패턴과 a-Si을오믹(Ohmic) 접촉하고, n+ a-Si 오믹층(Ohmic Layer)을 형성하고 박막 트랜지스터를 제작한다.
제5 마스크 구조에서, 상기 소오스/드레인(S/D) 메탈과 상기 ITO화속패턴을 동시에 형성하고, 상기 S/D 메탈은 데이터(Data) 신호선으로 하고, 상기 S/D 메탈 상부의 ITO화소패턴은 오믹층(Ohmic Layer)으로 사용하고, 제 1 ITO가 S/D의 오믹 영역(Ohmic Area)에 패턴되어 a-Si과 오믹층으로 적용되고, 게이트 및 보호막 절연체(passivation Insulator)로 SiN, SiON, SiO2 단일 필름 또는 SiN/SiON, SiN/SiO2다층의 필름을 적용한다.
이때, 상기 PH3 플라즈마 처리 조건은 PH3 전력(Power)은 500 ∼ 1500W, 플라즈마 처리 온도는 250 ∼ 350 ℃에서 적용하고, 플라즈마 처리 시간은 10 초 ∼ 60초로 적용한다.
a-Si 활성층(Active Layer) 형성시에 PH3 플라즈마 처리후 연속하여 a-Si을 형성하여 오믹층 형성 및 a-Si 채널층(Channel Layer)을 형성하고, a-Si의 두께는 100 ∼ 1000 Å을 적용한다.
여기서, 상기 도 1d에서와같이, 제 4 공정으로 a-Si 성막 전 PH3 플라즈마 처리하여 PH3의 H 라디컬에 의해 ITO의 산소결합이 깨어지고 P와 In이 결합하게 된다.
이때, In-O의 결합력이 In-POx 보다 작기 때문에 ITO 표면에 InPOx의 얇은 층이 형성된다. PH3 플라즈마 처리 후 연속하여 a-Si을 형성하게 된다. 또한, ITO표면의 InPOx 결합이 a-Si 형성시 SiH4의 H 라디컬에 의해 에칭된다. 즉, a-Si막 분위기에서 ITO 표면에 형성된 InPOx이 SiH4의 H 라디컬에 의해 에칭이 되고, PH, PH2 라디컬 및 PH3 분자형태로 분리되어 a-Si과 ITO 계면에 비정질실리콘층이 도핑된 효과를 주기 때문에 오옴 접촉(Ohmic Contact)이 가능하게 된다.
도 2e에 도시된 바와같이, 소오스(Source)의 픽셀(Pixel) 부를 연결하기 위한 Via-Hole과 게이트, 데이터 패드(Data Pad)부의 절연체(Insulator)을 개구한다. 도 2f에 도시된 바와같이, 상기 제 2 ITO(8)를 형성한 후, 제 5 Mask 공정으로 ITO화소패턴(8)을 패터닝한다.
따라서, 5 마스크를 이용한 제조 공정으로 n+ a-Si를 형성하지 않고 오믹층을 형성하여 별도의 백 채널을 에칭공정없이도 박막 트랜지스터를 제작할 수 있어 a-Si 채널 층의 두께를 기존 방식보다 줄일 수 있어 생산 원가를 절감할 수 있다.
상술한 바와 같이, 본 발명에 따른 오믹층 형성 및 에칭공정이 없는 박막 트랜지스터 제조 방법은 오믹층(Ohmic Layer)인 n+ a-Si 막의 형성공정을 적용하지 않고 오믹층(Ohmic layer)을 형성할 수 있고, a-Si 채널(Channel)층의 두께를 기존의 방식보다 줄일 수 있어 생산 원가를 절감할 수 있다.
또한, n+ a-Si 성막을 하지 않고 오옴 층을 형성하기 때문에 별도의 백 채널(Back Channel) 에칭이 필요 없으며, 백 채널 에칭을 하지 않으므로 에칭시 발생하는 플라즈마 손상(Plasma Damage)이 없으므로 채널층(Channel Layer)인 a-Si의 두께를 줄일 수 있어 생산 원가를 절감할 수 있는 효과가 있다.
그리고, 본 발명에서는 n+ a-Si 성막 및 에칭 공정을 생략할 수 있고, 두께가 얇은 a-Si 채널층을 적용할 수 있으므로, 박막 트랜지스터(TFT) 공정 단순화 및 TFT의 성능의 향상을 기대할 수 있고, 막의 균일성이 불량한 n+ a-Si 대신 ITO를 사용함으로써 LCD 패널의 대형화에 유리하다.
Claims (7)
- 투명절연기판위에 제 1 마스크 공정을 이용하여 게이트 및 TFT부를 형성하는 단계;상기 게이트위에 게이트 절연막을 형성하는 단계;상기 게이트 절연막위에 소오스/드레인 메탈과 제 1 ITO막을 연속하여 형성하고, 제 2 마스크 공정을 이용하여 데이터 신호선과 TFT부의 소오스/드레인 부를 형성하는 단계;상기 제 1 ITO 표면에 a-Si 채널층을 형성하는 단계;상기 전체 구조의 상면에 보호막을 형성하고, 제 4 마스크 및 식각 공정을 이용하여 상기 제1ITO를 노출시키는 단계; 및제5마스크공정을 이용하여 상기 제1 ITO의 노출된 부분을 통해 상기 제1ITO와 접속되는 제 2 ITO을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제1항에 있어서, 게이트는 Mo, MoW, 상부Mo/하부Al(Nd), 또는 Mo/Al/Mo 구조중에서 어느 하나를 사용하는 것을 특징으로하는 특징으로 하는 박막 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 제1ITO를 PH3 플라즈마(Plasma) 처리하는 단계를 더포함하는 것을 특징으로하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 제 1 ITO는 오옴 층(Ohmic Layer)으로 사용하는 것을 특징으로하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 보호막은 SiN, SiON, SiO2 단일 막 또는 SiN/SiON, SiN/SiO2다층의 막으로 형성하는 것을 특징으로하는 박막트랜지스터 제조방법.
- 제3항에 있어서, 상기 PH3 플라즈마 처리 조건은 PH3 전력(Power)은 500 ∼ 1500W, 플라즈마 처리 온도는 250 ∼ 350 ℃에서 적용하고, 플라즈마 처리 시간은 10 초 ∼ 60초로 적용하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 a-Si 막의 두께는 100 ∼ 1000 Å을 적용하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
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