KR20020055152A - method for manufacturing of transistor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히 멀티-입력신호를 갖는 NOR 게이트에서 입력신호의 개수에 상관없이 트랜지스터의 소오스 영역을 모든 트랜지스터가 레이아웃상에서 공유하게 함으로써 면적을 감소시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device, and more particularly to fabricating a transistor of a semiconductor device capable of reducing the area by allowing all transistors to share the source region of the transistor in a layout regardless of the number of input signals in a NOR gate having a multi-input signal. It is about a method.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 트랜지스터 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a transistor manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1은 일반적인 다중-입력신호를 갖는 트랜지스터의 회로도이고, 도 2는 도 1의 A 부분을 개략적으로 나타낸 레이아웃도이다.1 is a circuit diagram of a transistor having a general multi-input signal, and FIG. 2 is a layout diagram schematically illustrating a portion A of FIG. 1.
도 1 및 도 2에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)의 일정영역에 활성영역(10)을 정의한 후, 상기 활성영역과 수직한 방향으로 일정간격을 가지고 형성되는 복수개의 게이트 라인(20)과, 상기 게이트 라인(20) 양측면 불순물 이온주입 공정을 통해 상기 활성영역(10)에 형성되는 소오스 영역(S) 및 드레인 영역(D)과, 상기 게이트 라인(20)과 같은 방향으로 사이에 상기 소오스 영역(S)과 드레인 영역(D)에 연결되도록 형성되는 복수개의 메탈 라인(30)으로 구성된다. 이때, 상기 소오스 영역(S)과 연결된 메탈라인(30)은 서로 연결되어 있고, 상기 드레인 영역(D)과 연결된 메탈라인(30)도 서로 연결되어 있다.1 and 2, after defining the active region 10 in a predetermined region of a semiconductor substrate (not shown), a plurality of gates are formed at a predetermined interval in a direction perpendicular to the active region. A source region S and a drain region D formed in the active region 10 through a line 20, an impurity ion implantation process on both sides of the gate line 20, and the same direction as the gate line 20. The plurality of metal lines 30 are formed to be connected to the source region S and the drain region D therebetween. In this case, the metal lines 30 connected to the source region S are connected to each other, and the metal lines 30 connected to the drain region D are also connected to each other.
한편, 상기 소오스 영역(S)이 도 1과 같이 회로상에서는 공통단자임에도 불구하고 도 2의 레이아웃도에서는 입력수가 늘어남에 따라 계속 트랜지스터의 소오스 영역(S)이 요구된다. 즉, 소오스 영역(S)은 단지 2개의 입력 신호에 대해서만 공통 단자로 작용한다.On the other hand, although the source region S is a common terminal on the circuit as shown in FIG. 1, the source region S of the transistor is required as the number of inputs increases in the layout diagram of FIG. 2. That is, the source region S serves as a common terminal only for two input signals.
따라서, 트랜지스터 전체면적은 n개의 입력을 가질 경우 소오스 영역의 면적이 n/2배만큼 드레인 영역의 면적이 n/2+1배만큼 늘어나므로 입력신호의 개수가 많아질수록 면적이 그만큼 늘어나게 되는 문제점이 있다.Therefore, when the total area of the transistor has n inputs, the area of the source region increases by n / 2 times the area of the drain region by n / 2 + 1 times, so that the area increases as the number of input signals increases. There is this.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 트랜지스터의 입력 개수와 상관없이 트랜지스터의 소오스 영역을 모든 트랜지스터의 레이아웃도상에서 공유하게 함으로써 트랜지스터의 면적을 감소시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. In the transistor manufacturing method of a semiconductor device capable of reducing the area of a transistor by sharing a source region of the transistor on the layout diagram of all transistors regardless of the number of transistor inputs. It is about.
도 1은 일반적인 다중-입력신호를 갖는 트랜지스터의 회로도1 is a circuit diagram of a transistor having a general multi-input signal.
도 2는 도 1의 A 부분을 개략적으로 나타낸 레이아웃도2 is a layout diagram schematically illustrating a portion A of FIG. 1;
도 3은 본 발명의 일실시예에 따른 다중 입력신호를 갖는 트랜지스터의 개략적인 레이아웃도3 is a schematic layout diagram of a transistor having multiple input signals according to an embodiment of the present invention;
도 4는 본 발명의 일실시예에 따른 입력신호 별로 게이트 라인을 격리시킨 것을 나타낸 트랜지스터의 레이아웃도4 is a layout diagram illustrating a transistor insulated by a gate line for each input signal according to an exemplary embodiment of the present invention.
도 5는 도 4의 A-A′선을 나타낸 단면도5 is a cross-sectional view taken along the line A-A 'of FIG.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
40 : 활성영역 50 : 게이트 라인40: active area 50: gate line
60a,60b : 금속라인60a, 60b: Metal line
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은 반도체 기판에 활성영역을 정의한 후, 상기 반도체 기판상에 다각형 구조를 갖는 게이트 라인을 형성하는 공정과, 상기 다각형 구조의 게이트 라인 양측면의 상기 활성영역에 소오스/드레인 영역을 형성하는 공정과, 상기 소오스/드레인 영역과 연결되도록 금속배선을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.The transistor manufacturing method of the semiconductor device of the present invention for achieving the above object is a process for forming a gate line having a polygonal structure on the semiconductor substrate after defining an active region on the semiconductor substrate, and the gate line of the polygonal structure And forming a source / drain region in the active region on both sides, and forming a metal wiring to be connected to the source / drain region.
상기 특징의 바람직한 실시예는 상기 다각형 구조의 게이트 라인을 입력신호별로 격리시키기 위해 마스크 공정을 통해 상기 다각형 구조의 게이트 라인 격리 부위를 식각하는 공정을 포함하여 이루어짐을 특징으로 한다.According to a preferred embodiment of the present invention, the gate line isolation portion of the polygonal structure may be etched through a mask process to isolate the gate line of the polygonal structure for each input signal.
상기 특징의 바람직한 실시예는 상기 다각형 구조의 게이트 라인을 링-타입의 게이트 라인으로 형성하는 것을 특징으로 한다.A preferred embodiment of the feature is characterized in that the gate line of the polygonal structure is formed as a ring-type gate line.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 트랜지스터 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a transistor manufacturing method of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 일실시예에 따른 다중 입력신호를 갖는 트랜지스터의 개략적인 레이아웃도이다.3 is a schematic layout diagram of a transistor having multiple input signals according to an embodiment of the present invention.
도 3에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)의 일정영역에 활성영역(40)을 정의한 후, 상기 반도체 기판 전면에 폴리실리콘층을 증착한다.As shown in FIG. 3, the active region 40 is defined in a predetermined region of a semiconductor substrate (not shown), and then a polysilicon layer is deposited on the entire surface of the semiconductor substrate.
그리고 포토공정을 통해 상기 폴리실리콘층을 다각형 형태로 패터닝하여 복수개의 다각형 구조를 갖는 게이트 라인(50)을 형성한다.The polysilicon layer is patterned in a polygonal shape through a photo process to form a gate line 50 having a plurality of polygonal structures.
이어, 상기 다각형 게이트 라인(50)을 마스크로 하여 불순물 이온주입 공정을 실시하여 상기 활성영역(40)에 소오스 영역(S)과 드레인 영역(D)을 형성한 후, 상기 다각형 게이트 라인(50)을 포함한 전면에 절연막을 형성한다.Subsequently, an impurity ion implantation process is performed using the polygon gate line 50 as a mask to form a source region S and a drain region D in the active region 40, and then the polygon gate line 50. An insulating film is formed on the entire surface including the.
이어서, 상기 소오스 영역(S)과 드레인 영역(D)이 소정부분 노출되도록 상기 절연막을 식각 제거한 후, 상기 소오스 영역(S), 드레인 영역(D)과 연결되도록 복수개의 금속배선(60a,60b)을 형성한다. 이때, 상기 소오스 영역(S)과 연결된 금속배선(60b)은 서로 연결되어 있고, 상기 드레인 영역(D)과 연결된 금속배선(60a)도 서로 연결되어 있다.Subsequently, the insulating layer is etched away so that the source region S and the drain region D are exposed to a predetermined portion, and then the plurality of metal wires 60a and 60b are connected to the source region S and the drain region D. FIG. To form. In this case, the metal wiring 60b connected to the source region S is connected to each other, and the metal wiring 60a connected to the drain region D is also connected to each other.
도 4는 본 발명의 일실시예에 따른 입력신호 별로 게이트 라인을 격리시킨 것을 나타낸 트랜지스터의 레이아웃도이다.4 is a layout diagram of a transistor insulated from gate lines for respective input signals according to an exemplary embodiment of the present invention.
도 4에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)의 일정영역에 다각형 형태의 활성영역(40)을 정의한 후, 상기 반도체 기판 전면에 폴리실리콘층을 증착한다.As shown in FIG. 4, a polygonal active region 40 is defined in a predetermined region of a semiconductor substrate (not shown), and then a polysilicon layer is deposited on the entire surface of the semiconductor substrate.
그리고 포토공정을 통해 상기 폴리실리콘층을 선택적으로 패터닝하여 복수개의 게이트 라인(50)을 형성한다.The polysilicon layer is selectively patterned through a photo process to form a plurality of gate lines 50.
이어, 상기 게이트 라인(50)을 마스크로 하여 불순물 이온주입 공정을 실시하여 상기 다각형 형태의 활성영역(50)에 소오스 영역(S)과 드레인 영역(D)을 형성하고 상기 게이트 라인(50)상에 포토레지스트를 증착하고 노광 및 현상공정을 포토레지스트를 패터닝한 후, 상기 포토레지스트를 마스크로 상기 게이트 라인(50)을 선택적으로 식각한다. 즉, 도 5에 도시한 바와 같이 상기 식각된 게이트 라인()은 일반 트랜지스터를 형성한 후 패터닝하여 없어지기 때문에 이 영역은 위에 게이트 라인 영역만 없다뿐이지 MOS 트랜지스터의 채널과 동일한 조건을 가지게 되므로 소오스 영역과 드레인 영역간의 단락을 막을 수 있다.Subsequently, an impurity ion implantation process is performed using the gate line 50 as a mask to form a source region S and a drain region D in the polygonal active region 50, and then on the gate line 50. After the photoresist is deposited and the photoresist is patterned for exposure and development, the gate line 50 is selectively etched using the photoresist as a mask. That is, as shown in FIG. 5, since the etched gate line is patterned and then disappears after forming a general transistor, this region has only the gate line region thereon, and has the same condition as the channel of the MOS transistor. A short circuit between the drain and the drain region can be prevented.
이어서, 상기 게이트 라인(50)을 포함한 전면에 절연막을 형성하고, 상기 소오스 영역(S)과 드레인 영역(D)이 소정부분 노출되도록 상기 선택적으로 절연막을 식각 제거한 후, 상기 소오스 영역(S), 드레인 영역(D)과 연결되도록 복수개의 금속배선을 형성한다. 이때, 상기 소오스 영역(S)과 연결된 금속배선은 서로 연결되어 있고, 상기 드레인 영역(D)과 연결된 금속배선도 서로 연결되어 있다.Subsequently, an insulating film is formed on the entire surface including the gate line 50, and the insulating film is selectively etched away so that the source region S and the drain region D are exposed to a predetermined portion, and then the source region S, A plurality of metal wires are formed to be connected to the drain region D. In this case, the metal wires connected to the source region S are connected to each other, and the metal wires connected to the drain region D are also connected to each other.
도 5는 도 4의 A-A′선을 나타낸 단면도이다.5 is a cross-sectional view illustrating a line AA ′ of FIG. 4.
도 5에 도시한 바와 같이 NMOS 경우 채널영역은 문턱전압 조절을 위해 p 타입 이온주입을 하므로 n+- p - n+형태가 되므로 직접 단락은 발생하지 않는다.As shown in FIG. 5, since the channel region is p-type ion implanted for adjusting the threshold voltage, the channel region is n + -p-n + so that a direct short circuit does not occur.
한편, 상기 다각형 게이트 라인(50)의 일부영역을 식각한 후, 별도의 마스크 공정 없이 p+이온주입을 진행할 수 있어 소오스 영역(S)과 드레인 영역(D)간의 격리 특성을 향상시킬 수 있다.On the other hand, after etching the partial region of the polygonal gate line 50, p + ion implantation can proceed without a separate mask process to improve the isolation characteristics between the source region (S) and the drain region (D).
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 트랜지스터 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the transistor manufacturing method of the semiconductor device of the present invention has the following effects.
다중입력 신호를 갖는 로직 회로의 레이아웃을 다각형 형태의 게이트 구조와 입력 게이트의 신호 격리 마스크를 이용함으로써 트랜지스터의 면적을 감소시킬 수 있다.The layout of a logic circuit having a multi-input signal can be reduced by using a polygonal gate structure and a signal isolation mask of the input gate.
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