JP3918696B2

JP3918696B2 - Manufacturing method of semiconductor device

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Publication number: JP3918696B2
Application number: JP2002273119A
Authority: JP
Inventors: 山田　　明
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-09-19
Filing date: 2002-09-19
Publication date: 2007-05-23
Anticipated expiration: 2022-09-19
Also published as: JP2004111703A

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチ分離領域を横切って、ポリシリコン配線が形成される半導体装置の製造方法に関する。
【０００２】
【従来の技術】
複合ＩＣ等に用いられるＣＭＯＳトランジスタにおいては、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタが、通常、トレンチによって絶縁分離される。このＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタのゲートを繋ぐポリシリコン配線は、レイアウト面積を小さくするために、トレンチ分離領域を横切って配線される。
【０００３】
図５（ａ）〜（ｄ）に、トレンチ分離領域を横切ってＣＭＯＳトランジスタのゲートポリシリコン配線が形成された半導体装置の代表例を示す。図５（ａ）は、ＣＭＯＳトランジスタ５０が３個形成された半導体装置１００の平面図で、図５（ｂ）は図５（ａ）におけるＡ−Ａ’の断面図であり、図５（ｃ）は図５（ａ）におけるＢ−Ｂ’の断面図であり、図５（ｄ）は図５（ａ）におけるＣ−Ｃ’の断面図である。
【０００４】
図５（ａ）に示す半導体装置１００においては、符号３で示したＮチャンネルＭＯＳトランジスタ３０の形成領域と符号４で示したＰチャンネルＭＯＳトランジスタ４０の形成領域が、トレンチ分離領域２によって絶縁分離されている。また、ＣＭＯＳトランジスタ５０を構成しているＮチャンネルＭＯＳトランジスタ３０とＰチャンネルＭＯＳトランジスタ４０のゲートを繋ぐポリシリコン配線６は、トレンチ分離領域２を横切って配線されている。
【０００５】
尚、図５（ｂ）〜（ｄ）において、符号２１はトレンチの側壁酸化膜であり、符号２２はトレンチの埋め込みポリシリコンである。この側壁酸化膜２１と埋め込みポリシリコン２２で、トレンチ分離領域２が構成される。また、符号７はポリシリコン配線の酸化膜であり、符号８はＬＯＣＯＳ酸化膜である。
【０００６】
【発明が解決しようとする課題】
前記のようにトレンチ分離領域２を横切ってゲートを繋ぐポリシリコン配線６が形成される場合には、ポリシリコン配線６の形成過程で、トレンチ分離領域２の段差部２３でポリシリコンのエッチング残り６０が生じ易い。このため図５（ａ）〜（ｃ）に示すように、配線のショート不良が発生する。
【０００７】
そこで本発明の目的は、トレンチ分離領域を横切って、ポリシリコン配線が形成される半導体装置であっても、配線のショート不良が発生しない半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の半導体装置の製造方法は、半導体基板にトレンチ分離領域が形成され、当該トレンチ分離領域を横切って、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン配線が形成される半導体装置の製造方法であって、前記半導体基板にトレンチを形成し、当該トレンチに側壁酸化膜を形成し、半導体基板の全面にポリシリコンを堆積した後エッチバックしてトレンチ内にポリシリコンを埋め込んでトレンチ分離領域を形成し、当該トレンチ分離領域上にＬＯＣＯＳ酸化膜を形成するトレンチ分離領域形成工程と、前記半導体基板の全面に、ノンドープのポリシリコン膜を形成するポリシリコン膜形成工程と、前記ノンドープのポリシリコン膜の表面に、ｎ型もしくはｐ型のいずれか一方の不純物を導入する不純物導入工程と、前記不純物導入したポリシリコン膜をホトレジストでマスクした後、当該ホトレジストの開口部に露出するポリシリコン膜を、前記不純物導入工程によって不純物が導入された表面部分が除去されるようにエッチングし、前記トレンチ分離領域を横切って前記ポリシリコン配線のパターンを形成するエッチング工程と、前記配線パターン形成後のポリシリコン膜を熱処理して、前記不純物を拡散させ配線パターンに導電性を付与する拡散工程とを有することを特徴としている。
【００１４】
これによれば、ノンドープのポリシリコン膜の表面に導入した不純物を拡散させる工程を、配線パターンを形成するエッチング工程の後にすることにより、エッチング残りのポリシリコンには不純物がほとんど存在せず、高抵抗の状態で残存させることができる。従って、エッチング残りのポリシリコンが存在しても、電流が流れず、ショート不良が発生することはない。
【００１５】
請求項２に記載の発明は、前記ポリシリコン配線が、ＣＭＯＳトランジスタのＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを繋ぐゲート配線であることを特徴としている。
【００１６】
これによれば、トレンチ分離領域を横切ることで、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを繋ぐゲート配線のレイアウト面積を小さくすることができる。またこのゲート配線は、前述のようにショート不良が発生することもない。
【００１９】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法を、図に基づいて説明する。
【００２０】
（第１の実施形態）
図１（ａ）〜（ｄ）に、第１実施形態の製造方法によって得られた半導体装置１０１を示す。図１（ａ）は、ＣＭＯＳトランジスタ５０が３個形成された半導体装置１０１の平面図で、図１（ｂ）は図１（ａ）におけるＡ−Ａ’の断面図であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ’の断面図であり、図１（ｄ）は図１（ａ）におけるＣ−Ｃ’の断面図である。尚、図５（ａ）〜（ｄ）に示した従来の半導体装置１００と同様の部分については同一の符号を付け、その説明は省略する。
【００２１】
本実施形態の半導体装置１０１においては、図５（ａ）〜（ｃ）で示した従来のトレンチ分離領域２の段差部２３で生じていたポリシリコンのエッチング残り６０が、ポリシリコン配線６とは極性が逆の反転層６１に転換されている。例えば、ポリシリコン配線６がｎ型の場合には、ｐ型の不純物であるボロン（Ｂ）をイオン注入することによって、ｐ型の反転層６１に転換する。また、図５（ａ）〜（ｃ）のエッチング残り６０の反転層６１への転換に伴い、ゲートを繋ぐポリシリコン配線６の一部も、表面が反転層６２に転換されている。
【００２２】
以上のように形成した半導体装置１０１においては、図１（ｂ）に示すポリシリコン配線６と反転層６１，６２の境界部６３に、ＰＮ接合が形成される。このＰＮ接合６３は、逆バイアスすることで、エッチング残りの反転層６１に電流がほとんど流れないようにすることができる。これによって隣り合ったポリシリコン配線６同士を電気的に分離することができ、エッチング残りのポリシリコンが存在しても、ショート不良が発生することはない。
【００２３】
尚、ＰＮ接合は、逆バイアス時にある電圧以上になるとブレークダウンを起こすので、ポリシリコン配線６に印加される電圧に合わせて、ブレークダウン電圧を設定する必要がある。例えばポリシリコン配線６に５Ｖの電圧が印加される場合には、余裕をもって１０Ｖでブレークダウンするように、イオン注入のドーズ量を１×１０^１５／ｃｍ^２以上に調整する。
【００２４】
次に、図１（ａ）〜（ｄ）に示す半導体装置１０１の製造方法を、図２（ａ）〜（ｄ）及び図３（ａ），（ａ’）〜（ｄ），（ｄ’）に示す工程別断面図を用いて説明する。
【００２５】
図２（ａ）〜（ｄ）に示す図は、各々、図１（ｃ）もしくは図１（ｄ）に対応した部位での工程別の拡大断面図である。図２（ａ）〜（ｄ）に示した各工程では、図１（ｃ）と図１（ｄ）に対応した部位は同様の断面構造となるため、図１（ｃ）に対応した部位の断面図のみを示した。また、図３（ａ），（ａ’）〜（ｄ），（ｄ’）に示す図は、図３（ａ）〜（ｄ）が図１（ｃ）に対応した部位での工程別の断面図で、図３（ａ’）〜（ｄ’）が図１（ｄ）に対応した部位での工程別の断面図である。
【００２６】
最初に、図２（ａ）に示すように、シリコン（Ｓｉ）基板１を準備し、Ｓｉ基板１を所定の開口部を有するホトレジスト（図示を省略）でマスクした後、ドライエッチングでトレンチ２０を形成する。エッチング後に、ＣＤＥ（Chemical Dry Etching）でトレンチ２０の角を丸くし、１０００℃でアニールして、エッチングダメージを回復する。
【００２７】
次に、トレンチ２０を周囲から電気的に絶縁するために、側壁酸化膜２１を形成する。側壁酸化膜２１は、１０５０℃で熱酸化して形成し、厚さは５０００Åとする。
【００２８】
次に、図２（ｂ）に示すように、全面にポリシリコン２２を堆積した後、エッチバックして余分なポリシリコンを除去して、トレンチ２０にポリシリコン２２を埋め込む。これにより、側壁酸化膜２１と埋め込みポリシリコン２２で構成されるトレンチ分離領域２が形成される。
【００２９】
次に、図２（ｃ）に示すように、ＮチャンネルＭＯＳトランジスタの形成領域３とＰチャンネルＭＯＳトランジスタの形成領域４におけるウェルのイオン注入を行なった後、ＬＯＣＯＳ酸化膜８を形成する。ＬＯＣＯＳ酸化膜８の形成は通常用いられる一般的な方法により行なうが、この時、下に側壁酸化膜２１が形成された部分は酸化速度が遅いので、酸化膜が薄くなり、図のようにＬＯＣＯＳ酸化膜８に段差部２３が形成される。段差部２３の段差ｄは、約６５００Åである。
【００３０】
次に、図２（ｄ）に示すように、リン（Ｐ）をドープしたｎ型のポリシリコン膜６を形成する。ポリシリコン膜６の平面部の厚さａは約３７００Åで、段差部２３の厚さｂは約５０００Åになる。
【００３１】
次に、図３（ａ），（ａ’）に示すように、ポリシリコン膜６を所定の開口部を有するホトレジスト（図示を省略）でマスクした後、ドライエッチングしてパターニングし、ゲートポリシリコン配線６を形成する。（ａ）は図１（ｃ）に対応したレジストで覆われていない部位であり、（ａ’）は図１（ｄ）に対応したレジストで覆われた部位である。この時のエッチングについては、レジストの後退を考慮して、オーバーエッチング量が、１５〜２０％に設定される。このため、図３（ａ）に示すように、トレンチ分離領域２の段差部２３に、５６０〜７４５Åの厚さで、ポリシリコンのエッチング残り６０が生じる。
【００３２】
次に、図３（ｂ），（ｂ’）に示すように、ポリシリコンを熱酸化して、約１０００Åの酸化膜７を形成する。熱酸化時には酸化膜厚の半分のＳｉが使われるので、図３（ａ）のポリシリコンのエッチング残り６０は全て酸化されずに、図３（ｂ）に示すように６０〜２４５Åの厚さで残存する。この状態は従来の図５（ｃ），（ｄ）に示した状態であり、隣り合ったゲートポリシリコン配線６の間でショートが発生している。
【００３３】
次に、図３（ｃ），（ｃ’）に示すように、ホトレジストでマスク９を形成し、高濃度でボロン（Ｂ）をイオン注入する。
【００３４】
これによって図３（ｄ）に示すように、ポリシリコンのエッチング残り６０の極性がｐ型に転換され、反転層６１となる。この時、図３（ｄ’）に示すように、ポリシリコン配線６の一部も、表面が反転層６２に転換される。
【００３５】
以上のようにして、図１（ａ）〜（ｄ）に示す半導体装置１０１が完成する。
【００３６】
従って、前述のようにこの半導体装置１０１においては、エッチング残りのポリシリコンが反転層６１に転換されているため、ポリシリコン配線６と反転層６１，６２のＰＮ接合を逆バイアスすることで、ショート不良を防止できる。
【００３７】
尚、本実施形態の製造方法においては、図３（ｃ），（ｃ’）に示すｐ型不純物のイオン注入処理工程を、同じ極性である図１（ａ）のＰチャンネルＭＯＳトランジスタ４０のソース・ドレインのイオン注入工程と共有化することができる。また、ポリシリコン膜６の初期不純物がｐ型で、ｎ型不純物をイオン注入してエッチング残りを反転する場合には、図１（ａ）のＮチャンネルＭＯＳトランジスタ３０のソース・ドレインのイオン注入工程と共有化することができる。これらの共有化によって、工程数を低減することができる。
【００３８】
（第２の実施形態）
第１の実施形態では、ポリシリコン膜のエッチング残りに対して、ポリシリコン膜が含有する不純物と逆極性の不純物をイオン注入することで、ショート不良を防止する半導体装置の製造方法を示した。第２の実施形態は、ポリシリコン膜のエッチング残りに対して、酸素をイオン注入する半導体装置の製造方法に関する。
【００３９】
第１実施形態の図３（ｃ），（ｃ’）に示したイオン注入処理工程において、ポリシリコン膜６が含有する不純物と逆極性の不純物をイオン注入する代わりに、酸素（Ｏ）をイオン注入する。これによって、図１（ａ）〜（ｄ）に示す反転層６１，６２を、酸化シリコン層に転換することができる。酸化シリコンは絶縁体であり、反転層６１，６２は絶縁化される。従って、エッチング残りのポリシリコンが存在しても電流が流れず、ショート不良が発生することがなくなる。
【００４０】
（第３の実施形態）
第１および第２の実施形態では、ポリシリコン膜のエッチング残りに対して、イオン注入処理を施すことで、ショート不良を防止する半導体装置の製造方法を示した。第３の実施形態は、イオン注入処理を施すことなく、ポリシリコン膜の処理工程の順序を変えることで、エッチング残りのショート不良を防止する半導体装置の製造方法に関する。
【００４１】
本実施形態の半導体装置の製造方法を、図４（ａ），（ｂ），（ｃ），（ｃ’），（ｄ），（ｄ’）に示す工程別断面図を用いて説明する。尚、第１実施形態の半導体装置の製造方法で示した図２（ａ）〜（ｄ）及び図３（ａ），（ａ’）〜（ｄ），（ｄ’）と同様の部分については同じ符号を付け、その説明は省略する。
【００４２】
本実施形態の半導体装置の製造方法では、ＬＯＣＯＳ酸化膜８の形成工程までは、第１実施形態の図２（ａ）〜（ｃ）で示した工程と同様に行なう。
【００４３】
次に、図４（ａ）に示すように、基板の全面にポリシリコン膜６３を形成する。第１実施形態の図２（ｄ）ではリン（Ｐ）をドープしたｎ型のポリシリコン膜６を形成したが、本実施形態で最初に形成するポリシリコン膜６３は、不純物を含有しないノンドープのポリシリコン膜で、ほぼ絶縁体である。ポリシリコン膜６３の厚さについては図２（ｄ）のポリシリコン膜６と同様に設定し、平面部の厚さａが約３７００Åで、段差部２３の厚さｂが約５０００Åになる。
【００４４】
次に、図４（ｂ）に示すように、ポリシリコン膜６３の全面にリン（Ｐ）を浅くイオン注入して、ポリシリコン膜６３の表面にｎ型の不純物導入層６４を形成する。不純物導入層６４の厚さは、１０００〜２０００Åに設定する。
【００４５】
次に、図４（ｃ），（ｃ’）に示すように、第１実施形態の図３（ａ），（ａ’）と同様にして、不純物導入層６４が形成されたポリシリコン膜６３をホトレジスト（図示を省略）でマスクした後、ドライエッチングしてパターニングする。
【００４６】
このドライエッチングによって、図４（ｃ’）に示すように、レジストで覆われた部位ではポリシリコン膜６３と不純物導入層６４がそのまま残存する。一方、レジストで覆われていない部位では、不純物導入層６４およびポリシリコン膜６３が表面からエッチングされるが、図４（ｃ）に示すように段差部２３に、５６０〜７４５Åの厚さでポリシリコン膜６３のエッチング残りが生じる。但し、エッチング残り６３は、前記のノンドープのポリシリコン膜であり、導電性はない。
【００４７】
次に、図４（ｄ’）に示すように、パターン形成後の半導体基板を熱処理して、不純物導入層６４内のリン（Ｐ）をポリシリコン膜６３に拡散させ、不純物導入層６４とポリシリコン膜６３をｎ型のポリシリコン膜６５に転換する。これによって、ｎ型に転換されたポリシリコン膜６５が全体として導電性を有するようになり、ゲートポリシリコン配線として利用される。
【００４８】
一方、図４（ｄ）に示すように、段差部２３に存在するエッチング残り６３は、不純物導入層６４が存在しないために拡散が起きず、変化しない。従って、導電性も付与されない。
【００４９】
以上のように、本実施形態では、ノンドープのポリシリコン膜６３の表面に不純物を導入し、導入した不純物の拡散工程を、エッチングして配線パターンを形成した後に実施する。これにより、エッチング残りが生じても、エッチング残りのポリシリコン膜６３には不純物がほとんど存在せず、高抵抗の状態で残存させることができる。従って、エッチング残りのポリシリコン膜６３が存在しても電流が流れず、ショート不良が発生することはない。
【００５０】
（他の実施形態）
上記各実施形態においては、半導体装置にｎ型のポリシリコン配線を形成する場合の製造方法を示したが、ｐ型のポリシリコン配線を形成する場合も同様の製造方法を用いることができる。但し、第１実施形態でｐ型のポリシリコン配線を形成する場合には、イオン注入処理工程でｎ型の不純物をイオン注入し、極性を逆転する必要がある。
【００５１】
また上記各実施形態はＣＭＯＳトランジスタのゲートを繋ぐポリシリコン配線の場合について示したが、これに限らず、本発明の製造方法はトレンチ分離領域を横切る任意のポリシリコン配線に適用して効果的である。
【図面の簡単な説明】
【図１】本発明における第１実施形態の製造方法によって得られた半導体装置で、（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’の断面図であり、（ｃ）は（ａ）におけるＢ−Ｂ’の断面図であり、（ｄ）は（ａ）におけるＣ−Ｃ’の断面図である。
【図２】（ａ）〜（ｄ）は、本発明における第１実施形態の製造方法を示す工程別拡大断面図である。
【図３】（ａ），（ａ’）〜（ｄ），（ｄ’）は、本発明における第１実施形態の製造方法を示す工程別断面図である。
【図４】（ａ），（ｂ），（ｃ），（ｃ’），（ｄ），（ｄ’）は、本発明における第３実施形態の製造方法を示す工程別断面図である。
【図５】従来の製造方法によって得られた半導体装置で、（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’の断面図であり、（ｃ）は（ａ）におけるＢ−Ｂ’の断面図であり、（ｄ）は（ａ）におけるＣ−Ｃ’の断面図である。
【符号の説明】
１００，１０１半導体装置
１シリコン（Ｓｉ）基板
２トレンチ分離領域
２０トレンチ
２１側壁酸化膜
２２埋め込みポリシリコン
２３段差部
３ＮチャンネルＭＯＳトランジスタの形成領域
３０ＮチャンネルＭＯＳトランジスタ
４ＰチャンネルＭＯＳトランジスタの形成領域
４０ＰチャンネルＭＯＳトランジスタ
５０ＣＭＯＳトランジスタ
６ポリシリコン配線
６０エッチング残り
６１，６２反転層
６３境界部
７酸化膜
８ＬＯＣＯＳ酸化膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device in which a polysilicon wiring is formed across a trench isolation region.
[0002]
[Prior art]
In a CMOS transistor used for a composite IC or the like, an N channel MOS transistor and a P channel MOS transistor are usually insulated and separated by a trench. The polysilicon wiring connecting the gates of the N-channel MOS transistor and the P-channel MOS transistor is wired across the trench isolation region in order to reduce the layout area.
[0003]
5A to 5D show typical examples of a semiconductor device in which a gate polysilicon wiring of a CMOS transistor is formed across the trench isolation region. FIG. 5A is a plan view of the semiconductor device 100 in which three CMOS transistors 50 are formed, and FIG. 5B is a cross-sectional view taken along the line AA ′ in FIG. ) Is a cross-sectional view taken along the line BB ′ in FIG. 5A, and FIG. 5D is a cross-sectional view taken along the line CC ′ in FIG.
[0004]
In the semiconductor device 100 shown in FIG. 5A, the formation region of the N channel MOS transistor 30 indicated by reference numeral 3 and the formation region of the P channel MOS transistor 40 indicated by reference numeral 4 are insulated and separated by the trench isolation region 2. ing. The polysilicon wiring 6 that connects the gates of the N-channel MOS transistor 30 and the P-channel MOS transistor 40 constituting the CMOS transistor 50 is wired across the trench isolation region 2.
[0005]
5B to 5D, reference numeral 21 denotes a trench side wall oxide film, and reference numeral 22 denotes a trench buried polysilicon. The sidewall oxide film 21 and the buried polysilicon 22 constitute a trench isolation region 2. Reference numeral 7 denotes an oxide film of polysilicon wiring, and reference numeral 8 denotes a LOCOS oxide film.
[0006]
[Problems to be solved by the invention]
When the polysilicon wiring 6 that connects the gates across the trench isolation region 2 is formed as described above, the polysilicon etching residue 60 in the step portion 23 of the trench isolation region 2 is formed in the process of forming the polysilicon wiring 6. Is likely to occur. For this reason, as shown in FIGS. 5A to 5C, a short circuit failure of the wiring occurs.
[0007]
Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device in which a short circuit defect does not occur even in a semiconductor device in which a polysilicon wiring is formed across a trench isolation region.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, according to a method of manufacturing a semiconductor device according to claim 1, a trench isolation region is formed in a semiconductor substrate, and either n-type or p-type impurity is crossed across the trench isolation region. A method of manufacturing a semiconductor device in which a polysilicon wiring containing silicon is formed , wherein a trench is formed in the semiconductor substrate, a sidewall oxide film is formed in the trench, and polysilicon is deposited on the entire surface of the semiconductor substrate and then etched. A trench isolation region forming step of forming a trench isolation region by burying polysilicon in the trench and forming a LOCOS oxide film on the trench isolation region; and a non-doped polysilicon film on the entire surface of the semiconductor substrate. a polysilicon film forming step of forming, on the surface of the non-doped polysilicon film, either the n-type or p-type An impurity introduction step of introducing the impurity, after the impurity introduction polysilicon film is masked with photoresist, the polysilicon film, the impurity introduction surface portion in which impurities are introduced by step removal of exposed in the opening of the photoresist etched as the etching process for forming the pattern of the polysilicon wiring across the trench isolation region, by heat-treating the polysilicon film after the wiring pattern formation, a conductive wiring pattern by diffusing the impurity And a diffusion step for imparting a property .
[0014]
According to this, by performing the step of diffusing impurities introduced on the surface of the non-doped polysilicon film after the etching step for forming the wiring pattern, there is almost no impurity in the remaining polysilicon, and high It can remain in the state of resistance. Therefore, even if there is polysilicon remaining after etching, no current flows and no short-circuit defect occurs.
[0015]
The invention according to claim 2 is characterized in that the polysilicon wiring is a gate wiring connecting an N channel MOS transistor and a P channel MOS transistor of a CMOS transistor.
[0016]
According to this, the layout area of the gate wiring connecting the N channel MOS transistor and the P channel MOS transistor can be reduced by crossing the trench isolation region. Further, this gate wiring does not cause a short circuit failure as described above.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a method for manufacturing a semiconductor device of the present invention will be described with reference to the drawings.
[0020]
(First embodiment)
1A to 1D show a semiconductor device 101 obtained by the manufacturing method of the first embodiment. FIG. 1A is a plan view of a semiconductor device 101 in which three CMOS transistors 50 are formed, and FIG. 1B is a cross-sectional view taken along line AA ′ in FIG. ) Is a cross-sectional view taken along the line BB ′ in FIG. 1A, and FIG. 1D is a cross-sectional view taken along the line CC ′ in FIG. The same parts as those of the conventional semiconductor device 100 shown in FIGS. 5A to 5D are denoted by the same reference numerals, and the description thereof is omitted.
[0021]
In the semiconductor device 101 of this embodiment, the polysilicon etching residue 60 generated in the step portion 23 of the conventional trench isolation region 2 shown in FIGS. The polarity is reversed to the inversion layer 61. For example, when the polysilicon wiring 6 is n-type, boron (B), which is a p-type impurity, is ion-implanted to be converted into the p-type inversion layer 61. Further, along with the conversion of the etching residue 60 in FIGS. 5A to 5C to the inversion layer 61, the surface of a part of the polysilicon wiring 6 connecting the gates is also converted to the inversion layer 62.
[0022]
In the semiconductor device 101 formed as described above, a PN junction is formed at the boundary 63 between the polysilicon wiring 6 and the inversion layers 61 and 62 shown in FIG. The PN junction 63 is reverse-biased so that almost no current flows in the inversion layer 61 remaining after etching. As a result, adjacent polysilicon wirings 6 can be electrically isolated from each other, and even if there is polysilicon remaining after etching, no short-circuit failure occurs.
[0023]
Since the PN junction causes breakdown when the voltage exceeds a certain voltage during reverse bias, it is necessary to set the breakdown voltage in accordance with the voltage applied to the polysilicon wiring 6. For example, when a voltage of 5V is applied to the polysilicon wiring 6, the dose amount of the ion implantation is adjusted to 1 × 10 ¹⁵ / cm ² or more so as to break down at 10V with a margin.
[0024]
Next, the manufacturing method of the semiconductor device 101 shown in FIGS. 1A to 1D will be described with reference to FIGS. 2A to 2D and FIGS. 3A, 3A, 3A to 3D, and 3D. This will be described with reference to cross-sectional views by process shown in FIG.
[0025]
2 (a) to 2 (d) are enlarged sectional views according to processes at a portion corresponding to FIG. 1 (c) or FIG. 1 (d), respectively. In each step shown in FIGS. 2A to 2D, the portions corresponding to FIGS. 1C and 1D have the same cross-sectional structure, and therefore the portions corresponding to FIG. Only a cross-sectional view is shown. 3 (a), (a ′) to (d), and (d ′) are shown in FIG. 3 (a) to (d) according to the process in the region corresponding to FIG. 1 (c). FIGS. 3A to 3D are cross-sectional views of the respective steps corresponding to FIG. 1D.
[0026]
First, as shown in FIG. 2A, a silicon (Si) substrate 1 is prepared, the Si substrate 1 is masked with a photoresist (not shown) having a predetermined opening, and then the trench 20 is formed by dry etching. Form. After etching, the corners of the trench 20 are rounded by CDE (Chemical Dry Etching) and annealed at 1000 ° C. to recover etching damage.
[0027]
Next, a sidewall oxide film 21 is formed to electrically insulate the trench 20 from the surroundings. The sidewall oxide film 21 is formed by thermal oxidation at 1050 ° C. and has a thickness of 5000 mm.
[0028]
Next, as shown in FIG. 2B, after polysilicon 22 is deposited on the entire surface, the polysilicon 22 is buried in the trench 20 by etching back to remove excess polysilicon. As a result, trench isolation region 2 composed of sidewall oxide film 21 and buried polysilicon 22 is formed.
[0029]
Next, as shown in FIG. 2C, after ion implantation of wells in the N channel MOS transistor formation region 3 and the P channel MOS transistor formation region 4, a LOCOS oxide film 8 is formed. The LOCOS oxide film 8 is formed by a commonly used general method. At this time, the portion where the side wall oxide film 21 is formed has a low oxidation rate, so that the oxide film becomes thin, and the LOCOS oxide film is formed as shown in FIG. A step portion 23 is formed in the oxide film 8. The step d of the step portion 23 is about 6500 mm.
[0030]
Next, as shown in FIG. 2D, an n-type polysilicon film 6 doped with phosphorus (P) is formed. The thickness a of the planar portion of the polysilicon film 6 is about 3700 mm, and the thickness b of the stepped portion 23 is about 5000 mm.
[0031]
Next, as shown in FIGS. 3A and 3A, the polysilicon film 6 is masked with a photoresist (not shown) having a predetermined opening, and then dry-etched and patterned to obtain gate polysilicon. A wiring 6 is formed. (A) is a part which is not covered with the resist corresponding to FIG.1 (c), (a ') is a part covered with the resist corresponding to FIG.1 (d). For the etching at this time, the overetching amount is set to 15 to 20% in consideration of the recession of the resist. For this reason, as shown in FIG. 3A, a polysilicon etching residue 60 is generated in the step portion 23 of the trench isolation region 2 with a thickness of 560 to 745 mm.
[0032]
Next, as shown in FIGS. 3B and 3B ', the polysilicon is thermally oxidized to form an oxide film 7 having a thickness of about 1000 mm. Since Si with half the oxide film thickness is used during thermal oxidation, the polysilicon etching residue 60 in FIG. 3 (a) is not oxidized, but has a thickness of 60 to 245 mm as shown in FIG. 3 (b). Remains. This state is the state shown in FIGS. 5C and 5D in the prior art, and a short circuit has occurred between adjacent gate polysilicon wirings 6.
[0033]
Next, as shown in FIGS. 3C and 3C, a mask 9 is formed with a photoresist, and boron (B) is ion-implanted at a high concentration.
[0034]
As a result, as shown in FIG. 3D, the polarity of the polysilicon etching residue 60 is changed to the p-type, and the inversion layer 61 is formed. At this time, as shown in FIG. 3D ′, the surface of part of the polysilicon wiring 6 is also converted into the inversion layer 62.
[0035]
As described above, the semiconductor device 101 shown in FIGS. 1A to 1D is completed.
[0036]
Therefore, as described above, in this semiconductor device 101, the polysilicon remaining after etching is converted into the inversion layer 61. Therefore, the PN junction between the polysilicon wiring 6 and the inversion layers 61 and 62 is reverse-biased, thereby causing a short circuit. Defects can be prevented.
[0037]
In the manufacturing method of the present embodiment, the ion implantation process step of the p-type impurity shown in FIGS. 3C and 3C ′ is applied to the source of the P-channel MOS transistor 40 of FIG. -It can be shared with the ion implantation process of the drain. If the initial impurity of the polysilicon film 6 is p-type and n-type impurity is ion-implanted to reverse the etching residue, the source / drain ion implantation process of the N-channel MOS transistor 30 in FIG. Can be shared. By sharing these, the number of steps can be reduced.
[0038]
(Second Embodiment)
In the first embodiment, a method for manufacturing a semiconductor device is described in which short-circuit defects are prevented by ion-implanting impurities having a polarity opposite to that contained in the polysilicon film into the etching residue of the polysilicon film. The second embodiment relates to a method for manufacturing a semiconductor device in which oxygen is ion-implanted into an etching residue of a polysilicon film.
[0039]
In the ion implantation process shown in FIGS. 3C and 3C of the first embodiment, oxygen (O) is ionized instead of ion-implanting an impurity having a polarity opposite to that of the impurity contained in the polysilicon film 6. inject. Thereby, the inversion layers 61 and 62 shown in FIGS. 1A to 1D can be converted into silicon oxide layers. Silicon oxide is an insulator, and the inversion layers 61 and 62 are insulated. Therefore, even if there is polysilicon remaining after etching, current does not flow and short-circuit failure does not occur.
[0040]
(Third embodiment)
In the first and second embodiments, the semiconductor device manufacturing method for preventing the short circuit defect by performing the ion implantation process on the etching residue of the polysilicon film has been described. The third embodiment relates to a method of manufacturing a semiconductor device that prevents a short circuit defect caused by etching by changing the order of processing steps of a polysilicon film without performing an ion implantation process.
[0041]
A method for manufacturing the semiconductor device of this embodiment will be described with reference to cross-sectional views according to processes shown in FIGS. 4A, 4B, 4C, 4C, 4D, and 4D. The same parts as those shown in FIGS. 2A to 2D and FIGS. 3A, 3A, 3D, and 3D ′ shown in the semiconductor device manufacturing method of the first embodiment are described. The same reference numerals are given and the description thereof is omitted.
[0042]
In the manufacturing method of the semiconductor device of this embodiment, the process up to the formation of the LOCOS oxide film 8 is performed in the same manner as the processes shown in FIGS. 2A to 2C of the first embodiment.
[0043]
Next, as shown in FIG. 4A, a polysilicon film 63 is formed on the entire surface of the substrate. In FIG. 2D of the first embodiment, the n-type polysilicon film 6 doped with phosphorus (P) is formed. However, the polysilicon film 63 formed first in this embodiment is a non-doped impurity-free film. A polysilicon film, which is almost an insulator. The thickness of the polysilicon film 63 is set in the same manner as the polysilicon film 6 in FIG. 2D, and the thickness a of the planar portion is about 3700 mm and the thickness b of the stepped portion 23 is about 5000 mm.
[0044]
Next, as shown in FIG. 4B, phosphorus (P) is ion-implanted shallowly over the entire surface of the polysilicon film 63 to form an n-type impurity introduction layer 64 on the surface of the polysilicon film 63. The thickness of the impurity introduction layer 64 is set to 1000 to 2000 mm.
[0045]
Next, as shown in FIGS. 4C and 4C, in the same manner as FIGS. 3A and 3A of the first embodiment, the polysilicon film 63 in which the impurity introduction layer 64 is formed. Is masked with a photoresist (not shown), followed by dry etching and patterning.
[0046]
By this dry etching, as shown in FIG. 4C ′, the polysilicon film 63 and the impurity introduction layer 64 remain as they are at the portion covered with the resist. On the other hand, in the portion not covered with the resist, the impurity introduction layer 64 and the polysilicon film 63 are etched from the surface. However, as shown in FIG. 4C, the stepped portion 23 has a thickness of 560 to 745 mm. Etching residue of the silicon film 63 is generated. However, the etching residue 63 is the non-doped polysilicon film and has no conductivity.
[0047]
Next, as shown in FIG. 4D ′, the patterned semiconductor substrate is heat-treated to diffuse phosphorus (P) in the impurity introduction layer 64 into the polysilicon film 63, so that the impurity introduction layer 64 and the poly The silicon film 63 is converted into an n-type polysilicon film 65. As a result, the polysilicon film 65 converted to n-type has conductivity as a whole and is used as a gate polysilicon wiring.
[0048]
On the other hand, as shown in FIG. 4D, the etching residue 63 present in the stepped portion 23 does not diffuse and does not change because the impurity introduction layer 64 does not exist. Therefore, conductivity is not imparted.
[0049]
As described above, in the present embodiment, impurities are introduced into the surface of the non-doped polysilicon film 63, and the diffusion process of the introduced impurities is performed after the wiring pattern is formed by etching. As a result, even if an etching residue occurs, the polysilicon film 63 that remains after etching has almost no impurities and can remain in a high resistance state. Therefore, even if the polysilicon film 63 remaining after etching exists, no current flows and no short-circuit defect occurs.
[0050]
(Other embodiments)
In each of the above embodiments, the manufacturing method in the case where the n-type polysilicon wiring is formed in the semiconductor device has been described. However, the same manufacturing method can also be used in the case where the p-type polysilicon wiring is formed. However, when forming a p-type polysilicon wiring in the first embodiment, it is necessary to ion-implant n-type impurities and reverse the polarity in the ion implantation process.
[0051]
Each of the above embodiments has shown the case of the polysilicon wiring connecting the gates of the CMOS transistors. However, the present invention is not limited to this, and the manufacturing method of the present invention is effective when applied to an arbitrary polysilicon wiring crossing the trench isolation region. is there.
[Brief description of the drawings]
1A is a plan view of a semiconductor device obtained by the manufacturing method according to the first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line AA ′ in FIG. (C) is a sectional view taken along line BB ′ in (a), and (d) is a sectional view taken along line CC ′ in (a).
FIGS. 2A to 2D are enlarged sectional views by process showing a manufacturing method according to a first embodiment of the present invention. FIGS.
3 (a), (a ′) to (d), (d ′) are cross-sectional views by process showing the manufacturing method of the first embodiment of the present invention.
4 (a), (b), (c), (c ′), (d), and (d ′) are cross-sectional views by process showing a manufacturing method according to a third embodiment of the present invention.
5A is a plan view of a semiconductor device obtained by a conventional manufacturing method, FIG. 5B is a cross-sectional view taken along line AA ′ in FIG. 5A, and FIG. It is sectional drawing of BB 'in (a), (d) is sectional drawing of CC' in (a).
[Explanation of symbols]
100, 101 Semiconductor device 1 Silicon (Si) substrate 2 Trench isolation region 20 Trench 21 Side wall oxide film 22 Embedded polysilicon 23 Stepped portion 3 N channel MOS transistor formation region 30 N channel MOS transistor 4 P channel MOS transistor formation region 40 P channel MOS transistor 50 CMOS transistor 6 Polysilicon wiring 60 Etching residue 61, 62 Inversion layer 63 Boundary portion 7 Oxide film 8 LOCOS oxide film

Claims

A method of manufacturing a semiconductor device in which a trench isolation region is formed in a semiconductor substrate, and a polysilicon wiring containing either n-type or p-type impurity is formed across the trench isolation region,
Forming a trench in the semiconductor substrate; forming a sidewall oxide film in the trench; depositing polysilicon on the entire surface of the semiconductor substrate; and etching back to bury the polysilicon in the trench to form a trench isolation region; A trench isolation region forming step of forming a LOCOS oxide film on the trench isolation region;
Forming a non-doped polysilicon film on the entire surface of the semiconductor substrate; and
An impurity introduction step of introducing either n-type or p-type impurity into the surface of the non-doped polysilicon film;
After masking the impurity-doped polysilicon film with a photoresist, the polysilicon film exposed in the opening of the photoresist is etched so that the surface portion into which the impurity has been introduced is removed by the impurity introduction step, and the trench is etched. An etching step of forming a pattern of the polysilicon wiring across the isolation region;
A method of manufacturing a semiconductor device , comprising: a diffusion step of heat-treating the polysilicon film after forming the wiring pattern to diffuse the impurities and impart conductivity to the wiring pattern .

2. The method of manufacturing a semiconductor device according to claim 1, wherein the polysilicon wiring is a gate wiring connecting an N channel MOS transistor and a P channel MOS transistor of a CMOS transistor .