KR100280531B1 - CMOS transistor manufacturing method - Google Patents
CMOS transistor manufacturing method Download PDFInfo
- Publication number
- KR100280531B1 KR100280531B1 KR1019980055693A KR19980055693A KR100280531B1 KR 100280531 B1 KR100280531 B1 KR 100280531B1 KR 1019980055693 A KR1019980055693 A KR 1019980055693A KR 19980055693 A KR19980055693 A KR 19980055693A KR 100280531 B1 KR100280531 B1 KR 100280531B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- forming
- oxide film
- field oxide
- well
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 씨모스 트랜지스터 제조방법에 관한 것으로, 종래 씨모스 트랜지스터 제조방법은 동일한 게이트 패턴에 선택적인 불순물 이온주입을 통해 엔모스 트랜지스터의 게이트와 피모스 트랜지스터의 게이트를 형성하여, 서로다른 도전형의 게이트가 인접하게 되어 전계에 의한 반대의 도전형 불순물이 게이트로 이동하여 게이트 특성이 열화되며, 이에 따라 씨모스 트랜지스터의 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판에 필드산화막에 의해 분리되는 서로 반대도전형의 웰을 형성하는 웰형성단계와; 상기 반대도전형의 웰상에 하나의 게이트를 형성하는 게이트 형성단계와; 상기 각 웰의 상부에 형성된 게이트가 그 웰과는 반대도전형이 되도록 불순물을 주입하는 씨모스 게이트 형성단계를 포함하는 씨모스 트랜지스터 제조방법에 있어서, 상기 필드산화막의 상부중앙에 상기 씨모스 게이트 형성단계에서 형성할 반대도전형의 게이트의 접합면이 단차를 갖도록 형성하는 분리구조형성단계를 더 포함하여 질화막 패턴을 필드산화막의 상부에 형성하여, 동일 도전형의 게이트를 다수로 형성할 때, 식각해야 할 위치를 표시하여 식각공정이 용이한 효과와 아울러 씨모스 트랜지스터의 서로다른 두 도전형의 게이트가 맞닿는 부분에 단차를 형성시켜, 전계의 발생을 방지하여 불순물의 이동을 방지함으로써, 씨모스 트랜지스터의 특성을 향상시키는 효과가 있다.The present invention relates to a method of manufacturing a CMOS transistor, a conventional method of manufacturing a CMOS transistor is formed by forming the gate of the NMOS transistor and the gate of the PMOS transistor by selectively implanting impurity ions into the same gate pattern, As the gates are adjacent to each other, the opposite conductivity type impurities due to the electric field move to the gates, thereby deteriorating the gate characteristics, thereby degrading the characteristics of the CMOS transistor. In view of the above problems, the present invention includes a well forming step of forming wells of opposite conductivity type separated from each other by a field oxide film on a substrate; A gate forming step of forming a gate on the anticonductive well; In the CMOS transistor manufacturing method comprising the step of implanting impurities so that the gate formed on the top of each well is the opposite conductivity of the well, forming the CMOS gate in the upper center of the field oxide film Further comprising a separation structure forming step of forming a junction structure of the anti-conductive gate to be formed in the step having a step, the nitride film pattern is formed on top of the field oxide film, when forming a plurality of gates of the same conductivity type, etching By displaying the position to be done, the etching process is easy and the step is formed at the part where the two different conductive gates of the CMOS transistors come into contact with each other, thereby preventing the occurrence of an electric field to prevent impurities from moving. It is effective to improve the characteristics of the.
Description
본 발명은 씨모스 트랜지스터 제조방법에 관한 것으로, 특히 엔모스 트랜지스터와 피모스 트랜지스터의 게이트 사이에 분리패턴을 형성하여 반대도전형의 게이트에 의한 특성의 저하를 방지하는데 적당하도록 한 씨모스 트랜지스터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a CMOS transistor, and in particular, to form a separation pattern between the gate of the NMOS transistor and the PMOS transistor, the CMOS transistor manufacturing method suitable for preventing the deterioration of characteristics caused by the gate of the opposite conductivity type. It is about.
일반적으로, 씨모스 트랜지스터(Complementary Metal Oxide Silicon Transistor)는 동일한 기판내에 존재하며, 각각의 게이트에 동일한 신호를 인가받아 동작하는 엔모스 트랜지스터와 피모스 트랜지스터를 함께 칭하는 말이며, 엔모스 트랜지스터와 피모스 트랜지스터는 서로다른 도전형 기판에 형성해야 하며, 또한 그 게이트의 도전형 또한 서로 다르다. 그러나, 씨모스 트랜지스터의 엔모스 트랜지스터와 피모스 트랜지스터는 각 게이트에 동일한 신호를 인가받아 동작하므로, 배선공정의 단축을 위해 하나의 게이트를 형성하고, 이온주입을 통해 엔형의 게이트와 피형의 게이트로 구분하여 씨모스 트랜지스터의 게이트를 형성하였으며, 이와 같은 종래 씨모스 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, CMOS transistors (Complementary Metal Oxide Silicon Transistor) is a term that refers to the NMOS transistor and the PMOS transistor which are present in the same substrate, and operate by applying the same signal to each gate. Transistors must be formed on different conductive substrates, and the gates also have different conductivity types. However, since the NMOS transistor and the PMOS transistor of the CMOS transistor operate by applying the same signal to each gate, one gate is formed to shorten the wiring process, and the ion implanted into the N-type gate and the shaped gate. The gate of the CMOS transistor is formed by dividing, and the conventional CMOS transistor manufacturing method will be described in detail with reference to the accompanying drawings.
도1은 종래 씨모스 트랜지스터의 평면도로서, 이에 도시한 바와 같이 필드산화막(2)에 의해 분리되는 피웰(3)과 엔웰(4)의 상부에 하나의 게이트 패턴을 형성하고, 그 게이트 패턴에 반대의 도전형 이온을 이온주입하여 상기 피웰(3)의 상부에는 엔형 불순물이 도핑된 엔형 게이트(6)를 형성하고, 상기 엔웰(4)의 상부에는 피형 불순물이 도핑된 피형 게이트(7)를 형성하여 구성된다.FIG. 1 is a plan view of a conventional CMOS transistor, in which a gate pattern is formed on top of the pwell 3 and the enwell 4 separated by the field oxide film 2, and is opposite to the gate pattern. Ion-implanted ions of the P-type 3 to form an N-type gate 6 doped with N-type impurities, and an N-type gate 7 doped with an impurity in the upper part of the enwell 4. It is configured by.
도2a 내지 도2c는 상기 도1의 A-A'방향의 단면을 보인 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하고, 포토레지스트를 이용한 선택적 이온주입공정으로, 상기 기판(1)에 상기 필드산화막(2)에 의해 분리되는 피웰(3)과 엔웰(4)을 형성하는 단계(도1a)와; 상기 필드산화막(2)과 피웰(3) 및 엔웰(4)의 상부전면에 게이트 산화막과 다결정실리콘을 순차적으로 증착하고 패터닝하여 상기 피웰(3) 및 엔웰(4)과 필드산화막(2)의 상부에 게이트(5)를 형성하는 단계(도2b)와; 포토레지스트를 이온주입마스크로 사용하는 선택적 이온주입공정으로 상기 피웰(3)의 상부에 위치하는 게이트(5)에 엔형불순물 이온을 주입하여 엔형게이트(6)를 형성함과 아울러 엔형 소스 및 드레인(도면 미도시)을 형성하고, 상기 엔웰(4)의 상부에 위치하는 게이트(5)에 피형 불순물 이온을 이온주입하여 피형게이트(7)를 형성함과 아울러 피형 소스 및 드레인(도면 미도시)을 형성하고, 상기 엔형게이트(6)와 피형게이트(7)의 상부에 실리사이드(8)를 형성하는 단계(도2c)로 구성된다.2A to 2C are cross-sectional views of the manufacturing process showing the cross section in the direction A-A 'of FIG. 1, in which the field oxide film 2 is formed on the substrate 1, as shown in FIG. In a selective ion implantation process, forming a pewell (3) and an enwell (4) separated by the field oxide film (2) on the substrate (FIG. 1A); The gate oxide film and the polysilicon are sequentially deposited and patterned on the upper surfaces of the field oxide film 2, the pewells 3, and the enwells 4, and the upper portions of the pewells 3, the enwells 4, and the field oxide films 2. Forming a gate 5 on the substrate (Fig. 2B); In the selective ion implantation process using a photoresist as an ion implantation mask, the N-type impurity ions are implanted into the gate 5 located above the pewell 3 to form the N-type gate 6 and the N-type source and drain ( To form the gate 7 by implanting the impurity ions into the gate 5 located above the enwell 4 to form the gate 7, and to form the source and the drain (not shown). And a silicide 8 formed on the n-type gate 6 and the gate 7 (Fig. 2C).
이하, 상기와 같이 구성된 종래 씨모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, a conventional CMOS transistor manufacturing method configured as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 상부전면에 산화막을 증착하고, 평탄화하여 상기 트랜치구조 내에 위치하는 필드산화막(2)을 형성한다.First, as shown in FIG. 2A, a trench structure is formed on an upper portion of the substrate 1, an oxide film is deposited on the upper surface of the substrate 1 on which the trench structure is formed, and a planarized field oxide film is positioned in the trench structure. (2) is formed.
그 다음, 상기 필드산화막(2)이 형성된 기판(1)의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 필드산화막(2)의 우측 기판상부에 위치하는 포토레지스트 패턴을 형성하고, 그 포토레지스트 패턴을 이온주입 마스크로 사용하는 이온주입 공정으로, 상기 노출된 기판(1)에 피웰(3)을 형성한다.Then, a photoresist is applied over the substrate 1 on which the field oxide film 2 is formed, exposed and developed to form a photoresist pattern located on the right substrate of the field oxide film 2, and the photoresist is formed. In an ion implantation process using a resist pattern as an ion implantation mask, a pewell 3 is formed on the exposed substrate 1.
그 다음, 상기 포토레지스트 패턴을 제거하고, 다시 포토레지스트를 도포하고 노광 및 현상하여 상기 피웰(3)의 상부에 위치하는 포토레지스트 패턴을 형성한 후, 이온주입공정을 통해 상기 필드산화막(2)에 의해 상기 피웰(3)과 분리되는 엔웰(4)을 형성하고, 상기 포토레지스트 패턴을 제거한다.Then, the photoresist pattern is removed, the photoresist is applied again, exposed and developed to form a photoresist pattern located on the upper part of the pewell 3, and then the field oxide film 2 is subjected to an ion implantation process. Thereby forming an enwell 4 separated from the pewell 3, and removing the photoresist pattern.
그 다음, 도2b에 도시한 바와 같이 상기 필드산화막(2)에 의해 분리되는 피웰(3)과 엔웰(4)이 형성된 기판(1)의 상부전면에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 상기 도1에 도시한 바와 같이 피웰(3)과 엔웰(4) 및 필드산화막(2)의 중앙상부를 지나는 게이트(5)를 형성한다.Next, as shown in FIG. 2B, a gate oxide film and polysilicon are sequentially deposited on the upper surface of the substrate 1 on which the pwell 3 and the enwell 4 separated by the field oxide film 2 are formed. Patterning is performed through a photolithography process to form a gate 5 passing through the center of the Pwell 3, the Enwell 4, and the field oxide film 2, as shown in FIG.
그 다음, 도2c에 도시한 바와 같이 포토레지스트 패턴을 상기 엔웰(4)의 상부전면에 형성하고, 불순물 이온주입을 통해 상기 피웰(3)과 피웰(3)의 상부에 형성된 게이트(5)에 엔형 불순물 이온을 이온주입하여, 상기 피웰(3)의 상부에 위치하는 게이트(5)를 엔형게이트(6)로 변환시킴과 아울러 상기 노출된 피웰(3)에 소스 및 드레인을 형성한다.Next, as shown in FIG. 2C, a photoresist pattern is formed on the upper front surface of the enwell 4 and implanted into the gate 5 formed on the pewell 3 and the pewell 3 through impurity ion implantation. N-type impurity ions are implanted to convert the gate 5 located above the pwell 3 into the n-type gate 6, and to form a source and a drain in the exposed pewell 3.
그 다음, 상기 포토레지스트 패턴을 제외하고, 상기 피웰(3)의 상부에 형성한 엔형게이트(6)와 소스 및 드레인의 상부에 위치하는 포토레지스트 패턴을 형성하고, 불순물 이온을 주입하여 상기 엔웰(4)의 상부에 위치하는 게이트(5)를 피형게이트(7)로 변환시킴과 아울러 상기 노출된 엔웰(4)에 소스 및 드레인을 형성하게 된다.Next, except for the photoresist pattern, an N-type gate 6 formed on the pewell 3 and a photoresist pattern positioned on the source and the drain are formed, and impurity ions are implanted to form the enwell ( The gate 5 located above 4) is converted into the gate 7 and the source and the drain are formed in the exposed enwell 4.
이와 같은 방법에 의해 동일한 신호를 인가받는 피모스 트랜지스터와 엔모스 트랜지스터의 게이트를 서로 연결되는 게이트패턴으로 형성하여 이후의 공정에서 따로 두 모스 트랜지스터의 게이트를 연결하는 배선을 형성할 필요가 없게 된다.In this manner, the gates of the PMOS transistors and the NMOS transistors to which the same signal is applied are formed in a gate pattern connected to each other, thereby eliminating the need to form wirings connecting the gates of the two MOS transistors in a subsequent process.
그러나, 상기한 바와 같이 종래 씨모스 트랜지스터 제조방법은 동일한 게이트 패턴에 선택적인 불순물 이온주입을 통해 엔모스 트랜지스터의 게이트와 피모스 트랜지스터의 게이트를 형성하여, 서로다른 도전형의 게이트가 인접하게 되어 전계에 의한 반대의 도전형 불순물이 게이트로 이동하여 게이트 특성이 열화되며, 이에 따라 씨모스 트랜지스터의 특성이 열화되는 문제점과 아울러 상기 게이트에 반대의 도전형의 불순물을 선택적으로 주입하기 위해 포토레지스트 패턴을 형성하는 과정에서 마스크의 정렬이 용이하지 않아 오정렬에 의해 씨모스 트랜지스터의 게이트특성이 열화되는 문제점이 있었다.However, as described above, the conventional CMOS transistor manufacturing method forms the gate of the NMOS transistor and the gate of the PMOS transistor by selectively implanting impurity ions into the same gate pattern, so that gates of different conductivity types are adjacent to each other. The opposite conductivity type impurity is moved to the gate, resulting in deterioration of the gate characteristics, thereby degrading the characteristics of the CMOS transistor, and in addition to the photoresist pattern for selectively injecting the opposite conductivity type impurity into the gate. Since the alignment of the mask is not easy in the forming process, there is a problem in that the gate characteristics of the CMOS transistor are deteriorated by misalignment.
이와 같은 문제점을 감안한 본 발명은 동일한 패턴에 서로다른 도전형의 게이트를 형성하면서도 그 서로다른 도전형에 의한 전계를 감소시켜 불순물의 이동을 방지함과 아울러 용이하게 마스크를 정렬시킬 수 있는 씨모스 트랜지스터를 제공함에 그 목적이 있다.In view of the above problems, the present invention forms a gate of different conductivity types in the same pattern, while reducing the electric field caused by the different conductivity types to prevent impurities from moving and to easily align the mask. The purpose is to provide.
도1은 종래 씨모스 트랜지스터의 평면도.1 is a plan view of a conventional CMOS transistor.
도2a 내지 도2c는 도1에 있어서, A-A'단면을 보인 제조공정 수순단면도.Figures 2a to 2c is a manufacturing process procedure cross-sectional view showing the AA 'cross-section in Figure 1.
도3은 본 발명 씨모스 트랜지스터의 평면도.3 is a plan view of the present CMOS transistor.
도4a 내지 도4d는 도3에 있어서, A-A'단면을 보인 제조공정 수순단면도.Figures 4a to 4d is a manufacturing step sequence cross-sectional view showing the AA 'cross-section in Figure 3.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:필드산화막1: Substrate 2: Field Oxide
3:피웰 4:엔웰3: pewell 4: enwell
6:엔형게이트 7:피형게이트6: N-type gate 7: Type gate
9:질화막(분리구조) 10:산화막9: nitride film (separated structure) 10: oxide film
상기와 같은 목적은 기판에 필드산화막에 의해 분리되는 서로 반대도전형의 웰을 형성하는 웰형성단계와; 상기 반대도전형의 웰상에 하나의 게이트를 형성하는 게이트 형성단계와; 상기 각 웰의 상부에 형성된 게이트가 그 웰과는 반대도전형이 되도록 불순물을 주입하는 씨모스 게이트 형성단계를 포함하는 씨모스 트랜지스터 제조방법에 있어서, 상기 웰형성단계를 수행한 후, 상기 필드산화막의 상부중앙에 상기 씨모스 게이트 형성단계에서 형성할 반대도전형의 게이트의 접합면이 단차를 갖도록 형성하는 분리구조형성단계를 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a well-forming step of forming wells of opposite conductivity type separated from each other by a field oxide film on a substrate; A gate forming step of forming a gate on the anticonductive well; In the CMOS transistor manufacturing method comprising the step of injecting impurities so that the gate formed on the top of each well is the opposite conductivity of the well, after the well forming step, the field oxide film It is achieved by further comprising a separation structure forming step of forming a junction surface of the anti-conductive gate to be formed in the CMOS gate forming step to have a step in the upper center of, the accompanying drawings of the present invention Detailed description with reference to the following.
도3은 본 발명 씨모스 트랜지스터의 평면도로서, 이에 도시한 바와 같이 기판(1)에 형성된 필드산화막(2)을 사이에 두고 형성된 피웰(3) 및 엔웰(4)과; 상기 필드산화막(2)의 상부측으로, 상기 피웰(3) 및 엔웰(4)과 평행하게 형성된 분리막(9)과; 상기 필드산화막(2), 피웰(3)의 상부에 위치하는 엔형게이트(6) 및 상기 필드산화막(2)과 엔웰(3)의 상부에 위치하는 피형게이트(7)로 구성된다.Fig. 3 is a plan view of the CMOS transistor of the present invention, as shown therein; a pwell 3 and an enwell 4 formed with a field oxide film 2 formed on a substrate 1 interposed therebetween; A separator 9 formed on an upper side of the field oxide film 2 in parallel with the pewells 3 and the enwells 4; The field oxide film 2, the n-type gate 6 positioned on the top of the pewell 3, and the field oxide film 2 and the shaped gate 7 located on the top of the enwell 3 are formed.
도4a 내지 도4d는 도3에 있어서, A-A'방향의 단면을 보인 제조공정 수순도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하고, 상기 필드산화막(2)으로 구분되는 기판(1) 영역에 선택적 불순물 이온주입을 통해 피웰(3)과 엔웰(4)을 형성하는 단계(도4a)와; 상기 피웰(3) 및 엔웰(4)과 필드산화막(2)의 상부전면에 산화막(10)을 증착하고, 패터닝하여 상기 필드산화막(2)의 중앙상부를 노출시키는 콘택홀을 형성하고, 그 콘택홀이 형성된 산화막(10)의 상부전면에 질화막(9)을 증착하는 단계(도4b)와; 상기 질화막(9)을 평탄화하여 상기 산화막(10)에 형성한 콘택홀 내에 위치하는 분리구조(9)를 형성하고, 상기 산화막(10)을 선택적으로 식각하는 단계(도4c)와; 상기 분리구조(9)와 필드산화막(2)에 의해 분리되는 피웰(3)과 엔웰(4)의 상부전면에 게이트산화막과 다결정실리콘을 증착하고 패터닝하여 게이트를 형성한 후, 그 게이트에 선택적 불순물 이온주입을 통해 상기 피웰(3)의 상부에 엔형게이트(6)를 형성하고, 상기 엔웰(4)의 상부에 피형게이트(7)를 형성한 후, 실리사이드(8)를 형성하는 단계(도4d)로 구성된다.4A to 4D are manufacturing process flow charts showing a cross section in the direction A-A 'in FIG. 3, as shown in FIG. 3, the field oxide film 2 is formed on the substrate 1, and the field oxide film is formed. Forming a pwell 3 and an enwell 4 through selective impurity ion implantation in a region of the substrate 1 divided by (2) (FIG. 4A); An oxide film 10 is deposited on the upper surfaces of the pewells 3, the enwells 4, and the field oxide film 2, and patterned to form contact holes for exposing the center portion of the field oxide film 2. Depositing a nitride film (9) on the upper surface of the oxide film (10) in which holes are formed (FIG. 4B); Planarizing the nitride film (9) to form a separation structure (9) located in the contact hole formed in the oxide film (10), and selectively etching the oxide film (FIG. 4C); After depositing and patterning a gate oxide film and polysilicon on the upper surfaces of the pwell 3 and the enwell 4 separated by the isolation structure 9 and the field oxide film 2, the gate is formed and then selective impurities are formed on the gate. Forming an en-type gate (6) on the top of the pewell (3) through ion implantation, and forming a shaped gate (7) on the top of the enwell (4), and then forming the silicide (8) It is composed of
이하, 상기와 같이 구성된 본 발명 씨모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, the CMOS transistor manufacturing method of the present invention configured as described above will be described in more detail.
먼저, 도4a에 도시한 바와 같이 기판(1)의 상부에 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 상부전면에 산화막을 증착하고 평탄화하여 필드산화막(2)을 형성한다.First, as shown in FIG. 4A, a trench structure is formed on the substrate 1, and an oxide film is deposited and planarized on the upper surface of the substrate 1 on which the trench structure is formed to form a field oxide film 2.
그 다음, 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 포토레지스트를 도포하고, 패턴을 형성한 후, 불순물 이온주입을 통해 필드산화막(2)으로 구분되는 기판(1) 영역에 피웰(3)을 형성하고, 상기 포토레지스트 패턴을 제거하고 다시 포토레지스트 패턴을 상기 피웰(3)의 상부에 형성한 후, 기판(1)에 엔형불순물 이온을 이온주입하여 엔웰(4)을 형성한다.Then, a photoresist is applied to the upper surface of the substrate 1 on which the field oxide film 2 is formed, a pattern is formed, and then, in the region of the substrate 1 divided into the field oxide film 2 through impurity ion implantation. After forming the pewell (3), removing the photoresist pattern, and again forming a photoresist pattern on the upper part of the pewell (3), by implanting the ion-impurity ions into the substrate 1 to form the enwell (4) do.
그 다음, 도4b에 도시한 바와 같이 상기 피웰(3) 및 엔웰(4)과 필드산화막(2)의 상부전면에 산화막(10)을 증착한다.Next, as shown in FIG. 4B, an oxide film 10 is deposited on the upper surfaces of the pewells 3, the enwells 4, and the field oxide film 2.
그 다음, 상기 산화막(10)의 상부에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 상기 필드산화막(2)의 중앙상부에 위치하는 산화막(10)의 일부를 노출시키는 패턴을 형성한다.Next, a photoresist (not shown) is applied on the oxide film 10, and the pattern is exposed and developed to expose a portion of the oxide film 10 located above the center of the field oxide film 2. do.
그 다음, 상기 포토레지스트를 식각마스크로 하는 식각공정으로, 상기 노출된 산화막(10)을 식각하여 상기 필드산화막(2)의 중앙상부를 노출시키는 콘택홀을 형성한다.Next, in the etching process using the photoresist as an etch mask, the exposed oxide layer 10 is etched to form a contact hole exposing the upper center portion of the field oxide layer 2.
그 다음, 상기 콘택홀이 형성된 산화막(10)의 상부전면에 질화막(9)을 상기 콘택홀이 채워질 정도로 충분히 두껍게 증착한다.Then, the nitride film 9 is deposited on the upper surface of the oxide film 10 in which the contact hole is formed to be thick enough to fill the contact hole.
그 다음, 도4c에 도시한 바와 같이 상기 증착된 질화막(9)을 평탄화하여 상기 콘택홀내에 위치하는 분리구조(9)를 형성한다.Next, as shown in FIG. 4C, the deposited nitride film 9 is planarized to form a separation structure 9 located in the contact hole.
그 다음, 상기 질화막인 분리구조(9)와 상기 산화막(10)의 식각비를 이용한 선택적 식각으로, 상기 산화막(10)을 선택적으로 식각하여 그 하부의 피웰(3) 및 엔웰(4)을 노출시킨다.Next, the oxide layer 10 is selectively etched by using an etching ratio of the isolation structure 9 and the oxide layer 10, which are the nitride layer, to expose the lower portions of the pwells 3 and enwells 4. Let's do it.
그 다음, 도4d에 도시한 바와 같이 상기 필드산화막(2)과 분리구조(9)에 의해 분리되는 피웰(3)과 엔웰(4)의 상부전면에 게이트산화막과 다결정실리콘을 순차적으로 증착하고 패터닝하여 상기 도3에 도시한 바와 같이 상기 필드산화막(2), 피웰(3), 엔웰(4) 및 분리구조(9)의 상부를 지나는 게이트를 형성한다.Next, as shown in FIG. 4D, the gate oxide film and the polycrystalline silicon are sequentially deposited and patterned on the upper surfaces of the pewells 3 and enwells 4 separated by the field oxide film 2 and the isolation structure 9. As shown in FIG. 3, a gate passing through the field oxide film 2, the pewell 3, the enwell 4, and the isolation structure 9 is formed.
그 다음, 상기의 구조 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 엔웰(4)과, 그 엔웰(4)과 피웰(3)의 경계인 필드산화막(2) 및 그 필드산화막(2)의 중앙상부에 형성된 분리구조(9)의 상부면까지 위치하는 패턴을 형성하고, 그 패턴을 이온주입마스크로 사용하는 이온주입공정으로, 상기 피웰(3)의 상부에 엔형게이트(6)를 형성한다.Then, a photoresist is applied on the structure, exposed and developed to cover the enwell 4 and the field oxide film 2 and the field oxide film 2 which are boundaries between the enwell 4 and the pewell 3. A pattern located up to the upper surface of the separation structure 9 formed on the center is formed, and an ion implantation process using the pattern as an ion implantation mask forms an en-type gate 6 on the pewell 3. .
그 다음, 상기 포토레지스트패턴을 제거한 후, 상기 엔형게이트(6)형성을 위한 마스크와 반대의 마스크를 사용하여 포토레지스트 패턴을 다시 생성한 후, 이온주입공정을 통해 엔웰(4)의 상부에 피형게이트(7)를 형성한다.Next, after the photoresist pattern is removed, the photoresist pattern is regenerated using a mask opposite to the mask for forming the n-type gate 6, and then an ion implantation process is performed on the top of the enwell 4. The gate 7 is formed.
이와 같은 과정으로, 상기 피형게이트(7)와 엔형게이트(6)는 상기 질화막 분리구조(9)의 상부에서 만나게 되며, 이에 따라 반대 도전형의 접합에 의한 전계의 발생을 방지하게 된다.In this process, the gate 7 and the gate 6 are met at the upper portion of the nitride separation structure 9, thereby preventing the generation of an electric field due to the junction of the opposite conductivity type.
또한, 상기 분리구조의 상부에 위치하는 피형게이트(7)는 식각 마스크 형성을 용이하게 하며, 식각에 의해 동일한 도전형의 게이트를 갖는 두 피모스 트랜지스터로 용이하게 나눌수 있다.In addition, the gated gate 7 located above the isolation structure facilitates the formation of an etch mask, and can be easily divided into two PMOS transistors having the same conductivity type gate by etching.
상기와 같은 본 발명은 질화막 패턴을 필드산화막의 상부에 형성하여, 동일 도전형의 게이트를 다수로 형성할 때, 식각해야 할 위치를 표시하여 식각공정이 용이한 효과와 아울러 씨모스 트랜지스터의 서로다른 두 도전형의 게이트가 맞닿는 부분에 단차를 형성시켜, 전계의 발생을 방지하여 불순물의 이동을 방지함으로써, 씨모스 트랜지스터의 특성을 향상시키는 효과가 있다.In the present invention as described above, when the nitride film pattern is formed on the field oxide film and a plurality of gates of the same conductivity type are formed, the etching process is displayed by indicating the position to be etched, and the CMOS transistors are different from each other. By forming a step in a portion where the two conductive gates abut, preventing the generation of an electric field and preventing the movement of impurities, there is an effect of improving the characteristics of the CMOS transistor.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055693A KR100280531B1 (en) | 1998-12-17 | 1998-12-17 | CMOS transistor manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055693A KR100280531B1 (en) | 1998-12-17 | 1998-12-17 | CMOS transistor manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000040141A KR20000040141A (en) | 2000-07-05 |
| KR100280531B1 true KR100280531B1 (en) | 2001-03-02 |
Family
ID=19563371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980055693A KR100280531B1 (en) | 1998-12-17 | 1998-12-17 | CMOS transistor manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100280531B1 (en) |
-
1998
- 1998-12-17 KR KR1019980055693A patent/KR100280531B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000040141A (en) | 2000-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5449637A (en) | Method of producing low and high voltage MOSFETs with reduced masking steps | |
| US6022765A (en) | Semiconductor device having a SOI structure and a manufacturing method thereof | |
| US5214295A (en) | Thin film field effect transistor, CMOS inverter, and methods of forming thin film field effect transistors and CMOS inverters | |
| KR0138959B1 (en) | Manufacture of gate electrode of cmos device | |
| KR100223832B1 (en) | Method of manufacturing semiconductor device | |
| KR100211635B1 (en) | Semiconductor device and fabrication thereof | |
| KR0120572B1 (en) | Semiconductor device and manufacture of the same | |
| KR100232197B1 (en) | Method of manufacturing semiconductor device | |
| KR100331844B1 (en) | Complementary metal oxide semiconductor device | |
| KR100280531B1 (en) | CMOS transistor manufacturing method | |
| KR100305402B1 (en) | Manufacturing method of semiconductor device | |
| JPH08181223A (en) | Manufacture of semiconductor device | |
| KR100261165B1 (en) | Semiconductor device and method for fabricating the same | |
| KR19980034614A (en) | Structure and manufacturing method of CMOS device | |
| KR100415191B1 (en) | Method for fabricating asymmetric cmos transistor | |
| JPH10173197A (en) | Thin film transistor and its manufacturing method | |
| KR100401495B1 (en) | method for manufacturing of transistor of semiconductor device | |
| KR100273314B1 (en) | Semiconductor device manufacturing method | |
| JP2754202B2 (en) | Method for manufacturing semiconductor device | |
| KR100266695B1 (en) | Method for fabricating high voltage lateral diffused mos transistor | |
| JPH1050857A (en) | Method for manufacturing semiconductor device | |
| JP2594121B2 (en) | Method for manufacturing semiconductor device | |
| JPH0227737A (en) | Manufacture of semiconductor device | |
| JP3148227B2 (en) | Method for manufacturing semiconductor device | |
| KR0161893B1 (en) | Semiconductor device and its fabricating method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081027 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |