KR100266695B1 - Method for fabricating high voltage lateral diffused mos transistor - Google Patents
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Abstract
본 발명은 고전압 수평 확산 모스 트랜지스터 제조방법에 관한 것으로, 종래 고전압 수평 확산 모스 트랜지스터 제조방법은 엔형과 피형 각 영역에 문턱전압 조절용 이온주입과정에서 각각의 채널영역 상부에 버퍼산화막을 증착하는 공정을 포함하여, 제조공정단계의 수가 많아 제조비용이 증가하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 동일한 버퍼산화막을 사용하여 엔형과 피형 각 영역에 문턱전압 조절용 불순물 이온을 이온주입하여 제조공정을 단순화함으로써, 제조비용을 절감하는 효과가 있다.The present invention relates to a method for manufacturing a high voltage horizontal diffusion MOS transistor, and a conventional method for manufacturing a high voltage horizontal diffusion MOS transistor includes a process of depositing a buffer oxide film on an upper portion of each channel region in an ion implantation process for adjusting a threshold voltage in each of an N-type and an etched region. As a result, a large number of manufacturing process steps resulted in an increase in manufacturing cost. In consideration of such a problem, the present invention simplifies the manufacturing process by implanting impurity ions for threshold voltage into each region of the N-type and the-type using the same buffer oxide film, thereby reducing the manufacturing cost.
Description
본 발명은 고전압 수평 확산 모스 트랜지스터 제조방법에 관한 것으로, 특히 고전압이 인가되는 피형 고전압 수평 확산 모스 트랜지스터의 게이트와 저전압이 인가되는 엔형 고전압 수평 확산 모스 트랜지스터의 게이트를 제조할 때 공정을 단순화하여 제조비용을 절감하는데 적당하도록 한 고전압 수평 확산 모스 트랜지스터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a high voltage horizontal diffusion MOS transistor, and more particularly, to simplify the manufacturing process when manufacturing a gate of a high voltage horizontal diffusion MOS transistor to which a high voltage is applied and a gate of an N type high voltage horizontal diffusion MOS transistor to which a low voltage is applied. The present invention relates to a method for manufacturing a high voltage horizontal diffusion MOS transistor that is suitable for reducing the voltage.
일반적으로, 고전압 수평 확산 모스 트랜지스터는 채널영역 즉, 소스와 드레인 사이의 기판에 모스 트랜지스터가 엔형인 경우 엔형 드리프트영역을 형성하고, 피형인 경우 피형 드리프트영역을 형성한 후, 각 드리프트영역의 상부에는 두꺼운 게이트산화막을 사용하여 항복전압을 증가시켜 고전압이 인가될 때 채널을 형성시키도록 동작하며, 이와 같은 고전압 수평 확산 모스 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a high voltage horizontal diffusion MOS transistor forms a drift region in a channel region, that is, a MOS drift region in a substrate between a source and a drain, when the MOS transistor is n-type, and forms a drift region in the case of a morphology, and then on top of each drift region. By using a thick gate oxide film to increase the breakdown voltage to operate to form a channel when a high voltage is applied, such a high-voltage horizontal diffusion MOS transistor manufacturing method will be described in detail with reference to the accompanying drawings.
도1a 내지 도1j는 종래 고전압 수평 확산 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 피형 기판(1)의 상부에 피형 에피층(2)을 성장시키고, 그 피형 에피층(2)의 일부에 깊은 엔형 웰(3)을 형성한 다음, 상기 피형 에피층(2)의 상부에 고농도 피형 웰(4)과 그 피형 웰(4)과 인접하는 엔형 드리프트영역(5)을 형성하고, 상기 엔형 웰(3)의 상부일부에 고농도 엔형 웰(6)과 그 고농도 엔형 웰(6)에 접하는 피형 드리프트영역(7)을 형성한 후, 상기 각 드리프트영역(5),(7)과 피형 에피층(2) 및 엔형 웰(3)의 상부에 필드산화막(8)을 형성하는 단계(도1a)와; 상기 노출된 고농도 피형 웰(4)과, 엔형 드리프트영역(5), 고농도 엔형 웰(6) 및 피형 드리프트영역(7)의 상부에 버퍼산화막(9)을 증착하는 단계(도1b)와; 상기 버퍼산화막(9) 및 필드산화막(8)의 상부전면에 포토레지스트(PR1)를 도포하고, 노광 및 현상하여 상기 고농도 엔형 웰(6)의 상부에 증착된 버퍼산화막(9)을 선택적으로 노출시킨 다음, 상기 노출된 버퍼산화막(9)을 이온주입 버퍼로 사용하는 이온주입공정으로 상기 고농도 엔형 웰(6)에 문턱전압의 조절을 위한 불순물 이온을 이온주입하는 단계(도1c)와; 상기 포토레지스트(PR1)와 버퍼산화막(9)을 모두 제거하는 단계(도1d)와; 상기 버퍼산화막(9)의 제거로 노출된 상기 고농도 엔형 웰(6), 피형 드리프트영역(7), 고농도 피형 웰(4) 및 엔형 드리프트영역(5)의 상부에 두께가 두꺼운 제 1게이트산화막(10)을 증착하고, 그 제 1게이트산화막(10)과 필드산화막(8)의 상부전면에 포토레지스트(PR2)를 도포하고 패터닝한 후, 상기 패턴이 형성된 포토레지스트(PR2)를 식각마스크로 사용하는 식각공정으로 상기 고농도 피형 웰(4)과 엔형 드리프트영역(5)의 상부에 증착된 제 1게이트산화막(10)을 선택적으로 식각하는 단계(도1e)와; 상기 포토레지스트(PR2)를 제거하고, 제 1게이트산화막(10)의 선택적 식각으로 노출된 고농도 피형 웰(4)과 엔형 드리프트영역(5)의 상부에 버퍼산화막(11)을 증착하는 단계(도1f)와; 상기 버퍼산화막(11), 제 1게이트산화막(10)과 필드산화막(8)의 상부전면에 포토레지스트(PR3)를 도포 및 패턴을 형성하여 상기 고농도 피형 웰(4)의 상부에 증착된 버퍼산화막(11)을 노출시키고, 그 노출된 버퍼산화막(11)을 이온주입 마스크로 하는 이온주입공정으로 상기 고농도 피형 웰(4)에 문턱전압의 조절을 위한 불순물 이온을 이온주입하는 단계(도1g)와; 상기 포토레지스트(PR3)를 제거하고, 다시 포토레지스트(PR4)를 도포하고, 상기 버퍼산화막(11)을 모두 노출시키는 패턴을 형성하고, 그 패턴이 형성된 포토레지스트(PR4)를 식각마스크로 하는 식각공정으로, 상기 버퍼산화막(11)을 모두 식각하는 단계(도1h)와; 상기 포토레지스트(PR4)를 제거하고, 상기 버퍼산화막(11)의 식각으로 노출된 고농도 피형 웰(4)과 엔형 드리프트영역의 상부에 두께가 얇은 제 2게이트산화막(12)을 증착하는 단계(도1i)와; 상기 제 1 및 제 2게이트산화막(10),(12)의 상부 일부와 각 드리프트영역(5),(7)의 상부에 형성한 필드산화막(8)의 상부에 위치하는 다결정실리콘 게이트(13)를 형성하고, 상기 다결정실리콘 게이트(13)의 하부에 위치하는 제 1 및 제 2게이트산화막(10),(12)을 제외한 제 1 및 제 2게이트산화막(10),(12)을 식각한 후, 불순물 이온주입을 통해 상기 고농도 피형 웰(4)에 고농도 엔형 소스(13), 채널정지영역(14)을 형성하고, 상기 엔형 드리프트영역(5)의 상부에 고농도 엔형 드레인(15)을 형성하고, 상기 고농도 엔형 웰(6)에 고농도 피형 소스(16) 및 채널정지영역(17)과 상기 피형 드리프트영역(7)에 고농도 피형 드레인(18)을 형성한 후, 상기 노출되어 있는 각 영역의 상부에 평탄화막(19)을 증착하고, 사진식각공정을 통해 상기 평탄화막(19)에 콘택홀을 형성한 다음, 금속공정을 통해 상기 고농도 피형 웰(4)에 형성한 고농도 엔형 소스(13), 채널정지영역(14), 상기 엔형 드리프트영역(5)의 상부에 형성한 고농도 엔형 드레인(15), 상기 고농도 엔형 웰(6)에 형성한 고농도 피형 소스(16) 및 채널정지영역(17)과 상기 피형 드리프트영역(7)에 형성한 고농도 피형 드레인(18)에 접속되는 금속배선(20)을 형성하는 단계(도1j)로 구성된다.1A to 1J are steps of a manufacturing process step of a conventional high voltage horizontal diffusion MOS transistor. As shown in FIG. 1, the epitaxial epitaxial layer 2 is grown on the top of the substrate 1, and Deep n-type wells 3 are formed in a portion, and then a high concentration-type wells 4 and n-type drift regions 5 adjacent to the wells 4 are formed on the epitaxial epitaxial layer 2. After forming the high concentration en-type well 6 and the drift region 7 in contact with the high concentration en-type well 6 in the upper portion of the n-type well 3, each of the drift regions 5, 7 and the epitaxial epitaxial region are formed. Forming a field oxide film 8 on the layer 2 and the N well 3 (Fig. 1A); Depositing a buffer oxide film (9) on top of the exposed high density well (4), n-type drift region (5), high concentration n-type well (6) and type drift region (7); The photoresist PR1 is applied to the upper surfaces of the buffer oxide film 9 and the field oxide film 8, and is exposed and developed to selectively expose the buffer oxide film 9 deposited on the high concentration N-type well 6. And then implanting impurity ions into the high concentration N well (6) for the control of the threshold voltage by an ion implantation process using the exposed buffer oxide film (9) as an ion implantation buffer (FIG. 1C); Removing both the photoresist PR1 and the buffer oxide film 9 (FIG. 1D); A first gate oxide film having a thick thickness on top of the high concentration n-type well 6, the drift region 7, the high-concentration type well 4, and the n-type drift region 5 exposed by the removal of the buffer oxide layer 9 ( 10) is deposited, the photoresist PR2 is applied and patterned on the upper surfaces of the first gate oxide film 10 and the field oxide film 8, and then the photoresist PR2 having the pattern is used as an etching mask. Selectively etching the highly gated well 4 and the first gate oxide film 10 deposited on the N-type drift region 5 by an etching process (FIG. 1E); Removing the photoresist (PR2) and depositing a buffer oxide film (11) on top of the highly concentrated well (4) and the n-type drift region (5) exposed by selective etching of the first gate oxide film (Fig. 1f); The photoresist PR3 is applied and formed on the upper surfaces of the buffer oxide film 11, the first gate oxide film 10, and the field oxide film 8 to form a pattern, and then the buffer oxide film deposited on the highly concentrated well 4. (11) exposing and implanting impurity ions for the adjustment of the threshold voltage into the highly concentrated well 4 by an ion implantation process using the exposed buffer oxide film 11 as an ion implantation mask (FIG. 1G). Wow; The photoresist PR3 is removed, the photoresist PR4 is applied again, and a pattern for exposing all of the buffer oxide film 11 is formed, and the photoresist PR4 having the pattern is formed as an etching mask. In the process, etching all of the buffer oxide film 11 (FIG. 1H); Removing the photoresist (PR4) and depositing a thick dwelling well (4) exposed by the etching of the buffer oxide film (11) and a thin second gate oxide film (12) on top of the n-type drift region (FIG. 1i); The polysilicon gate 13 positioned on the upper portion of the first and second gate oxide films 10 and 12 and the field oxide film 8 formed on each of the drift regions 5 and 7. And etching the first and second gate oxide films 10 and 12 except for the first and second gate oxide films 10 and 12 positioned under the polysilicon gate 13. The high concentration en-type source 13 and the channel stop region 14 are formed in the high concentration well well 4 through impurity ion implantation, and the high concentration en-type drain 15 is formed in the upper portion of the en type drift region 5. And forming a highly concentrated blood source 16 and a channel stop region 17 and a highly concentrated blood drain 18 in the blood drift region 7 in the highly concentrated en-type well 6, and then overlying each exposed region. Depositing a planarization film 19 on the substrate, forming a contact hole in the planarization film 19 through a photolithography process, and then performing a metal process The high concentration n-type source 13, the channel stop region 14, and the high concentration n-type drain 15 formed on the high concentration n-type well 15 formed in the high density-type well 4 Forming a metal wiring 20 which is connected to the highly concentrated source 16 and the channel stop region 17 formed in the < RTI ID = 0.0 > and < / RTI > It consists of.
이하, 상기와 같은 종래 고전압 수평 확산 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, the conventional high voltage horizontal diffusion MOS transistor manufacturing method will be described in more detail.
먼저, 도1a에 도시한 바와 같이 피형 기판(1)의 상부에 피형 에피층(2)을 성장시키고, 그 피형 에피층(2)의 일부에 깊은 저농도 엔형 웰(3)을 형성한다. 이는 동일 기판에 형이 서로 다른 모스 트랜지스터(CMOS)를 형성하기 위한 것이다.First, as shown in FIG. 1A, the epitaxial epi layer 2 is grown on the top of the substrate 1, and a deep low-energy well type 3 is formed in a part of the epitaxial epitaxial layer 2. This is for forming MOS transistors of different types on the same substrate.
그 다음, 상기 피형 에피층(2)의 상부에 선택적 불순물 이온주입을 통해 고농도 피형 웰(4)과 그 피형 웰(4)과 인접하는 엔형 드리프트영역(5)을 형성하고, 상기 엔형 웰(3)의 상부일부에 고농도 엔형 웰(6)과 그 고농도 엔형 웰(6)에 접하는 피형 드리프트영역(7)을 형성한 후, 상기 각 드리프트영역(5),(7)과 피형 에피층(2) 및 엔형 웰(3)의 상부에 필드산화막(8)을 형성한다.Next, a highly concentrated blood well 4 and an n-type drift region 5 adjacent to the blood well 4 are formed through selective impurity ion implantation on the epitaxial epitaxial layer 2, and the n-well 3 After forming the highly concentrated en-type well 6 and the drift region 7 in contact with the highly concentrated en-type well 6 at the upper portion of the upper surface of the upper part of the upper surface of the upper part of the And a field oxide film 8 is formed on the N well 3.
그 다음, 도1b에 도시한 바와 같이 노출된 고농도 피형 웰(4)과, 엔형 드리프트영역(5), 고농도 엔형 웰(6) 및 피형 드리프트영역(7)의 상부에 버퍼산화막(9)을 증착한다.Then, as shown in FIG. 1B, a buffer oxide film 9 is deposited on the exposed highly well-formed well 4, the n-type drift region 5, the high-density en-type well 6, and the drift region 7. do.
그 다음, 도1c에 도시한 바와 같이 상기 버퍼산화막(9) 및 필드산화막(8)의 상부전면에 포토레지스트(PR1)를 도포하고, 노광 및 현상하여 상기 고농도 엔형 웰(6)의 상부에 증착된 버퍼산화막(9)을 선택적으로 노출시킨 다음, 상기 노출된 버퍼산화막(9)을 이온주입 버퍼로 사용하는 이온주입공정으로 상기 고농도 엔형 웰(6)에 문턱전압의 조절을 위한 불순물 이온을 이온주입한다. 이때의 불순물 이온은 모스 트랜지스터의 특성을 결정하기 위한 형으로 이온주입한다. 즉, 엔형 모스 트랜지스터의 경우 문턱전압을 낮추기 위해서 엔형 불순물이온을 이온주입하고, 그 문턱전압을 높이기 위해서는 피형 불순물이온을 이온주입한다.Then, as shown in FIG. 1C, the photoresist PR1 is applied to the upper surfaces of the buffer oxide film 9 and the field oxide film 8, and is exposed and developed to deposit on the high concentration N type well 6. The exposed buffer oxide film 9 is selectively exposed, and then ion implantation process using the exposed buffer oxide film 9 as an ion implantation buffer to ion the impurity ions for the control of the threshold voltage in the highly concentrated N-type well 6. Inject. At this time, the impurity ions are implanted into a type for determining the characteristics of the MOS transistor. In other words, in the case of the N-type MOS transistor, the ion-type impurity ions are ion-implanted to lower the threshold voltage, and the implanted impurity ions are ion-implanted to increase the threshold voltage.
그 다음, 도1d에 도시한 바와 같이 상기 포토레지스트(PR1)와 버퍼산화막(9)을 모두 제거한다.Then, as shown in FIG. 1D, both the photoresist PR1 and the buffer oxide film 9 are removed.
그 다음, 도1e에 도시한 바와 같이 상기 버퍼산화막(9)의 제거로 노출된 상기 고농도 엔형 웰(6), 피형 드리프트영역(7), 고농도 피형 웰(4) 및 엔형 드리프트영역(5)의 상부에 두께가 두꺼운 제 1게이트산화막(10)을 증착하고, 그 제 1게이트산화막(10)과 필드산화막(8)의 상부전면에 포토레지스트(PR2)를 도포하고 패터닝한 후, 상기 패턴이 형성된 포토레지스트(PR2)를 식각마스크로 사용하는 식각공정으로 상기 고농도 피형웰(4)과 엔형 드리프트영역(5)의 상부에 증착된 제 1게이트산화막(10)을 선택적으로 식각하여 상기 고농도 엔형 웰(6)과 피형 드리프트영역(7)의 상부에만 두꺼운 제 1게이트산화막을 잔존시킨다.Next, as shown in FIG. 1E, the high concentration en-type well 6, the drift region 7, the high-concentration type well 4 and the en-type drift region 5 exposed by the removal of the buffer oxide film 9 are removed. After depositing a thick first gate oxide film 10 on the upper surface, and applying and patterning the photoresist (PR2) on the upper surface of the first gate oxide film 10 and the field oxide film 8, the pattern is formed In the etching process using the photoresist (PR2) as an etching mask, the first gate oxide layer 10 deposited on the high concentration wells 4 and the n-type drift region 5 is selectively etched to selectively etch the high concentration N-type wells ( 6) and the thick first gate oxide film only remain on the top of the drift region 7.
이와 같이 피형 고전압 수평 확산 모스 트랜지스터의 게이트산화막을 두껍게 형성하는 이유는 엔형 고전압 수평 확산 모스 트랜지스터에 비해 고전압이 인가되기 때문이다.The reason for forming the gate oxide film of the high-voltage horizontal diffusion MOS transistor thick in this manner is that a higher voltage is applied than that of the N-type high voltage horizontal diffusion MOS transistor.
그 다음, 도1f에 도시한 바와 같이 상기 포토레지스트(PR2)를 제거하고, 제 1게이트산화막(10)의 선택적 식각으로 노출된 고농도 피형 웰(4)과 엔형 드리프트영역(5)의 상부에 버퍼산화막(11)을 증착한다.Next, as shown in FIG. 1F, the photoresist PR2 is removed and a buffer is formed on the high concentration wells 4 and the n-type drift region 5 exposed by selective etching of the first gate oxide film 10. The oxide film 11 is deposited.
그 다음, 도1g에 도시한 바와 같이 상기 버퍼산화막(11), 제 1게이트산화막(10)과 필드산화막(8)의 상부전면에 포토레지스트(PR3)를 도포 및 패턴을 형성하여 상기 고농도 피형 웰(4)의 상부에 증착된 버퍼산화막(11)을 노출시키고, 그 노출된 버퍼산화막(11)을 이온주입 마스크로 하는 이온주입공정으로 상기 고농도 피형 웰(4)에 문턱전압의 조절을 위한 불순물 이온을 이온주입한다.Then, as shown in FIG. 1G, the photoresist PR3 is coated on the upper surfaces of the buffer oxide film 11, the first gate oxide film 10 and the field oxide film 8, and a pattern is formed to form the well-concentrated well. An impurity for controlling the threshold voltage in the highly concentrated well 4 by an ion implantation process of exposing the buffer oxide film 11 deposited on the upper portion of (4) and using the exposed buffer oxide film 11 as an ion implantation mask. Ion implantation.
그 다음, 도1h에 도시한 바와 같이 상기 포토레지스트(PR3)를 제거하고, 다시 포토레지스트(PR4)를 도포하고, 상기 버퍼산화막(11)을 모두 노출시키는 패턴을 형성하고, 그 패턴이 형성된 포토레지스트(PR4)를 식각마스크로 하는 식각공정으로, 상기 버퍼산화막(11)을 모두 식각한다.Then, as shown in Fig. 1H, the photoresist PR3 is removed, the photoresist PR4 is applied again, and a pattern is formed to expose all of the buffer oxide films 11, and the photo is formed. In the etching process using the resist PR4 as an etching mask, all of the buffer oxide films 11 are etched.
그 다음, 도1i에 도시한 바와 같이 상기 포토레지스트(PR4)를 제거하고, 상기 버퍼산화막(11)의 식각으로 노출된 고농도 피형 웰(4)과 엔형 드리프트영역의 상부에 두께가 얇은 제 2게이트산화막(12)을 증착한다.Next, as shown in FIG. 1I, the photoresist PR4 is removed, and the second gate having a thin thickness on top of the highly concentrated blood well 4 and the n-type drift region exposed by etching of the buffer oxide film 11 is formed. An oxide film 12 is deposited.
그 다음, 도1j에 도시한 바와 같이 상기 제 1 및 제 2게이트산화막(10),(12)의 상부 일부와 각 드리프트영역(5),(7)의 상부에 형성한 필드산화막(8)의 상부에 위치하는 다결정실리콘 게이트(13)를 형성하고, 상기 다결정실리콘 게이트(13)의 하부에 위치하는 제 1 및 제 2게이트산화막(10),(12)을 제외한 제 1 및 제 2게이트산화막(10),(12)을 식각한 후, 불순물 이온주입을 통해 상기 고농도 피형 웰(4)에 고농도 엔형 소스(13), 채널정지영역(14)을 형성하고, 상기 엔형 드리프트영역(5)의 상부에 고농도 엔형 드레인(15)을 형성하고, 상기 고농도 엔형 웰(6)에 고농도 피형 소스(16) 및 채널정지영역(17)과 상기 피형 드리프트영역(7)에 고농도 피형 드레인(18)을 형성한 후, 상기 노출되어 있는 각 영역의 상부에 평탄화막(19)을 증착하고, 사진식각공정을 통해 상기 평탄화막(19)에 콘택홀을 형성한 다음, 금속공정을 통해 상기 고농도 피형 웰(4)에 형성한 고농도 엔형 소스(13), 채널정지영역(14)과, 상기 엔형 드리프트영역(5)의 상부에 형성한 고농도 엔형 드레인(15)과, 상기 고농도 엔형 웰(6)에 형성한 고농도 피형 소스(16) 및 채널정지영역(17)과, 상기 피형 드리프트영역(7)에 형성한 고농도 피형 드레인(18)에 접속되는 금속배선(20)을 형성하여 고전압 수평 확산 모스 트랜지스터의 제조를 완료하게 된다.Next, as shown in FIG. 1J, the upper portion of the first and second gate oxide films 10 and 12 and the field oxide film 8 formed on the drift regions 5 and 7 are formed. The first and second gate oxide layers except for the first and second gate oxide layers 10 and 12 formed under the polysilicon gate 13 are formed, and the polysilicon gate 13 is disposed above the polysilicon gate 13. 10) and (12) are etched to form a high concentration en-type source 13 and a channel stop region 14 in the highly-concentrated blood well 4 through impurity ion implantation, and the upper portion of the en-type drift region 5. A high concentration n-type drain 15 is formed in the high concentration n-type well 6, and a high concentration n-type drain 16 is formed in the source 16, the channel stop region 17, and the type drift region 7. After that, the planarization film 19 is deposited on the exposed areas, and the planarization film 19 is deposited through a photolithography process. After forming the contact hole, the high-density N-type source 13, the channel stop region 14, and the high-density N-type region formed on the high-density dwelling region 5 formed in the high-concentration type well 4 through a metal process. Connected to the drain 15, the heavily doped source 16 and the channel stop region 17 formed in the highly concentrated en-type well 6, and the heavily doped drain 18 formed in the doped drift region 7. The metal wiring 20 is formed to complete the manufacture of the high voltage horizontal diffusion MOS transistor.
그러나, 상기한 바와 같이 종래 고전압 수평 확산 모스 트랜지스터 제조방법은 엔형과 피형 각 영역에 문턱전압 조절용 이온주입과정에서 각각의 채널영역 상부에 버퍼산화막을 증착하는 공정을 포함하여, 제조공정단계의 수가 많아 제조비용이 증가하고, 제조시간이 길어 생산성이 저하되는 문제점과 아울러 상기 버퍼산화막을 제거하는 과정에서 그 버퍼산화막의 주위에 형성된 필드산화막의 상부일부가 식각되어 고전압 특성이 열화되는 문제점이 있었다.However, as described above, the conventional method of manufacturing a high voltage horizontal diffusion MOS transistor includes a process of depositing a buffer oxide film on each channel region in the ion implantation process for adjusting the threshold voltage in each of the N-type and the-type regions, and thus has a large number of manufacturing process steps. In addition, the manufacturing cost increases, the production time is long, and the productivity decreases. In addition, the upper portion of the field oxide film formed around the buffer oxide film is etched in the process of removing the buffer oxide film, thereby deteriorating high voltage characteristics.
이와 같은 문제점을 감안한 본 발명은 문턱전압의 조절을 위한 불순물 이온을 각 채널영역에 주입하는 과정을 동일한 버퍼산화막을 이용하여 실시하는 고전압 수평 확산 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a method of manufacturing a high voltage horizontal diffusion MOS transistor in which a process of injecting impurity ions for adjusting a threshold voltage into each channel region is performed using the same buffer oxide film.
도1a 내지 도1j는 종래 고전압 수평 확산 모스 트랜지스터의 제조공정 수순단면도.1A to 1J are cross-sectional views of a manufacturing process of a conventional high voltage horizontal diffusion MOS transistor.
도2a 내지 도2i는 본 발명 고전압 수평 확산 모스 트랜지스터의 제조공정 수순단면도.2A to 2I are cross-sectional views of a manufacturing process of the high voltage horizontal diffusion MOS transistor of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1:피형 기판 2:피형 에피층1: corrugated substrate 2: corrugated epi layer
3:엔형 웰 4:고농도 피형 웰3: well type 4: high concentration type well
5:엔형 드리프트영역 6:고농도 엔형 웰5: en drift region 6: high concentration en-well
7:피형 드리프트영역 8:필드산화막7: Corrugated drift region 8: Field oxide film
9,11:버퍼산화막 10:제 1게이트산화막9,11: buffer oxide film 10: first gate oxide film
12:제 2게이트산화막 13:엔형 소스12: 2nd gate oxide film 13: Yen source
14,17:채널정지영역 15:엔형 드레인14, 17: channel stop region 15: yen drain
16:피형 소스 18:피형 드레인16: skin source 18: skin drain
19:평탄화막 20:금속배선19: flattened film 20: metal wiring
상기와 같은 목적은 반도체 기판의 상부에 기판과 동일한 형의 에피층을 성장시키고, 그 에피층의 상부일부에 상기 에피층과는 다른 형의 불순물이온을 주입하여 깊은 웰을 형성하는 영역설정단계와; 상기 깊은 웰과 에피층에 불순물이온을 선택적으로 이온주입하여 채널영역과 드리프트영역을 형성하고, 상기 드리프트영역의 중앙 상부일부와 웰 및 에피층의 상부전면에 필드산화막을 증착하는 하부영역 형성단계와; 상기 채널영역에 문턱전압의 조절을 위한 불순물이온을 이온주입하는 문턱전압 제어용 이온주입단계와; 상기 웰의 상부에 형성한 채널영역과 드리프트영역의 상부에 두꺼운 제 1게이트산화막을 증착하고, 상기 에피층의 상부에 형성한 채널영역과 드리프트영역의 상부에 얇은 제 2게이트산화막을 증착하는 게이트산화막 형성단계와; 상기 채널영역의 상부에 증착된 제 1 및 제 2게이트산화막의 일부와 드리프트영역의 상부에 형성한 필드산화막의 상부일부에 위치하는 게이트를 형성하고, 불순물 이온주입을 통해 상기 채널영역에 소스와 채널정지영역을 형성하고, 드리프트영역에 드레인을 형성하는 소자영역 형성단계를 포함하는 고전압 수평 확산 모스 트랜지스터 제조방법에 있어서, 상기 문턱전압 제어용 이온주입단계는 동일한 버퍼산화막을 이온주입버퍼로 사용하는 이온주입공정으로 상기 웰의 상부에 형성한 채널영역과 에피층의 상부에 형성한 채널영역에 불순물 이온을 주입함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a region setting step of forming a deep well by growing an epi layer of the same type as the substrate on top of the semiconductor substrate, and implanting impurity ions of a different type from the epi layer into an upper part of the epi layer; ; Forming a channel region and a drift region by selectively implanting impurity ions into the deep well and the epi layer, and depositing a field oxide film on a central upper portion of the drift region and an upper surface of the well and epi layer; ; A threshold voltage control ion implantation step of ion implanting impurity ions for adjusting a threshold voltage in the channel region; A gate oxide film for depositing a thick first gate oxide film on the channel region and the drift region formed on the well, and a thin second gate oxide film on the channel region and the drift region formed on the epi layer. Forming step; A portion of the first and second gate oxide films deposited on the channel region and a gate located on an upper portion of the field oxide layer formed on the drift region are formed, and a source and a channel are formed in the channel region through impurity ion implantation. In the method for fabricating a high voltage horizontal diffusion MOS transistor comprising forming a stationary region and forming a drain in a drift region, the ion implantation step for controlling the threshold voltage includes ion implantation using the same buffer oxide film as an ion implantation buffer. It is achieved by implanting impurity ions into the channel region formed in the upper portion of the well and the channel region formed in the upper portion of the well by the process, will be described in detail with reference to the accompanying drawings.
도2a 내지 도2i는 본 발명 고전압 수평 확산 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 피형 기판(1)의 상부에 피형 에피층(2)을 성장시키고, 그 피형 에피층(2)의 일부에 깊은 엔형 웰(3)을 형성한 다음, 상기 피형 에피층(2)의 상부에 고농도 피형 웰(4)과 그 피형 웰(4)과 인접하는 엔형 드리프트영역(5)을 형성하고, 상기 엔형 웰(3)의 상부일부에 고농도 엔형 웰(6)과 그 고농도 엔형 웰(6)에 접하는 피형 드리프트영역(7)을 형성한 후, 상기 각 드리프트영역(5),(7)과 피형 에피층(2) 및 엔형 웰(3)의 상부에 필드산화막(8)을 형성하는 단계(도2a)와; 상기 피형 웰(4), 엔형 드리프트영역(5), 엔형 웰(6) 및 피형 드리프트영역(7)의 상부에 버퍼산화막(9)을 증착하는 단계(도2b)와; 상기 버퍼산화막(9)과 필드산화막(8)의 상부전면에 포토레지스트(PR1)를 도포하고, 패턴을 형성하여 상기 엔형 웰(6)의 상부에 증착된 버퍼산화막(9)을 선택적으로 노출시킨 후, 그 노출된 버퍼산화막(9)을 이온주입 버퍼로 사용하는 이온주입공정으로 상기 엔형 웰(6)에 문턱전압 조절을 위한 불순물 이온을 주입하는 단계(도2c)와; 상기 포토레지스트(PR1)를 제거하고, 상기 버퍼산화막(9)과 필드산화막(8)의 상부전면에 포토레지스트(PR2)를 도포하고, 패턴을 형성하여 상기 고농도 피형 웰(4)의 상부에 증착된 버퍼산화막(9)의 일부를 노출시킨 후, 상기 노출된 버퍼산화막(9)을 이온주입 버퍼로 사용하는 이온주입공정으로 상기 고농도 피형 웰(4)에 문턱전압의 조절을 위한 불순물 이온을 주입하는 단계(도2d)와; 상기 포토레지스트(PR2)와 그 하부의 버퍼산화막(9)을 모두 제거하는 단계(도2e)와; 상기 버퍼산화막(9)의 제거로 노출된 고농도 피형 웰(4)과 엔형 드리프트영역(5), 고농도 엔형 웰(6) 및 피형 드리프트영역(7)의 상부에 두께가 두꺼운 제 1게이트산화막(10)을 증착하는 단계(도2f)와; 상기 제 1게이트산화막(10)과 필드산화막(8)의 상부전면에 포토레지스트(PR3)를 도포하고, 노광 및 현상하여 상기 깊은 엔형 웰(3)의 상부에만 위치하는 포토레지스트(PR3) 패턴을 형성한 후, 그 포토레지스트(PR3) 패턴을 식각마스크로 사용하는 식각공정으로 상기 고농도 피형 웰(4)과 엔형 드리프트영역(5)의 상부에 증착된 제 1게이트산화막(10)을 선택적으로 식각하는 단계(도2g)와; 상기 포토레지스트(PR3)를 제거하고, 상기 노출된 고농도 피형 웰(4)과 엔형 드리프트영역(5)의 상부에 얇은 제 2게이트산화막(12)을 증착하는 단계(도2h)와; 상기 제 1 및 제 2게이트산화막(10),(12)의 상부 일부와 각 드리프트영역(5),(7)의 상부에 형성한 필드산화막(8)의 상부에 위치하는 다결정실리콘 게이트(13)를 형성하고, 상기 다결정실리콘 게이트(13)의 하부에 위치하는 제 1 및 제 2게이트산화막(10),(12)을 제외한 제 1 및 제 2게이트산화막(10),(12)을 식각한 후, 불순물 이온주입을 통해 상기 고농도 피형 웰(4)에 고농도 엔형 소스(13), 채널정지영역(14)을 형성하고, 상기 엔형 드리프트영역(5)의 상부에 고농도 엔형 드레인(15)을 형성하고, 상기 고농도 엔형 웰(6)에 고농도 피형 소스(16) 및 채널정지영역(17)과 상기 피형 드리프트영역(7)에 고농도 피형 드레인(18)을 형성한 후, 상기 노출되어 있는 각 영역의 상부에 평탄화막(19)을 증착하고, 사진식각공정을 통해 상기 평탄화막(19)에 콘택홀을 형성한 다음, 금속공정을 통해 상기 고농도 피형 웰(4)에 형성한 고농도 엔형 소스(13), 채널정지영역(14)과, 상기 엔형 드리프트영역(5)의 상부에 형성한 고농도 엔형 드레인(15)과, 상기 고농도 엔형 웰(6)에 형성한 고농도 피형 소스(16) 및 채널정지영역(17)과, 상기 피형 드리프트영역(7)에 형성한 고농도 피형 드레인(18)에 접속되는 금속배선(20)을 형성하는 단계(도2i)로 구성된다.2A to 2I are cross-sectional views of a process for manufacturing a high voltage horizontal diffusion MOS transistor according to the present invention. As shown in FIG. 2A, the epitaxial layer 2 is grown on top of the substrate 1, and the epitaxial layer 2 is formed. A deep n-type well 3 is formed in a portion thereof, and then a highly-concentrated type well 4 and an n-type drift region 5 adjacent to the type well 4 are formed on the upper part of the epitaxial epi layer 2, After forming the high concentration en-type well 6 and the drift region 7 in contact with the high concentration en-type well 6 in the upper portion of the n-type well 3, the respective drift regions 5, 7 and the skin Forming a field oxide film 8 on the epitaxial layer 2 and the N well 3 (FIG. 2A); Depositing a buffer oxide film (9) on top of the well (4), the n-type drift region (5), the n-type well (6), and the type drift region (7); The photoresist PR1 is applied to the top surfaces of the buffer oxide film 9 and the field oxide film 8, and a pattern is formed to selectively expose the buffer oxide film 9 deposited on the N-well 6. Thereafter, implanting impurity ions for controlling the threshold voltage into the N type well 6 by an ion implantation process using the exposed buffer oxide film 9 as an ion implantation buffer (FIG. 2C); The photoresist PR1 is removed, the photoresist PR2 is applied to the upper surfaces of the buffer oxide film 9 and the field oxide film 8, and a pattern is formed to deposit the upper portion of the highly concentrated corrugated well 4. After exposing a portion of the buffered oxide film 9 that has been exposed, impurity ions are implanted into the highly concentrated well 4 in an ion implantation process using the exposed buffer oxide film 9 as an ion implantation buffer. (FIG. 2D); Removing both the photoresist PR2 and the buffer oxide film 9 below it (FIG. 2E); The first gate oxide film 10 having a thick thickness is formed on the high concentration well drift region 5, the high density en type drift region 5, and the high density en type well 6 and the drift region 7 exposed by the removal of the buffer oxide layer 9. E) deposition (FIG. 2F); The photoresist PR3 is coated on the upper surfaces of the first gate oxide film 10 and the field oxide film 8, and is exposed and developed to form a photoresist PR3 pattern disposed only on the deep N well 3. After the formation, the first gate oxide layer 10 deposited on the highly concentrated well 4 and the n-type drift region 5 is selectively etched by an etching process using the photoresist pattern PR3 as an etching mask. Step (Fig. 2g); Removing the photoresist (PR3) and depositing a thin second gate oxide film (12) on top of the exposed high density well (4) and the n-type drift region (5); The polysilicon gate 13 positioned on the upper portion of the first and second gate oxide films 10 and 12 and the field oxide film 8 formed on each of the drift regions 5 and 7. And etching the first and second gate oxide films 10 and 12 except for the first and second gate oxide films 10 and 12 positioned under the polysilicon gate 13. The high concentration en-type source 13 and the channel stop region 14 are formed in the high concentration well well 4 through impurity ion implantation, and the high concentration en-type drain 15 is formed in the upper portion of the en type drift region 5. And forming a highly concentrated blood source 16 and a channel stop region 17 and a highly concentrated blood drain 18 in the blood drift region 7 in the highly concentrated en-type well 6, and then overlying each exposed region. Depositing a planarization film 19 on the substrate, forming a contact hole in the planarization film 19 through a photolithography process, and then performing a metal process The high concentration en-type source 13, the channel stop region 14 formed in the high concentration dense well 4 through the high concentration en-type drain 15 formed on the upper end of the en type drift region 5, and the high concentration en-type well. Forming a metal source 20 connected to the highly concentrated source source 16 and the channel stop region 17 formed in (6) and the highly concentrated object drain 18 formed in the said drift region 7 ( 2i).
이하, 상기와 같이 구성된 본 발명 고전압 수평 확산 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, a method of manufacturing the high voltage horizontal diffusion MOS transistor of the present invention configured as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 피형 기판(1)의 상부에 피형 에피층(2)을 성장시키고, 그 피형 에피층(2)의 일부에 깊은 엔형 웰(3)을 형성한 다음, 상기 피형 에피층(2)의 상부에 고농도 피형 웰(4)과 그 피형 웰(4)과 인접하는 엔형 드리프트영역(5)을 형성하고, 상기 엔형 웰(3)의 상부일부에 고농도 엔형 웰(6)과 그 고농도 엔형 웰(6)에 접하는 피형 드리프트영역(7)을 형성한 후, 상기 각 드리프트영역(5),(7)과 피형 에피층(2) 및 엔형 웰(3)의 상부에 필드산화막(8)을 형성한다.First, as shown in FIG. 2A, the epitaxial epi layer 2 is grown on the substrate 1, and a deep n well 3 is formed on a part of the epitaxial layer 2, and then The highly concentrated well type 4 and the n-type drift region 5 adjacent to the shaped well 4 are formed on the epitaxial layer 2, and the highly concentrated n-type well 6 is formed in a portion of the upper portion of the n-type well 3. After forming the drift region (7) in contact with the high concentration en-type well (6), the field oxide film on the drift region (5), (7) and the epitaxial epi layer (2) and the n-type well (3) (8) is formed.
그 다음, 도2b에 도시한 바와 같이 상기 피형 웰(4), 엔형 드리프트영역(5), 엔형 웰(6) 및 피형 드리프트영역(7)의 상부에 버퍼산화막(9)을 증착한다.Next, as shown in FIG. 2B, a buffer oxide film 9 is deposited on the top of the well 4, the end drift region 5, the end well 6, and the top drift region 7. As shown in FIG.
그 다음, 도2c에 도시한 바와 같이 상기 버퍼산화막(9)과 필드산화막(8)의 상부전면에 포토레지스트(PR1)를 도포하고, 패턴을 형성하여 상기 엔형 웰(6)의 상부에 증착된 버퍼산화막(9)을 선택적으로 노출시킨 후, 그 노출된 버퍼산화막(9)을 이온주입 버퍼로 사용하는 이온주입공정으로 상기 엔형 웰(6)에 문턱전압 조절을 위한 불순물 이온을 주입한다.Next, as shown in FIG. 2C, the photoresist PR1 is coated on the upper surfaces of the buffer oxide film 9 and the field oxide film 8, and a pattern is formed to be deposited on the N well 6. After selectively exposing the buffer oxide film 9, impurity ions are implanted into the N-type well 6 in the ion implantation process using the exposed buffer oxide film 9 as an ion implantation buffer.
그 다음, 도2d에 도시한 바와 같이 상기 포토레지스트(PR1)를 제거하고, 상기 버퍼산화막(9)과 필드산화막(8)의 상부전면에 포토레지스트(PR2)를 도포하고, 패턴을 형성하여 상기 고농도 피형 웰(4)의 상부에 증착된 버퍼산화막(9)의 일부를 노출시킨 후, 상기 노출된 버퍼산화막(9)을 이온주입 버퍼로 사용하는 이온주입공정으로 상기 고농도 피형 웰(4)에 문턱전압의 조절을 위한 불순물 이온을 주입한다.Next, as shown in FIG. 2D, the photoresist PR1 is removed, the photoresist PR2 is coated on the upper surfaces of the buffer oxide film 9 and the field oxide film 8, and a pattern is formed to form the pattern. After exposing a portion of the buffer oxide film 9 deposited on the highly concentrated well 4, an ion implantation process using the exposed buffer oxide film 9 as an ion implantation buffer is applied to the highly concentrated well 4. Impurity ions are implanted to control the threshold voltage.
그 다음, 도2e에 도시한 바와 같이 상기 포토레지스트(PR2)와 그 하부의 버퍼산화막(9)을 모두 제거한다.Then, as shown in FIG. 2E, both the photoresist PR2 and the buffer oxide film 9 thereunder are removed.
그 다음, 도2f에 도시한 바와 같이 상기 버퍼산화막(9)의 제거로 노출된 고농도 피형 웰(4)과 엔형 드리프트영역(5), 고농도 엔형 웰(6) 및 피형 드리프트영역(7)의 상부에 두께가 두꺼운 제 1게이트산화막(10)을 증착한다.Next, as shown in FIG. 2F, the highly concentrated corrugated well 4 and the n-type drift region 5, the high-enzyme well 6 and the drift region 7 exposed by removal of the buffer oxide film 9 are exposed. A thick first gate oxide film 10 is deposited on the substrate.
그 다음, 도2g에 도시한 바와 같이 상기 제 1게이트산화막(10)과 필드산화막(8)의 상부전면에 포토레지스트(PR3)를 도포하고, 노광 및 현상하여 상기 깊은 엔형 웰(3)의 상부에만 위치하는 포토레지스트(PR3) 패턴을 형성한 후, 그 포토레지스트(PR3) 패턴을 식각마스크로 사용하는 식각공정으로 상기 고농도 피형 웰(4)과 엔형 드리프트영역(5)의 상부에 증착된 제 1게이트산화막(10)을 선택적으로 식각한다.Then, as shown in FIG. 2G, photoresist PR3 is applied to the upper surfaces of the first gate oxide film 10 and the field oxide film 8, and is exposed and developed to expose the upper portion of the deep N well 3. After forming the photoresist (PR3) pattern is located only in the etch process, an etching process using the photoresist (PR3) pattern as an etching mask is deposited on the high concentration well well 4 and the n-type drift region (5) The one-gate oxide film 10 is selectively etched.
그 다음, 도2h에 도시한 바와 같이 상기 포토레지스트(PR3)를 제거하고, 상기 노출된 고농도 피형 웰(4)과 엔형 드리프트영역(5)의 상부에 얇은 제 2게이트산화막(12)을 증착한다.Next, as shown in FIG. 2H, the photoresist PR3 is removed, and a thin second gate oxide film 12 is deposited on the exposed high concentration well 4 and the n-type drift region 5. .
그 다음, 도2i에 도시한 바와 같이 종래와 동일하게 상기 제 1 및 제 2게이트산화막(10),(12)의 상부 일부와 각 드리프트영역(5),(7)의 상부에 형성한 필드산화막(8)의 상부에 위치하는 다결정실리콘 게이트(13)를 형성하고, 상기 다결정실리콘 게이트(13)의 하부에 위치하는 제 1 및 제 2게이트산화막(10),(12)을 제외한 제 1 및 제 2게이트산화막(10),(12)을 식각한 후, 불순물 이온주입을 통해 상기 고농도 피형 웰(4)에 고농도 엔형 소스(13), 채널정지영역(14)을 형성하고, 상기 엔형 드리프트영역(5)의 상부에 고농도 엔형 드레인(15)을 형성하고, 상기 고농도 엔형 웰(6)에 고농도 피형 소스(16) 및 채널정지영역(17)과 상기 피형 드리프트영역(7)에 고농도 피형 드레인(18)을 형성한 후, 상기 노출되어 있는 각 영역의 상부에 평탄화막(19)을 증착하고, 사진식각공정을 통해 상기 평탄화막(19)에 콘택홀을 형성한 다음, 금속공정을 통해 상기 고농도 피형 웰(4)에 형성한 고농도 엔형 소스(13), 채널정지영역(14)과, 상기 엔형 드리프트영역(5)의 상부에 형성한 고농도 엔형 드레인(15)과, 상기 고농도 엔형 웰(6)에 형성한 고농도 피형 소스(16) 및 채널정지영역(17)과, 상기 피형 드리프트영역(7)에 형성한 고농도 피형 드레인(18)에 접속되는 금속배선(20)을 형성하여 씨모스(CMOS)구조의 고전압 수평 확산 모스 트랜지스터를 제조하게 된다.Next, as shown in FIG. 2I, the field oxide film formed on the upper part of the first and second gate oxide films 10 and 12 and on the drift regions 5 and 7 as in the prior art. A first and second gate oxide films 10 and 12 are formed except the first and second gate oxide films 13 and 12 that are formed on the upper portion of the polycrystalline silicon gate 13. After the two-gate oxide films 10 and 12 are etched, a high concentration en-type source 13 and a channel stop region 14 are formed in the highly concentrated well 4 through impurity ion implantation, and the en-type drift region ( 5, a high concentration en-type drain 15 is formed in the upper portion of the high concentration en-type well 6, and a high concentration type drain 18 in the high-density source source 16 and the channel stop region 17 and the type drift region 7. ), And then the planarization film 19 is deposited on the exposed areas, and the image is etched through a photolithography process. After the contact hole is formed in the planarization film 19, the highly concentrated N-type source 13, the channel stop region 14, and the N-type drift region 5 formed in the highly-concentrated blood well 4 are formed by a metal process. The heavily doped drain 15 formed in the upper portion, the heavily doped source 16 and the channel stop region 17 formed in the heavily doped well 6, and the heavily doped drain formed in the drifted region 7. A metal wiring 20 connected to 18 is formed to manufacture a high voltage horizontal diffusion MOS transistor having a CMOS structure.
상기한 바와 같이 본 발명은 각 채널영역에 문턱전압의 조절을 위한 불순물 이온주입시 동일한 버퍼산화막을 사용하여 공정단계를 줄여 제조비용을 절감하고 고정시간을 단축하여 생산성을 향상시키는 효과와 아울러 상기 하나의 버퍼산화막만을 식각함으로써, 필드산화막의 상부가 식각되는 양을 줄여 고전압 특성을 향상시키는 효과가 있다.As described above, the present invention uses the same buffer oxide film when implanting impurity ions for controlling the threshold voltage in each channel region, thereby reducing manufacturing steps, reducing manufacturing costs, and shortening fixing time, thereby improving productivity. By etching only the buffer oxide film, the amount of etching of the upper portion of the field oxide film is reduced, thereby improving the high voltage characteristic.
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