KR20030056339A - Method for forming gate oxide of merged semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a gate oxide layer of a complex semiconductor device is provided to be capable of obtaining various operating voltages by forming the gate oxide layer having a different thickness or material according to each region. CONSTITUTION: A flash high voltage transistor region(A), a flash cell region(B), and a logic region(C) are defined by forming an isolation layer and a well at a semiconductor substrate(10). Then, a silicon layer is deposited on the resultant structure. After forming the first resist pattern on the resultant structure, the silicon layer is selectively etched by using the first resist pattern as a mask. After forming the second resist pattern on the resultant structure, N2 ions are selectively implanted into the resultant structure by using the second resist pattern as a mask. A gate oxide layer(14) having a different thickness or material according to the regions, is formed on the resultant structure by carrying out an oxidation. After forming gates at the resultant structure, transistors are formed by carrying out an ion implantation.

Description

복합 반도체 소자의 게이트 산화막 형성 방법{METHOD FOR FORMING GATE OXIDE OF MERGED SEMICONDUCTOR DEVICE}METHODS FOR FORMING GATE OXIDE OF MERGED SEMICONDUCTOR DEVICE

본 발명은 복합 반도체 소자에 있어서, 플래시 고전압 트랜지스터 영역의 표면에는 다결정 또는 비정질 실리콘이 플래시 셀 영역의 표면에는 노출된 실리콘 기판이 로직 영역의 기판 표면에는 N2가 도핑된 형태가 되도록 한 후 산화 공정을 진행하여 각 영역별로 두께나 유전물질이 다른 게이트 산화막을 형성함으로써 다양한 동작 전압을 갖는 트랜지스터를 형성하고자 하는 복합 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.In the composite semiconductor device, an oxidation process is performed such that polysilicon or amorphous silicon is exposed on a surface of a flash high voltage transistor region so that a silicon substrate exposed on a surface of a flash cell region is doped with N 2 on a surface of a logic region. The present invention relates to a method for forming a gate oxide film of a composite semiconductor device in which a transistor having various operating voltages is formed by forming a gate oxide film having a different thickness or dielectric material for each region.

일반적으로, 로직(logic)과 플래시를 한 웨이퍼상에 구현하는 복합반도체소자는, 저전력 손실과, 높은 온칩(onchip)대역폭, 고집적도, 저비용등 많은 장점들을 가진 소자로서, 플래시의 특성과 로직의 트랜지스터 특성을 충분히 살려 단점들을 보완하려는 연구개발이 활발하다.In general, a composite semiconductor device that implements logic and flash on one wafer has many advantages such as low power loss, high on-chip bandwidth, high integration, and low cost. R & D is actively trying to make up for the shortcomings by fully utilizing transistor characteristics.

플래시는 페리 영역에서 사용되는 고전압 트랜지스터용 게이트 산화막과 일반 회로의 동작에 사용되는 트랜지스터용 게이트 산화막, 셀의 터널 산화막등 여러 가지의 게이트 산화막이 필요하다.The flash requires various gate oxide films such as a gate oxide film for a high voltage transistor used in a ferry region, a gate oxide film for a transistor used for operation of a general circuit, and a tunnel oxide film of a cell.

이러한 구조를 형성하기 위해서는 산화막을 형성한 후 필요한 부분의 산화막만 남기고 나머지는 제거하는 형태로 각 트랜지스터에 맞는 게이트 산화막을 형성하게된다.In order to form such a structure, after forming the oxide film, only the oxide film of the required portion is left, and the rest is removed to form a gate oxide film suitable for each transistor.

그러한 이러한 게이트 산화막 형성 공정은 여러번의 마스킹 공정과 식각 공정 및 산화 공정이 필요하므로 공정이 복잡해지고 공정 시간이 증가되며, 산화에 의한 열연화로 산화 공정 전의 도핑 프로파일에 많은 영향을 주어 소자의 신뢰성을 저하시켜 생산성 저하 등의 문제점을 유발한다.Such a gate oxide film forming process requires several masking processes, etching processes, and oxidation processes, which makes the process complicated and increases the process time, and thermally softens by oxidation, which greatly affects the doping profile before the oxidation process, thereby lowering the reliability of the device. This causes problems such as lowering productivity.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 복합 반도체 소자에 있어서, 플래시 고전압 트랜지스터 영역의 표면에는 다결정 또는 비정질 실리콘이 플래시 셀 영역의 표면에는 노출된 실리콘 기판이 로직 영역의 기판 표면에는 N2가 도핑된 형태가 되도록 한 후 산화 공정을 진행하여 각 영역별로 두께나 유전물질이 다른 게이트 산화막을 형성함으로써 다양한 동작 전압을 갖는 트랜지스터를 형성하고자 하는 복합 반도체 소자의 게이트 산화막 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to fabricate a semiconductor substrate in which a polycrystalline or amorphous silicon is exposed on the surface of a flash cell region in a complex semiconductor device. A gate oxide film of a composite semiconductor device, which is formed to have a transistor having various operating voltages by forming a gate oxide film having a different thickness or dielectric material for each region by performing an oxidation process after the N 2 is doped to the substrate surface of the region. It is to provide a formation method.

도1a 내지 도1f는 본 발명에 의한 복합 반도체 소자의 게이트 산화막 형성 공정을 나타낸 제 1 실시예이다.1A to 1F are a first embodiment showing a process for forming a gate oxide film of a composite semiconductor device according to the present invention.

도2a 내지 도2f는 본 발명에 의한 복합 반도체 소자의 게이트 산화막 형성 공정을 나타낸 제 2 실시예이다.2A to 2F are a second embodiment showing a process of forming a gate oxide film of a composite semiconductor device according to the present invention.

- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-

10 : 기판 11 : 실리콘10 substrate 11 silicon

12 : 제 1 레지스트 패턴 13 : 제 2 레지스트 패턴12: first resist pattern 13: second resist pattern

14 :게이트 산화막 15,16, 17, : 트랜지스터14 gate oxide film 15, 16, 17, transistor

A : 플래시 고전압 트랜지스터 영역 B : 플래시 셀 영역A: flash high voltage transistor region B: flash cell region

C :로직 영역C: Logic Area

상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판에 소자 분리막 및 웰을 형성하여 플래시 고전압 트랜지스터 영역과 플래시 셀 영역 및 로직 영역을 형성한 후 실리콘을 증착하는 단계와, 상기 제 1 레지스트 패턴을 증착해서 상기 실리콘을 패터닝한 후 제 1 레지스트 패턴을 제거하는 단계와, 상기 제 1 레지스트 패턴이 제거된 결과물 상에 제 2 레지스트 패턴을 형성한 후 N2이온 주입을 진행하는 단계와, 상기 N2이온 주입 공정이 진행된 결과물 상에 산화 공정을 진행하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 게이트용 물질을 증착하고 마스킹 공정과 식각공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.According to an aspect of the present invention, a device isolation film and a well are formed on a semiconductor substrate to form a flash high voltage transistor region, a flash cell region, and a logic region, and then depositing silicon and depositing the first resist pattern. by the method comprising the steps of: after patterning the silicon removal of the first resist pattern, wherein after forming a second resist pattern on the removed result first resist pattern proceeds to N 2 ion implantation, the N 2 ions Forming a gate oxide layer by performing an oxidation process on the resultant of the implantation process, depositing a gate material on the gate oxide layer, forming a gate by using a masking process and an etching process, and then implanting a transistor in each region through ion implantation Forming a gate oxide film of a composite semiconductor device It relates to a method.

이때, 상기 실리콘막은 CVD 방식으로 폴리실리콘막을 증착하거나, 상기 폴리실리콘막 대신 비정질 실리콘막을 CVD 방식으로 증착하는 것을 특징으로 한다.In this case, the silicon film is characterized in that the polysilicon film is deposited by CVD, or an amorphous silicon film is deposited by the CVD method instead of the polysilicon film.

또한, 상기 제 1 레지스트 패턴을 이용한 실리콘 패터닝은 플래시 셀 영역과 로직 영역만 오픈 시키고, 상기 제 2 레지스트 패턴을 이용한 패터닝은 로직 영역만을 오픈 시키는 것을 특징으로 한다.In addition, the silicon patterning using the first resist pattern opens only the flash cell region and the logic region, and the patterning using the second resist pattern opens only the logic region.

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판에 소자 분리막 및 웰을 형성하여 플래시 고전압 트랜지스터 영역과 플래시 셀 영역 및 로직 영역을 형성한 후 제 1 레지스트 패턴을 형성하여 N2이온 주입을 하는 단계와, 상기 이온 주입된 결과물 상에 실리콘을 증착한 후 제 2 레지스트 패턴을 이용한 패터닝으로 실리콘을 제거하는 단계와, 상기 실리콘이 제거된 결과물 상에 산화 공정을 진행하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 게이트용 물질을 증착하고 마스킹 공정과 식각공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.According to an aspect of the present invention, a device isolation layer and a well are formed on a semiconductor substrate to form a flash high voltage transistor region, a flash cell region, and a logic region, and then, a first resist pattern is formed to perform N 2 ion implantation. And depositing silicon on the ion implanted product and then removing the silicon by patterning using a second resist pattern, and performing an oxidation process on the silicon removed product to form a gate oxide film; And depositing a gate material on the gate oxide layer, forming a gate by a masking process and an etching process, and then forming transistors in each region through ion implantation. It is about.

이때. 상기 제 1 레지스트 패턴을 형성하여 N2이온 주입을 하는 단계는 로직 영역만 오픈 시키고, 상기 제 2 레지스트 패턴을 이용한 패터닝으로 실리콘을 제거하는 단계는 로직과 플래시 셀 영역만 오픈 시키는 것을 특징으로 한다.At this time. Forming the first resist pattern to implant N 2 ions may only open a logic region, and removing silicon by patterning using the second resist pattern may open only the logic and flash cell regions.

또한, 상기 실리콘막은 다결정 또는 비정질 실리콘막으로 증착하는 것을 특징으로 한다.In addition, the silicon film is characterized in that the deposition as a polycrystalline or amorphous silicon film.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.

도1a 내지 도1f는 본 발명에 의한 복합 반도체 소자의 게이트 산화막 형성 공정을 나타낸 제 1 실시예이다.1A to 1F are a first embodiment showing a process for forming a gate oxide film of a composite semiconductor device according to the present invention.

도1a에 도시된 바와 같이 반도체 기판(10)에 소자 분리막(미도시함) 및 웰(미도시함)을 형성하여 플래시 고전압 트랜지스터 영역(A)과 플래시 셀 영역(B) 및 로직 영역(C)을 형성한 후 도1b에 도시된 바와 같이 실리콘(11)을 증착한다.As shown in FIG. 1A, an isolation layer (not shown) and a well (not shown) are formed on the semiconductor substrate 10 to form a flash high voltage transistor region A, a flash cell region B, and a logic region C. After forming the silicon 11 is deposited as shown in Figure 1b.

이어서, 도1c에 도시된 바와 같이 플래시 고전압 트랜지스터 영역(A)에만 제 1 레지스트 패턴(12)을 증착해서 플래시 셀 영역(B)과 로직 영역(C)의 실리콘(11)을 제거한 다음, 도1d에 도시된 바와 같이 플래시 고전압 트랜지스터 영역(A)과 플래시 셀 영역(B)에 제 2 레지스트 패턴(13)을 형성하여 로직 영역(C)에만 N2이온 주입을 진행한다.Subsequently, as shown in FIG. 1C, the first resist pattern 12 is deposited only in the flash high voltage transistor region A to remove the silicon 11 of the flash cell region B and the logic region C, and then FIG. 1D. As shown in FIG. 2, the second resist pattern 13 is formed in the flash high voltage transistor region A and the flash cell region B to perform N 2 ion implantation into the logic region C only.

그런 다음, 도1e에 도시된 바와 같이 산화 공정을 진행하여 게이트 산화막(14)을 형성한 후 도1f에 도시된 바와 같이 게이트용 물질을 증착하고 마스킹 공정과 식각 공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터(15, 16, 17)를 형성한다.Then, as shown in FIG. 1E, an oxidation process is performed to form a gate oxide layer 14, and as shown in FIG. 1F, a gate material is deposited, a gate is formed by a masking process and an etching process, and then ion implantation is performed. Through the transistors 15, 16, and 17 are formed in each region.

이때, 산화 공정시 N2이온 주입을 하지 않은 플래시 셀 영역(B)은 N2이온 주입한 로직 영역(B) 보다 산화막의 속도가 빠르지만, 실리콘 기판(10) 단결정이 산화되므로 다결정 또는 비정질 실리콘이 산화되는 플래시 고전압 트랜지스터(A) 영역보다 산화막 성장 속도가 느려 산화후 각 영역별 산화막의 두께는 플래시 고전압 트랜지스터 영역(A)이 가장 두껍고, 플래시 셀 영역(B)이 중간 두께 그리고 로직 영역(C)의 산화막이 가장 얇게 형성된다.At this time, the oxidation process when N 2 ion flash cell area (B) are not the implant is N 2 ion implant a logic area, the speed of the oxide film is faster than (B), since the silicon substrate 10, a single crystal oxide polycrystalline or amorphous silicon Since the oxide film growth rate is slower than that of the flash high voltage transistor (A) region to be oxidized, the thickness of the oxide film for each region after oxidation is the thickest in the flash high voltage transistor region (A), the flash cell region (B) is the intermediate thickness, and the logic region (C). ) Oxide film is formed the thinnest.

도2a 내지 도2f는 본 발명에 의한 복합 반도체 소자의 게이트 산화막 형성 공정을 나타낸 제 2 실시예이다.2A to 2F are a second embodiment showing a process of forming a gate oxide film of a composite semiconductor device according to the present invention.

도2a에 도시된 바와 같이 반도체 기판(20)에 소자 분리막(미도시함) 및 웰(미도시함)을 형성하여 플래시 고전압 트랜지스터 영역(A)과 플래시 셀 영역(B) 및 로직 영역(C)을 형성한 후 도2b에 도시된 바와 같이 로직 영역(C)만 오픈 되도록 제 3 레지스트 패턴(21)을 형성하여 N2이온 주입을 실시한다.As shown in FIG. 2A, an isolation layer (not shown) and a well (not shown) are formed on the semiconductor substrate 20 to form a flash high voltage transistor region A, a flash cell region B, and a logic region C. to form a third resist pattern 21 so that only the open logic region (C) as shown in Figure 2b after the formation of N 2 to carry out the ion implantation.

이어서, 도2c에 도시된 바와 같이 실리콘(22)을 증착한 후 도2d에 도시된 바와 같이 플래시 고전압 트랜지스터 영역(A)에만 제 4 레지스트 패턴(23)을 증착하여 로직 영역(C)과 플래시 셀 영역(B)의 실리콘(22)을 제거한다.Subsequently, as shown in FIG. 2C, the silicon 22 is deposited, and as shown in FIG. 2D, the fourth resist pattern 23 is deposited only in the flash high voltage transistor region A to form the logic region C and the flash cell. The silicon 22 in the region B is removed.

그런 다음, 도2e에 도시된 바와 같이 산화 공정을 진행하여 게이트 산화막(24)을 형성한 후 도2f에 도시된 바와 같이 게이트용 물질을 증착하고 마스킹 공정과 식각 공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터(25, 26, 27)를 형성한다.Then, as shown in FIG. 2E, an oxidation process is performed to form a gate oxide layer 24, and as shown in FIG. 2F, a gate material is deposited, a gate is formed by a masking process and an etching process, and then ion implantation is performed. Through the transistors 25, 26, 27 are formed in each region.

상기한 바와 같이 본 발명은 복합 반도체 소자에 있어서, 플래시 고전압 트랜지스터 영역의 표면에는 다결정 또는 비정질 실리콘이 플래시 셀 영역의 표면에는 노출된 실리콘 기판이 로직 영역의 기판 표면에는 N2가 도핑된 형태가 되도록 한 후 산화 공정을 진행하여 각 영역별로 두께나 유전물질이 다른 게이트 산화막을 형성함으로써 다양한 동작 전압을 갖는 트랜지스터를 형성하여 소자의 수율을 향상시킬 수 있는 이점이 있다.As described above, the present invention provides a semiconductor device in which a polycrystalline or amorphous silicon is exposed on a surface of a flash high voltage transistor region so that a silicon substrate exposed on a surface of a flash cell region is doped with N 2 on a surface of a logic region substrate. After the oxidation process, the gate oxide layer having a different thickness or dielectric material is formed in each region to form a transistor having various operating voltages, thereby improving the yield of the device.

Claims (8)

반도체 기판에 소자 분리막 및 웰을 형성하여 플래시 고전압 트랜지스터 영역과 플래시 셀 영역 및 로직 영역을 형성한 후 실리콘을 증착하는 단계와,Forming a device isolation layer and a well on a semiconductor substrate to form a flash high voltage transistor region, a flash cell region, and a logic region, and then depositing silicon; 상기 제 1 레지스트 패턴을 증착해서 상기 실리콘을 패터닝한 후 제 1 레지스트 패턴을 제거하는 단계와,Depositing the first resist pattern to pattern the silicon and removing the first resist pattern; 상기 제 1 레지스트 패턴이 제거된 결과물 상에 제 2 레지스트 패턴을 형성한 후 N2이온 주입을 진행하는 단계와,Performing a N 2 ion implantation after forming a second resist pattern on the resultant from which the first resist pattern is removed; 상기 N2이온 주입 공정이 진행된 결과물 상에 산화 공정을 진행하여 게이트 산화막을 형성하는 단계와,Performing an oxidation process on the resultant of the N 2 ion implantation process to form a gate oxide film; 상기 게이트 산화막 상부에 게이트용 물질을 증착하고 마스킹 공정과 식각공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터를 형성하는 단계를Depositing a gate material on the gate oxide layer, forming a gate by a masking process and an etching process, and then forming transistors in each region through ion implantation. 포함하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.A method of forming a gate oxide film of a composite semiconductor device, comprising. 제 1항에 있어서, 상기 실리콘막은 다결정 또는 비정질 실리콘막으로 증착하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.The method of claim 1, wherein the silicon film is deposited as a polycrystalline or amorphous silicon film. 제 1항에 있어서, 상기 제 1 레지스트 패턴을 이용한 실리콘 패터닝은 플래시 셀 영역과 로직 영역만 오픈 시키는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.The method of claim 1, wherein the silicon patterning using the first resist pattern opens only a flash cell region and a logic region. 제 1항에 있어서, 상기 제 2 레지스트 패턴을 이용한 패터닝은 로직 영역만을 오픈 시키는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.The method of claim 1, wherein the patterning using the second resist pattern opens only a logic region. 반도체 기판에 소자 분리막 및 웰을 형성하여 플래시 고전압 트랜지스터 영역과 플래시 셀 영역 및 로직 영역을 형성한 후 제 1 레지스트 패턴을 형성하여 N2이온 주입을 하는 단계와,Forming an isolation layer and a well on a semiconductor substrate to form a flash high voltage transistor region, a flash cell region, and a logic region, and then forming a first resist pattern to implant N 2 ions; 상기 이온 주입된 결과물 상에 실리콘을 증착한 후 제 2 레지스트 패턴을 이용한 패터닝으로 실리콘을 제거하는 단계와,Depositing silicon on the ion implanted product and then removing silicon by patterning using a second resist pattern; 상기 실리콘이 제거된 결과물 상에 산화 공정을 진행하여 게이트 산화막을 형성하는 단계와,Forming a gate oxide layer by performing an oxidation process on the resultant from which the silicon is removed; 상기 게이트 산화막 상부에 게이트용 물질을 증착하고 마스킹 공정과 식각공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터를 형성하는 단계를Depositing a gate material on the gate oxide layer, forming a gate by a masking process and an etching process, and then forming transistors in each region through ion implantation. 포함하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.A method of forming a gate oxide film of a composite semiconductor device, comprising. 제 5항에 있어서, 상기 제 1 레지스트 패턴을 형성하여 N2이온 주입을 하는 단계는 로직 영역만 오픈 시키는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.The method of claim 5, wherein the forming of the first resist pattern and implanting N 2 ions opens only a logic region. 제 5항에 있어서, 상기 제 2 레지스트 패턴을 이용한 패터닝으로 실리콘을 제거하는 단계는 로직과 플래시 셀 영역만 오픈 시키는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.The method of claim 5, wherein removing the silicon by patterning the second resist pattern opens only the logic and flash cell regions. 제 5항에 있어서, 상기 실리콘막은 다결정 또는 비정질 실리콘막으로 증착하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.The method of claim 5, wherein the silicon film is deposited as a polycrystalline or amorphous silicon film.
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