KR20020050911A - Method for forming isolation layer of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히 Si 성장을 이용한 갭필(Gap Fill) 공정으로 소자 분리 특성을 향상시키고 제조 원가를 절감할 수 있는 반도체 소자의 소자 격리층 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a device isolation layer forming method of a semiconductor device capable of improving device isolation characteristics and reducing manufacturing costs by a gap fill process using Si growth.
최근 반도체 소자가 집적화되면서 반도체 소자의 격리 방법으로 STI(shallow trench isolation) 기술을 이용하고 있다.Recently, as semiconductor devices are integrated, shallow trench isolation (STI) technology is used as a method of isolating semiconductor devices.
그러나 디자인 룰(design rule)이 0.1㎛ 이하인 초고집적 소자에서는 활성 영역의 면적 확보 및 STI 트렌치 형성후의 갭필이 안되는 문제가 있다.However, in the highly integrated device having a design rule of 0.1 μm or less, there is a problem in that the area of the active region is secured and the gap fill after the STI trench is not formed.
이를 해결하기 위하여 갭필 영역에 Si를 성장(Growing)을 시켜 트렌치 깊이(Trench depth)를 감소시켜 갭필을 용이하게 하는 연구가 진행되고 있다.In order to solve this problem, researches are being conducted to facilitate the gap fill by reducing the trench depth by growing Si in the gap fill region.
그러나 트렌치의 탑 코너 부분의 Si가 노출되어 Si 성장시에 이상 성장(Abnormal Growing) 현상이 발생하고 이를 제거하기 위하여 탑 코너 부분의 전기적 특성이 저하되는 문제를 유발하게 된다.However, Si of the top corner portion of the trench is exposed to cause abnormal growth during Si growth, which causes a problem that the electrical characteristics of the top corner portion are deteriorated.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 소자 격리층 형성에 관하여 설명하면 다음과 같다.Hereinafter, the device isolation layer formation of the semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1a내지 도 1d는 종래 기술의 반도체 소자의 격리층 형성 방법의 공정 단면도이다.1A to 1D are cross-sectional views of a process for forming an isolation layer of a semiconductor device of the prior art.
도 1a에서와 같이, 반도체 기판(1)상에 제 1 산화층(2)을 형성하고, 제 1 산화층(2)상에 질화층(3)을 형성한다. 이어서, 질화층(3)상에 감광층을 도포하고, 감광층을 노광 및 현상하여 감광층 패턴(도면에 도시하지 않음)을 형성한다.As shown in FIG. 1A, the first oxide layer 2 is formed on the semiconductor substrate 1, and the nitride layer 3 is formed on the first oxide layer 2. Subsequently, a photosensitive layer is applied on the nitride layer 3, and the photosensitive layer is exposed and developed to form a photosensitive layer pattern (not shown).
그리고 감광층 패턴을 마스크로 사용하여 제 1 산화층(2)과 질화층(3)을 순차적으로 식각하고, 감광층 패턴을 제거한다.The first oxide layer 2 and the nitride layer 3 are sequentially etched using the photosensitive layer pattern as a mask to remove the photosensitive layer pattern.
계속해서 질화층(3)을 마스크로 이용하고 반도체 기판(1)을 식각하여 트렌치(4)를 형성한다.Subsequently, the trench 4 is formed by etching the semiconductor substrate 1 using the nitride layer 3 as a mask.
이어, 도 1b에서와 같이, 질화층(3)을 포함한 반도체 기판(1)상에 절연층으로 제 2 산화층(5)을 형성한다.Next, as shown in FIG. 1B, the second oxide layer 5 is formed as an insulating layer on the semiconductor substrate 1 including the nitride layer 3.
그리고 도 1c와 같이, 제 2 산화층(5)을 이방성 식각하여 트렌치(4)의 측면에 스페이서를 형성하고 바닥면을 노출시킨다.As shown in FIG. 1C, the second oxide layer 5 is anisotropically etched to form a spacer on the side of the trench 4 and expose the bottom surface.
여기서, 도 1c의 확대 도시된 부분을 보면, 트렌치(4)의 탑 코너 부분의 일부에서 기판이 노출된 것을 알 수 있다.Here, in an enlarged view of FIG. 1C, it can be seen that the substrate is exposed at a part of the top corner portion of the trench 4.
이는 스페이서를 형성하기 위한 식각 공정시에 공정 안정성을 확보하기 위하여 오버 에치를 하기 때문이다.This is because overetching is performed in order to secure process stability during the etching process for forming the spacer.
이어, 도 1d에서와 같이, 트렌치(4)의 깊이를 축소시켜 갭필 특성을 좋게 하기 위하여 Si 성장 공정을 진행하여 Si 성장층(6)을 형성한다.Subsequently, as shown in FIG. 1D, the Si growth process is performed to form the Si growth layer 6 in order to reduce the depth of the trench 4 to improve the gap fill characteristics.
여기서, 도 1d의 확대 도시된 부분을 보면, 트렌치(4)의 탑 코너 부분에서 Si의 이상 성장층(7)이 발생된 것을 알 수 있다.Here, in the enlarged portion of FIG. 1D, it can be seen that the abnormal growth layer 7 of Si is generated at the top corner portion of the trench 4.
이와 같은 Si의 이상 성장층은 소자의 전기적 특성을 저하시키는 원인으로 작용한다.Such an abnormal growth layer of Si acts as a cause of lowering the electrical characteristics of the device.
그러나 이와 같은 종래 기술의 소자 격리층 형성 방법은 다음과 같은 문제가 있다.However, the prior art device isolation layer formation method has the following problems.
종래 기술에서는 트렌치의 깊이를 축소시키기 위하여 진행하는 Si 성장 공정을 진행하기 전에 진행하는 절연층의 이방성 식각 공정시에 Si 노출 부분이 발생하고 이 부분에서 Si 이상 성장층이 형성된다.In the prior art, an Si exposed portion is generated during an anisotropic etching process of an insulating layer that proceeds before proceeding the Si growth process to reduce the depth of the trench, and the Si abnormal growth layer is formed therein.
이는 후속되는 갭필 특성을 저하시키고 소자의 전기적 특성을 저하시킬 수 있다.This can degrade the subsequent gapfill characteristics and degrade the electrical properties of the device.
본 발명은 이와 같은 종래 기술의 소자 격리층 형성 방법의 문제를 해결하기 위한 것으로, Si 성장을 이용한 갭필(Gap Fill) 공정으로 소자 분리 특성을 향상시키고 제조 원가를 절감할 수 있는 반도체 소자의 소자 격리층 형성 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problem of the prior art device isolation layer forming method, the device isolation of the semiconductor device that can improve the device isolation characteristics and reduce the manufacturing cost by the gap fill (Gap Fill) process using Si growth Its purpose is to provide a layer forming method.
도 1a내지 도 1d는 종래 기술의 소자 격리층 형성을 위한 공정 단면도1A-1D are cross-sectional views of a process for forming a device isolation layer of the prior art.
도 2a내지 도 2h는 본 발명에 따른 소자 격리층 형성을 위한 공정 단면도2A to 2H are cross-sectional views of a process for forming a device isolation layer according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21. 반도체 기판 22. 제 1 산화막21. Semiconductor substrate 22. First oxide film
23. 질화막 24. 제 1 트렌치23. Nitride 24. First Trench
25. 제 2 산화막 26. 제 2 트렌치25. Second Oxide 26. Second Trench
27. 제 3 산화막 28. Si 성장층27. Third Oxide Film 28. Si Growth Layer
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법은 반도체 기판상에 제 1 산화막,질화막을 형성하는 단계;상기 질화막,제 1 산화막을 선택적으로 패터닝하는 것과 동시에 오버 에치에 의해 기판의 표면 일부를 식각하여 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치를 포함하는 반도체 기판상에 제 2 산화막을 형성하고 이방성 식각하여 트렌치의 측면에 제 1 스페이서를 형성하는 단계;상기 제 1 트렌치의 바닥면을 더 식각하여 제 2 트렌치를 형성하는 단계;전면에 제 3 산화막을 형성하고 이방성 식각하여 제 2 트렌치의 측면에 제 2 스페이서를 형성하는 단계;노출된 제 2 트렌치 내부의 기판층을 Si 성장시켜 제 2 트렌치의 일정 높이까지 Si 성장층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a device isolation layer of a semiconductor device, the method including: forming a first oxide film and a nitride film on a semiconductor substrate; at the same time, selectively patterning the nitride film and the first oxide film; Etching a portion of the surface of the substrate to form a first trench; forming a second oxide layer on the semiconductor substrate including the first trench and anisotropically etching to form a first spacer on a side of the trench; Etching the bottom surface of the first trench to form a second trench; forming a third oxide film on the front surface and anisotropically etching to form a second spacer on a side of the second trench; a substrate inside the exposed second trench And growing the layer to form a Si growth layer to a predetermined height of the second trench.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 소자 격리층 형성에 관하여 상세히 설명하면 다음과 같다.Hereinafter, the device isolation layer formation of the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2h는 본 발명에 따른 소자 격리층 형성을 위한 공정 단면도이다.2A-2H are cross-sectional views of a process for forming a device isolation layer in accordance with the present invention.
도 2a에서와 같이, 반도체 기판(21)상에 제 1 산화막(22)을 형성하고, 제 1산화막(22)상에 질화막(23)을 형성한다.As shown in FIG. 2A, the first oxide film 22 is formed on the semiconductor substrate 21, and the nitride film 23 is formed on the first oxide film 22.
이어서, 질화막(23)상에 감광층을 도포하고, 감광층을 노광 및 현상하여 감광층 패턴(24)을 형성한다.Subsequently, a photosensitive layer is applied on the nitride film 23, the photosensitive layer is exposed and developed to form a photosensitive layer pattern 24. FIG.
그리고 도 2b에서와 같이, 감광층 패턴(24)을 마스크로 사용하여 제 1 산화막(22)과 질화막(23)을 순차적으로 식각하고, 감광층 패턴(24)을 제거한다.As shown in FIG. 2B, the first oxide film 22 and the nitride film 23 are sequentially etched using the photosensitive layer pattern 24 as a mask, and the photosensitive layer pattern 24 is removed.
계속해서 질화막(23)을 마스크로 이용하여 반도체 기판(1)을 식각하여 제 1 트렌치(24)를 형성한다.Subsequently, the semiconductor substrate 1 is etched using the nitride film 23 as a mask to form the first trench 24.
여기서, 상기 제 1 트렌치(24)는 기판을 타겟으로 하여 식각 공정을 진행하는 것이 아니고 질화막(23)을 식각 공정시에 오버 에치를 하여 기판 표면을 일부 식각되도록 하고 이때 폴리머를 이용하여 측면에서 슬로프 형상을 갖도록 형성한다.Here, the first trench 24 is not subjected to an etching process with the substrate as a target, but rather overetches the nitride film 23 during the etching process to partially etch the substrate surface, and at this time, a slope from the side using a polymer. It is formed to have a shape.
이어, 도 2c에서와 같이, 상기 제 1 트렌치(24)를 포함하는 반도체 기판(21)상에 제 2 산화막(25)을 형성한다.Next, as shown in FIG. 2C, the second oxide layer 25 is formed on the semiconductor substrate 21 including the first trench 24.
그리고 도 2d와 같이, 제 2 산화막(25)을 이방성 식각하여 트렌치(24)의 측면에 제 1 스페이서(25a)를 형성하고 바닥면을 노출시킨다.As shown in FIG. 2D, the second oxide layer 25 is anisotropically etched to form the first spacer 25a on the side surface of the trench 24 and to expose the bottom surface.
이어, 도 2e에서와 같이, 상기 제 1 스페이서(25a) 및 질화막(23)을 이용하여 노출된 기판을 일정 깊이 식각하여 제 2 트렌치(26)를 형성한다.Subsequently, as shown in FIG. 2E, the exposed substrate is etched to a predetermined depth using the first spacer 25a and the nitride layer 23 to form the second trench 26.
그리고 도 2f에서와 같이, 상기 제 2 트렌치(26)를 포함하는 전면에 제 3 산화막(27)을 형성한다.As shown in FIG. 2F, a third oxide layer 27 is formed on the entire surface including the second trench 26.
이어, 상기 제 3 산화막(27)을 제 2 트렌치(26)의 바닥면이 노출되도록 이방성 식각하여 제 2 트렌치(26)의 측면에 제 2 스페이서(27a)를 형성한다.Subsequently, the third oxide layer 27 is anisotropically etched to expose the bottom surface of the second trench 26 to form a second spacer 27a on the side surface of the second trench 26.
여기서, 확대 도시된 부분을 보면 제 1,2 스페이서(25a)(27a)가 트렌치의 탑 코너 부분에 이중으로 형성되어 있어 Si의 노출이 발생되지 않는 것을 알 수 있다.Here, the enlarged portion shows that the first and second spacers 25a and 27a are formed at the top corners of the trench in double, so that the Si exposure is not generated.
그리고 도 2h에서와 같이, 트렌치의 깊이를 축소시켜 갭필 특성을 좋게 하기 위하여 Si 성장 공정을 진행하여 Si 성장층(28)을 형성한다.As shown in FIG. 2H, the Si growth process is performed to form the Si growth layer 28 in order to reduce the depth of the trench to improve the gap fill characteristics.
그리고 도면에 도시하지 않았지만, Si 성장층(28)이 형성된 트렌치를 매립하도록 절연층을 형성하고 CMP(Chemical Mechanical Polishing) 공정 등으로 평탄하하여 소자 격리층을 형성한다.Although not shown in the figure, an insulating layer is formed to fill the trench in which the Si growth layer 28 is formed, and is flattened by a chemical mechanical polishing (CMP) process to form a device isolation layer.
물론, 이때 매립되는 절연층은 Si 성장층에 의해 매립 특성이 충분히 향상된다.Of course, the insulating layer embedded at this time is sufficiently improved by the Si growth layer.
이와 같은 본 발명에 따른 반도체 소자의 소자의 소자 격리층 형성 방법은 트렌치의 탑 코너 부분에서의 Si 이상 성장을 막을 수 있다.The device isolation layer forming method of the device of the semiconductor device according to the present invention can prevent the growth of Si abnormality in the top corner portion of the trench.
이와 같은 본 발명의 반도체 소자의 소자 격리층 형성 방법은 다음과 같은 효과가 있다.The device isolation layer forming method of the semiconductor device of the present invention has the following effects.
트렌치의 깊이를 축소시키기 위하여 진행하는 Si 성장 공정을 진행하기 전에 이중 스페이서를 형성하여 트렌치의 탑 코너 부분에서 발생하는 Si 노출을 억제할 수 있다.Prior to the proceeding Si growth process to reduce the depth of the trench, a double spacer may be formed to suppress Si exposure occurring at the top corner portion of the trench.
이는 Si 이상 성장층이 형성되는 것을 막아 후속되는 갭필 특성 및 전기적 특성을 향상시키는 효과가 있다.This prevents the Si growth layer from being formed, thereby improving the gap fill and electrical properties.
즉, Si 성장을 이용한 갭필(Gap Fill) 공정을 적용하는 공정에서 소자 분리 특성을 향상시키고 제조 원가를 절감할 수 있다.That is, in the process of applying a gap fill process using Si growth, device isolation characteristics may be improved and manufacturing costs may be reduced.
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