KR20010004192A - Method for forming trench isolation - Google Patents

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Abstract

PURPOSE: A method for forming a trench isolation is to prevent a dent from being generated at an upper edge portion of the trench isolation, thereby precluding degradation of a gate oxide and deterioration of refresh properties of a device. CONSTITUTION: The method comprise the steps of: sequentially forming the first insulating layer(212), a conductive layer(214), the second insulating layer, the third insulating layer and the fourth insulating layer on a semiconductor substrate(210); patterning the fourth insulating layer, the third insulating layer, the second insulating layer and the conductive layer using a photolithography process to form a trench etch mask; forming a trench on the substrate using the trench etch mask; forming a liner(224) on a whole surface including the trench; forming the fifth insulating layer(226) on the whole surface of the substrate; planarizing the fifth insulating layer and the liner so that the fourth insulating layer is exposed; and sequentially removing the fourth insulating layer, the third insulating layer and the second insulating layer.

Description

트렌치 격리 형성 방법{METHOD FOR FORMING TRENCH ISOLATION}How to Form Trench Isolation {METHOD FOR FORMING TRENCH ISOLATION}

본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로 트렌치 격리 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a method of forming trench isolation.

반도체 집적도가 높아지면서 소자간의 거리가 점점 짧아지고 그에 따라 소자간의 격리 문제가 크게 대두되고 있다. 작은 면적에 우수한 전기적 특성을 갖는 소자 격리 기술의 개발이 반도체 집적도를 높이는 관건이 되고 있다.As the degree of semiconductor integration increases, the distance between devices becomes shorter, and the isolation problem between devices becomes a big concern. Development of device isolation technology having excellent electrical characteristics in a small area has become a key to increasing semiconductor integration.

이제까지 보편적으로 사용해 왔던 소자 격리 방법은 LOCOS(LOCal Oxidation of Silicon) 방법이었다. 그러나, 256M DRAM(Dynamic Random Access Memory) 이상의 경우에 있어서, LOCOS 방법은 충분한 활성 영역의 확보와 격리 특성을 확보하는데 한계를 드러내고 있다. LOCOS 방법의 대표적인 문제점들은, 버즈 빅(bird's beak) 발생, 필드 화이트 리본(field white ribbon) 형성, 소자 분리 피치(pitch) 제약, 소자 분리 산화막 두께(field oxide thinning)의 불균일, 펀치 쓰루(punch through) 특성 저하 및 접합 누설(junction leakage) 증가 등이 있다.The device isolation method that has been commonly used until now has been the LOCal Oxidation of Silicon (LOCOS) method. However, in the case of 256M Dynamic Random Access Memory (DRAM) or more, the LOCOS method has shown a limit in securing sufficient active area and securing isolation characteristics. Representative problems of the LOCOS method include bird's beak generation, field white ribbon formation, device isolation pitch constraints, non-uniformity of device oxide thinning, and punch through ) Deterioration and increased junction leakage.

최근에는 이와 같은 문제점을 해결하기 위해 얕은 트렌치 격리(STI:Shallow Trench Isolation)라는 방법이 도입되어 적용되고 있다. STI는 소자 사이의 기판에 필요한 깊이의 트렌치을 파서 산화막으로 채워 소자 격리가 이루어지게 한다. 그러나 단순히 트렌치를 파고 산화막을 채우면 트렌치 내벽, 즉 기판에 강한 응력(stress)이 가해서 실리콘 격자 손상, 디스로케니션(dislocation) 및 마이크로 결함(micro defect)의 문제점이 드러난다. 그래서 트렌치에 산화막을 채우기 전에 트렌치 내벽에 열산화막을 형성하고 그 위에 라이너(liner)를 형성하여 기판에 응력이 과도하게 부과되지 않도록 한다.Recently, a method called shallow trench isolation (STI) has been introduced and applied to solve this problem. STI digs trenches of the required depth into the substrate between the devices and fills them with oxide to ensure device isolation. However, simply digging the trench and filling the oxide layer exerts a strong stress on the trench inner wall, i.e., the substrate, revealing problems of silicon lattice damage, dislocation and micro defects. Thus, before filling the trench with an oxide layer, a thermal oxide layer is formed on the inner wall of the trench and a liner is formed thereon so that the stress is not excessively applied to the substrate.

도 1a 및 도 1b는 종래의 반도체 메모리 장치의 트렌치 형성 방법의 공정과 문제점을 보여주는 단면도이다.1A and 1B are cross-sectional views illustrating processes and problems of a trench forming method of a conventional semiconductor memory device.

도 1a를 참조하면, 반도체 기판(110) 상에 패드 산화막(112)이 형성된다. 상기 패드 산화막(112) 상에 폴리 실리콘막(114) 및 실리콘 질화막(116)이 증착된다. 액티브 마스크(active mask)를 사용하여 상기 실리콘 질화막(116)과 폴리 실리콘막(114)을 패터닝 한다. 상기 실리콘 질화막(116)과 폴리 실리콘막(114) 패턴을 마스크로 사용하여 상기 패드 산화막(112)과 기판(110)이 식각되어 비활성 영역을 정의하기 위한 트렌치가 형성된다. 열산화 공정을 통해 상기 트렌치에 열산화막(도면에 미도시)이 형성된다. 상기 트렌치를 포함하여 상기 기판(110) 전면에 라이너(118)가 증착된다. 상기 라이너(118)는 실리콘 질화막으로 형성된다. 상기 트렌치를 포함하여 상기 기판(110) 전면에 트렌치 격리막(120)이 증착된다. 상기 실리콘 질화막(116)의 상부 표면이 노출되도록 상기 트렌치 격리막(120)과 라이너(118)가 평탄화 식각된다.Referring to FIG. 1A, a pad oxide film 112 is formed on a semiconductor substrate 110. A polysilicon layer 114 and a silicon nitride layer 116 are deposited on the pad oxide layer 112. The silicon nitride layer 116 and the polysilicon layer 114 are patterned by using an active mask. The pad oxide layer 112 and the substrate 110 are etched using the silicon nitride layer 116 and the polysilicon layer 114 as a mask to form a trench for defining an inactive region. Through the thermal oxidation process, a thermal oxide film (not shown) is formed in the trench. The liner 118 is deposited on the entire surface of the substrate 110 including the trench. The liner 118 is formed of a silicon nitride film. The trench isolation layer 120 is deposited on the entire surface of the substrate 110 including the trench. The trench isolation layer 120 and the liner 118 are planarized and etched to expose the upper surface of the silicon nitride layer 116.

도 1b를 보는 바와 같이, 인산(H3PO4) 스트립(strip) 공정을 통해 상기 실리콘 질화막(116)이 제거된다. 이 때, 상기 폴리실리콘막(112) 상에 상기 실리콘 질화막(116)이 남지 않도록 하기 위해 과식각이 수행된다. 따라서, 실리콘 질화막으로 형성된 상기 라이너(118)도 함께 식각되는데 상기 폴리 실리콘막(114) 측벽의 상기 라이너(118)가 리세스 되어 덴트(dent)가 형성된다(D 참조).As shown in FIG. 1B, the silicon nitride film 116 is removed through a phosphoric acid (H 3 PO 4 ) strip process. At this time, overetching is performed to prevent the silicon nitride layer 116 from remaining on the polysilicon layer 112. Accordingly, the liner 118 formed of a silicon nitride film is also etched together, and the liner 118 on the sidewall of the polysilicon film 114 is recessed to form a dent (see D).

이러한 덴트(D)로 인해 후속 게이트 폴리(gate poly) 식각 공정에 있어서 게이트 폴리 브리지(gate poly bridge) 및 게이트 산화막 씨닝(gate oxide thinning), 트랜지스터의 드레솔드 전압 다운(threshold voltage down), 코너에서 발생되는 강한 전기장에 의한 게이트 산화막의 열화 및 소자의 리프레시(refresh) 특성 저하 등의 문제점이 발생되고 있다.This dent (D) causes gate poly bridge and gate oxide thinning, threshold voltage down of transistors, and corners in subsequent gate poly etching processes. Problems such as deterioration of the gate oxide film due to the generated strong electric field and deterioration of the refresh characteristics of the device are occurring.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 트렌치 격리의 상부 에지 부위에서 발생되는 덴트를 방지할 수 있는 트렌치 격리 형성 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and an object thereof is to provide a trench isolation formation method capable of preventing dents occurring at the upper edge portion of the trench isolation.

도 1a 내지 1b는 종래의 트렌치 격리와 문제점을 보여주는 단면도 및:1A-1B are cross-sectional views illustrating problems with conventional trench isolation and:

도 2a 내지 2g는 본 발명의 실시예에 따른 트렌치 격리 형성 공정을 순차적으로 보여주는 흐름도이다.2A-2G are flowcharts sequentially illustrating a trench isolation formation process in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

110, 210 : 기판 112, 212 : 패드 산화막110, 210: substrate 112, 212: pad oxide film

114, 214 : 폴리 실리콘막 216 : 제 1 실리콘 질화막114 and 214: polysilicon film 216: first silicon nitride film

218 : MTO 220 : 제 2 실리콘 질화막218: MTO 220: second silicon nitride film

222 : 트렌치 118, 224 : 라이너222 trench 118, 224 liner

120, 226 : 트렌치 격리막120, 226: trench isolation

상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 격리 형성 방법은, 반도체 기판 상에 패드 산화막, 폴리 실리콘막, 제 1 실리콘 질화막, MTO 및 제 2 실리콘 질화막을 차례로 형성한다. 사진 공정을 통해 상기 제 2 실리콘 질화막, MTO, 제 1 실리콘 질화막 및 폴리 실리콘막을 패터닝하여 트렌치 식각 마스크를 형성한다. 상기 트렌치 식각 마스크를 사용하여 반도체 기판 상에 트렌치를 형성하여 활성 영역과 비활성영역을 정의한다. 상기 트렌치 내벽에 열산화막을 형성한다. 상기 트렌치를 포함하여 상기 기판 전면에 라이너를 형성한다. 상기 트렌치를 포함하여 상기 기판 전면에 산화막을 형성한다. 상기 제 2 실리콘 질화막이 노출되도록 상기 산화막 및 라이너를 평탄화 식각한다. 상기 제 2 실리콘 질화막, MTO 및 제 1 실리콘 질화막을 차례로 제거한다.According to the present invention for achieving the above object, the trench isolation forming method sequentially forms a pad oxide film, a polysilicon film, a first silicon nitride film, an MTO, and a second silicon nitride film on a semiconductor substrate. The trench silicon mask is formed by patterning the second silicon nitride film, the MTO, the first silicon nitride film, and the polysilicon film through a photolithography process. A trench is formed on the semiconductor substrate using the trench etch mask to define an active region and an inactive region. A thermal oxide film is formed on the inner wall of the trench. The liner is formed on the front surface of the substrate including the trench. An oxide layer is formed on the entire surface of the substrate including the trench. The oxide layer and the liner are planarized and etched to expose the second silicon nitride layer. The second silicon nitride film, the MTO and the first silicon nitride film are sequentially removed.

(실시예)(Example)

이하 도 2a 내지 도 2g를 참조하여 본 발명의 실시예를 자세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2G.

본 발명의 신규한 트렌치 격리 형성 방법은 도전막과 실리콘 질화막 사이에 또 하나의 실리콘 질화막과 MTO막이 삽입되므로써 상기 트렌치 격리막 상부 에지 부근에 덴트가 없는 트렌치 격리를 형성할 수 있다.The novel trench isolation formation method of the present invention can form a trench isolation without dent near the top edge of the trench isolation layer by inserting another silicon nitride layer and an MTO layer between the conductive layer and the silicon nitride layer.

도 2a 내지 2g는 본 발명의 실시예에 따른 트렌치 격리 형성 방법을 순차적으로 보여주는 흐름도이다.2A-2G are flow diagrams sequentially illustrating a method of forming trench isolation in accordance with an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(210) 상에 패드 산화막(212)이 형성된다. 상기 패드 산화막(212)은 열산화 공정으로 형성되고, 일반적으로 70-240Å 두께 범위로 성장된다. 상기 패드 산화막(212) 상에 폴리 실리콘막(214), 제 1 실리콘 질화막(216), MTO막(Middle Temperature Oxidation layer)(218) 및 제 2 실리콘 질화막(220)이 차례로 적층된다. 상기 폴리 실리콘막(214)은 약 500Å 두께로 형성된다. 상기 제 1 실리콘 질화막(216)은 100-500Å 두께 범위로 형성된다. 상기 MTO(218) 대신에 다른 모든 산화막이 사용될 수 있다.Referring to FIG. 2A, a pad oxide film 212 is formed on the semiconductor substrate 210. The pad oxide film 212 is formed by a thermal oxidation process, and is generally grown in a thickness range of 70-240 Å. A polysilicon layer 214, a first silicon nitride layer 216, a middle temperature oxide layer 218, and a second silicon nitride layer 220 are sequentially stacked on the pad oxide layer 212. The polysilicon film 214 is formed to a thickness of about 500 GPa. The first silicon nitride film 216 is formed in a thickness range of 100-500-. All other oxide films may be used instead of the MTO 218.

도 2b를 참조하면, 액티브 마스크가 사용되어 상기 제 2 실리콘 질화막(220), MTO(218), 제 1 실리콘 질화막(216) 및 폴리 실리콘막(214)이 패터닝 된다. 상기 패턴을 마스크로 사용하여 상기 패드 산화막(212)과 기판(210)이 식각되어 트렌치(222)가 형성된다.Referring to FIG. 2B, an active mask is used to pattern the second silicon nitride layer 220, the MTO 218, the first silicon nitride layer 216, and the polysilicon layer 214. Using the pattern as a mask, the pad oxide layer 212 and the substrate 210 are etched to form a trench 222.

도 2c를 참조하면, 열산화 공정을 통해 상기 트렌치(222) 내벽의 반도체 기판(210)에 열산화막(도면에 미도시)이 형성된다. 상기 열산화막은 약 100Å 내외의 두께로 형성되며 실리콘 격자 손상 등 누설 소오스(leakage source)로 작용하는 결함을 방지하는 역할을 한다. 상기 트렌치(222)를 포함하여 상기 기판(210) 전면에 라이너(224)가 증착된다. 상기 라이너(224)는 실리콘 질화막(Si3N4) 또는 실리콘 리치 질화막(Si4N4)이 사용되며 LPCVD(Low Pressure Chemical Vapor Depositon) 방법으로 100Å 내외의 두께로 형성된다. 상기 라이너(224)는 상기 트렌치(222) 내벽의 산화를 방지하고 기판(210)의 디스로케이션(dislocation)과 같은 마이크로 결함(micro defect)을 방지하는 역할을 한다. 상기 트렌치(222)를 포함하여 상기 기판(210) 전면에 트렌치 격리막(226)이 증착된다. 상기 트렌치 격리막(226)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법에 의해 USG(Undoped Silicate Glass) 또는 리플로우(reflow) 방법에 의해 BPSG(Boron Phosphorus Silicate Glass)가 사용될 수 있다. 상기 트렌치 격리막(226)에 부하되는 응력(stress)을 줄이기 위해서 상기 트렌치 격리막(226) 상에 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)가 더 증착될 수 있다.Referring to FIG. 2C, a thermal oxide film (not shown) is formed on the semiconductor substrate 210 of the inner wall of the trench 222 through a thermal oxidation process. The thermal oxide film is formed to a thickness of about 100 GPa and serves to prevent defects acting as a leakage source such as silicon lattice damage. The liner 224 is deposited on the entire surface of the substrate 210 including the trench 222. The liner 224 is formed of a silicon nitride film (Si 3 N 4 ) or a silicon rich nitride film (Si 4 N 4 ), and is formed to a thickness of about 100 kPa by a low pressure chemical vapor depositon (LPCVD) method. The liner 224 serves to prevent oxidation of the inner wall of the trench 222 and to prevent micro defects such as dislocation of the substrate 210. The trench isolation layer 226 is deposited on the entire surface of the substrate 210 including the trench 222. The trench isolation layer 226 may use Undoped Silicate Glass (USG) or Boron Phosphorus Silicate Glass (BPSG) by a reflow method using Plasma Enhanced Chemical Vapor Deposition (PECVD). Plasma Enhanced Tetra Ethyl Ortho Silicate (PE-TEOS) may be further deposited on the trench isolation layer 226 in order to reduce stress on the trench isolation layer 226.

도 2d를 참조하면, 상기 제 2 실리콘 질화막(220)의 상부 표면이 노출되도록 상기 트렌치 격리막(226)과 상기 라이너(224)가 평탄화 식각된다. 상기 평탄화 식각은 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 내지 에치백(etch back)을 통해 수행된다.Referring to FIG. 2D, the trench isolation layer 226 and the liner 224 are planarized and etched to expose the upper surface of the second silicon nitride layer 220. The planarization etching is performed through chemical mechanical polishing (CMP) to etch back.

도 2e를 보는 바와 같이, 스트립(strip) 공정을 통해 상기 제 2 실리콘 질화막(220)이 제거된다. 상기 스트립 공정에서는 인산(phosphoric acid, H3PO4) 용액이 사용된다. 하부의 상기 MTO(218)가 식각 정지막(etch stop layer)의 역할을 한다. 이 때, 상기 제 2 실리콘 질화막(220)과 동일한 물질로 형성된 상기 라이너(224)도 같이 식각된다. 도 2e의 D1에 표시된 바와 같이, 상기 MTO막(218) 측면의 라이너(224)가 리세스(recess)되어 덴트(dent)가 형성된다.As shown in FIG. 2E, the second silicon nitride film 220 is removed through a strip process. In the stripping process, a solution of phosphoric acid (H 3 PO 4 ) is used. The lower MTO 218 serves as an etch stop layer. At this time, the liner 224 formed of the same material as the second silicon nitride layer 220 is also etched. As shown in D1 of FIG. 2E, the liner 224 on the side of the MTO film 218 is recessed to form a dent.

도 2f를 참조하면, 에치백 공정을 통해 상기 MTO막(218)이 제거되면서 상기 트렌치 격리막(226)도 일부(226a) 식각된다. 여기서 상기 제 1 실리콘 질화막(216)이 식각 정지막의 역할을 한다. D2에 표시된 바와 같이, 상기 MTO막(218)이 제거될 때 상기 라이너(224)는 식각이 되지 않고 상기 제 1 실리콘 질화막(216)의 상부 표면보다 높게 남아있게 된다.Referring to FIG. 2F, the trench isolation layer 226 is partially 226a etched while the MTO layer 218 is removed through an etch back process. Here, the first silicon nitride film 216 serves as an etch stop film. As indicated by D2, when the MTO film 218 is removed, the liner 224 is not etched and remains higher than the top surface of the first silicon nitride film 216.

도 2g를 참조하면, 인산 스트립 공정을 통해 상기 제 1 실리콘 질화막(216)이 제거된다. 하부의 상기 폴리 실리콘막(214)이 식각 정지막의 역할을 한다. 이 때, 상기 라이너(224)도 같이 식각되지만 상기 라이너는 도 2f에 보여지는 바와 같이 상기 제 1 실리콘 질화막(214)보다 높게 형성되어 있기 때문에 과식각이 되더라도 식각 완료 후 상기 폴리 실리콘막(214) 측벽에 리세스가 발생되지 않게 된다. 따라서, D3에 나타난 바와 같이 상기 폴리 실리콘막(214) 측벽에 상기 라이너(224)가 식각되지 않고 남아있어 덴트가 발생하지 않게 된다.Referring to FIG. 2G, the first silicon nitride film 216 is removed through a phosphate strip process. The polysilicon layer 214 at the bottom serves as an etch stop layer. At this time, the liner 224 is also etched, but since the liner is formed higher than the first silicon nitride layer 214 as shown in FIG. There is no recess in the side wall. Accordingly, as shown in D3, the liner 224 remains on the sidewall of the polysilicon layer 214 without being etched, thereby preventing dents from occurring.

이로써, 상기 덴트로 인해 발생되었던 게이트 산화막의 열화 문제, 트랜지스터의 험프(hump) 문제 등을 해결할 수 있다.As a result, the problem of deterioration of the gate oxide film and the hump of the transistor, which are caused by the dent, can be solved.

본 발명은 종래의 폴리 실리콘막과 실리콘 질화막 사이에 또 하나의 실리콘 질화막과 산화막을 삽입하고 식각 공정을 몇 차례 더 수행하므로 트렌치 격리막 에지 부근에 발생하는 덴트를 방지하는 효과가 있다.According to the present invention, since another silicon nitride film and an oxide film are inserted between the conventional polysilicon film and the silicon nitride film and the etching process is performed a few more times, the dent occurring near the edge of the trench isolation layer is prevented.

Claims (3)

반도체 기판(210) 상에 제 1 절연막(212), 도전막(214), 제 2 절연막(216), 제 3 절연막(218) 및 제 4 절연막(220)을 차례로 형성하는 단계;Sequentially forming a first insulating film 212, a conductive film 214, a second insulating film 216, a third insulating film 218, and a fourth insulating film 220 on the semiconductor substrate 210; 사진 공정을 통해 상기 제 4 절연막(220), 제 3 절연막(218), 제 2 절연막(216) 및 도전막(214)을 패터닝하여 트렌치 식각 마스크를 형성하는 단계;Patterning the fourth insulating film 220, the third insulating film 218, the second insulating film 216, and the conductive film 214 through a photolithography process to form a trench etch mask; 상기 트렌치 식각 마스크를 사용하여 반도체 기판(210) 상에 트렌치(222)를 형성하는 단계;Forming a trench (222) on the semiconductor substrate (210) using the trench etching mask; 상기 트렌치(222)를 포함하여 상기 기판(210) 전면에 라이너(224)를 형성하는 단계;Forming a liner (224) over the substrate (210) including the trench (222); 상기 기판(210) 전면에 제 5 절연막(226)을 형성하는 단계;Forming a fifth insulating film 226 on the entire surface of the substrate 210; 상기 제 4 절연막(220)이 노출되도록 상기 제 5 절연막(226) 및 라이너(224)를 평탄화 식각하는 단계;Planar etching the fifth insulating film 226 and the liner 224 such that the fourth insulating film 220 is exposed; 상기 제 4 절연막(220), 제 3 절연막(218) 및 제 2 절연막(216)을 차례로 제거하는 단계를 포함하는 트렌치 격리 형성 방법.And sequentially removing the fourth insulating film (220), the third insulating film (218), and the second insulating film (216). 제 1 항에 있어서,The method of claim 1, 상기 제 4 절연막(220), 제 3 절연막(218) 및 제 2 절연막(216)을 차례로 제거하는 단계는,In order to sequentially remove the fourth insulating film 220, the third insulating film 218, and the second insulating film 216, 스트립 공정을 통해 상기 제 4 절연막(220)을 제거하는 단계;Removing the fourth insulating film 220 through a strip process; 에치백 공정을 통해 상기 제 3 절연막(218)을 제거하는 단계 및;Removing the third insulating film 218 through an etch back process; 스트립 공정을 통해 상기 제 2 절연막(216)을 제거하는 단계를 포함하는 트렌치 격리 형성 방법.Removing the second insulating film (216) through a strip process. 제 1 항에 있어서,The method of claim 1, 상기 제 1, 제 3 절연막(212, 218)은 산화막이고 상기 제 2, 제 4 절연막(216, 220)은 실리콘 질화막인 트렌치 격리 형성 방법.Wherein the first and third insulating films (212, 218) are oxide films and the second and fourth insulating films (216, 220) are silicon nitride films.
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* Cited by examiner, † Cited by third party
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KR100659135B1 (en) * 2004-10-08 2006-12-19 박광춘 Diary for keeping credit card and the like and Method for manufacturing thereof
KR100744943B1 (en) * 2005-12-14 2007-08-01 동부일렉트로닉스 주식회사 Method of fabricating the trench isolation layer

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100659135B1 (en) * 2004-10-08 2006-12-19 박광춘 Diary for keeping credit card and the like and Method for manufacturing thereof
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