KR19990025197A

KR19990025197A - Trench element isolation

Info

Publication number: KR19990025197A
Application number: KR1019970046736A
Authority: KR
Inventors: 오용철
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-09-11
Filing date: 1997-09-11
Publication date: 1999-04-06

Abstract

트렌치 소자분리방법에 대해 개시된다. 본 발명의 방법은, 반도체기판상에 패드 산화막, 질화막, HTO막 및 비반사층을 차례로 적층하는 단계와, 상기 비반사층에 소정 크기의 포토레지스트 패턴을 적용하여 상기 비반사층, HTO막, 질화막 및 패드 산화막을 차례로 식각하여 패터닝 하는 단계와, 상기 포토레지스트 패턴 및 비반사층을 제거한 후, 패터닝된 패드 산화막, 질화막 및 HTO막을 식각마스크로 적용하여 상기 반도체기판내에 소정깊이의 트렌치를 형성하는 단계와, 상기 트렌치의 측면 및 바닥부위에 측벽산화막을 형성하는 단계와, 상기 측벽산화막의 형성 후 결과물 전면에 스트레스 버퍼층을 형성하는 단계와, 상기 스트레스 버퍼층이 형성된 결과물 전면에 제1물질층을 형성한 후 에치 백함으로써 상기 트렌치가 형성된 부위에만 제1물질층을 남기는 단계와, 상기 스트레스 버퍼층을 트렌치의 측면과 바닥부위에만 존재하도록 나머지 부분을 제거하는 단계와, 상기 트렌치가 형성된 부위에 남겨진 제1물질층을 제거하는 단계와, 상기 제1물질층의 제거 후 결과물 전면에 소정두께의 절연막을 형성한 후 평탄화함으로써 상기 트렌치 내부를 절연막으로 채우는 단계를 구비하여 이루어진 것을 특징으로 한다. 이에 따라, 트렌치 내벽을 따라 스트레스 버퍼층으로 질화막을 형성시킴으로써, 종래 트렌치 형성을 위한 식각시 실리콘 결정의 전위가 발생하던 문제점을 해결할 수 있다.A trench element isolation method is disclosed. The method of the present invention comprises sequentially laminating a pad oxide film, a nitride film, an HTO film, and an antireflective layer on a semiconductor substrate, and applying a photoresist pattern having a predetermined size to the nonreflective layer, wherein the antireflective layer, HTO film, nitride film and pad Etching the oxide film in order to form a pattern, removing the photoresist pattern and the anti-reflective layer, and forming a trench having a predetermined depth in the semiconductor substrate by applying the patterned pad oxide film, the nitride film, and the HTO film as an etching mask; Forming a sidewall oxide film on side and bottom portions of the trench, forming a stress buffer layer on the entire surface of the resultant after formation of the sidewall oxide film, and forming a first material layer on the entire surface of the resultant where the stress buffer layer is formed Thereby leaving the first material layer only on the portion where the trench is formed; Removing the remaining portions so as to exist only at the side and bottom of the wrench; removing the first material layer remaining at the trenched portion; and removing the first material layer, and removing an insulating layer having a predetermined thickness on the entire surface of the resultant. And forming the trench with an insulating film by planarizing the same. Accordingly, by forming the nitride film as a stress buffer layer along the inner wall of the trench, it is possible to solve the problem that the potential of the silicon crystal is generated during etching for forming the conventional trench.

Description

Trench element isolation

본 발명은 소자분리방법에 관한 것으로, 특히 반도체기판내에 형성된 소정깊이의 트렌치를 소자분리영역으로 사용하는 트렌치 소자분리방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation method, and more particularly to a trench device isolation method using a trench of a predetermined depth formed in a semiconductor substrate as an element isolation region.

반도체소자의 고집적화에 따라 제조공정은 더욱 복잡해지고 있으며, 단위소자 분리방법은 작은 면적에서의 우수한 전기적 특성을 갖는 소자분리 기술의 개발이 요구되고 있다. 현재 256Mb DRAM의 경우 LOCOS계열의 소자분리 기술로는 액티브(active) 영역의 확보 및 소자분리 특성을 확보하기에는 한계에 도달한 것으로 판단된다. LOCOS 기술의 한계는 버즈 비크(bird's beak)에 의한 액티브 오프닝(opening) 불량, 필드산화막 두께가 얇아짐에 따른 후속공정 마진(margin) 감소, 및 실리콘기판 아래로 리세스(recess)되는 양이 부족하여 효과적인 소자분리 길이(length)가 작아짐에 따른 전기적인 특성의 불량 등이 있다.As the integration of semiconductor devices increases, the manufacturing process becomes more complicated, and the device isolation method requires development of device isolation technology having excellent electrical characteristics in a small area. In the case of 256Mb DRAM, the LOCOS-based device isolation technology has reached a limit in securing an active region and securing device isolation characteristics. Limitations of LOCOS technology include poor active opening due to bird's beaks, reduced process margins due to thinner field oxide thicknesses, and lack of recesses below the silicon substrate. As a result, effective device isolation lengths are reduced, resulting in poor electrical characteristics.

이에 따라, 실리콘기판을 소자분리에 필요한 만큼 소정 깊이 에칭하여 트렌치(trench)를 형성하고, 그 내부를 CVD 산화막으로 채운 후 평탄화함으로써 분리영역을 형성하는 STI(Shallow Trench Isolation) 기술이 연구, 개발되어 반도체소자의 제작에 적용되고 있다. 그러나, 상기 트렌치 형성을 위한 실리콘기판의 식각공정에서 플라즈마 데미지(plasma damage)에 의해 상기 실리콘기판의 격자손상이 발생되고, 이로인해 실리콘 결정의 전위(dislocation)가 발생하여 접합누설 및 트랜지스터의 소스와 드레인이 항상 턴-온(turn-on)되는 문제점이 발생된다.As a result, a shallow trench isolation (STI) technique has been researched and developed to form trenches by etching a silicon substrate to a predetermined depth as necessary for device isolation, filling the inside with a CVD oxide film, and then planarizing the trench. It is applied to the manufacture of semiconductor devices. However, in the etching process of the silicon substrate for forming the trench, lattice damage of the silicon substrate occurs due to plasma damage, which causes dislocation of silicon crystals, resulting in junction leakage and the source of the transistor. The problem is that the drain is always turned on.

상기 전위의 발생은 여러 가지의 공정요인이 있지만, 상기 트렌치 식각시 발생된 실리콘기판내의 스트레스가 전위 등의 결함으로 나타나고, 후속 공정의 열처리에 의해 작은 결함이 트렌치내에 채워진 물질과 실리콘기판간의 열팽창 계수(thermal expansion coefficient) 차이로 강한 스트레스가 발생하여 특정방향으로의 전위면(dislocation plane) 혹은 전위선(dislocation line)이 크게 형성되기 때문에 누설소스(leakage source)로 작용하게 된다.Although the generation of the dislocation has various process factors, the stress in the silicon substrate generated during the trench etching appears as a defect such as dislocation, and the thermal expansion coefficient between the silicon substrate and the material in which the small defect is filled in the trench by the heat treatment of the subsequent process is shown. A strong stress is generated due to a difference in thermal expansion coefficient, so that a dislocation plane or dislocation line in a specific direction is large, and thus serves as a leakage source.

본 발명이 이루고자 하는 기술적 과제는, 반도체기판내에 소자분리영역으로 형성된 트렌치의 내벽 및 바닥에 소정두께의 스트레스 버퍼층을 형성함으로써 트렌치 소자분리방법에서 발생되고 있는 스트레스에 의한 전위 결함을 개선할 수 있는 트렌치 소자분리방법을 제공하는 것이다.SUMMARY OF THE INVENTION A technical problem to be solved by the present invention is to form a stress buffer layer having a predetermined thickness on the inner wall and the bottom of a trench formed as an isolation region in a semiconductor substrate, thereby reducing a potential defect due to stress generated in the trench isolation process. It is to provide a device isolation method.

도 1 내지 도 12는 본 발명에 따른 트렌치 소자분리방법을 설명하기 위한 공정순서도이다.1 to 12 are process flowcharts for explaining a trench isolation method according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

100...반도체기판 10...패드 산화막100 ... semiconductor substrate 10 ... pad oxide

12 ...질화막 14...HTO막12 ... nitride film 14 ... HTO film

16 ...ARC층 18...트렌치16 ... ARC layer 18 ... trench

20 ...측벽산화막 22...스트레스 버퍼층20 ... sidewall oxide 22 ... stress buffer layer

24 ...제1물질층 26,28...절연막24 First layer 26,28 Insulation film

상기 과제를 이루기 위하여 본 발명에 의한 방법은, 반도체기판상에 패드 산화막, 질화막, HTO막 및 비반사층을 차례로 적층하는 단계와, 상기 비반사층에 소정 크기의 포토레지스트 패턴을 적용하여 상기 비반사층, HTO막, 질화막 및 패드 산화막을 차례로 식각하여 패터닝 하는 단계와, 상기 포토레지스트 패턴 및 비반사층을 제거한 후, 패터닝된 패드 산화막, 질화막 및 HTO막을 식각마스크로 적용하여 상기 반도체기판내에 소정깊이의 트렌치를 형성하는 단계와, 상기 트렌치의 측면 및 바닥부위에 측벽산화막을 형성하는 단계와, 상기 측벽산화막의 형성 후 결과물 전면에 스트레스 버퍼층을 형성하는 단계와, 상기 스트레스 버퍼층이 형성된 결과물 전면에 제1물질층을 형성한 후 에치 백함으로써 상기 트렌치가 형성된 부위에만 제1물질층을 남기는 단계와, 상기 스트레스 버퍼층을 트렌치의 측면과 바닥부위에만 존재하도록 나머지 부분을 제거하는 단계와, 상기 트렌치가 형성된 부위에 남겨진 제1물질층을 제거하는 단계와, 상기 제1물질층의 제거 후 결과물 전면에 소정두께의 절연막을 형성한 후 평탄화함으로써 상기 트렌치 내부를 절연막으로 채우는 단계를 구비하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the method of the present invention comprises the steps of laminating a pad oxide film, a nitride film, an HTO film and a non-reflective layer on a semiconductor substrate, and applying the photoresist pattern having a predetermined size to the non-reflective layer, the anti-reflective layer, Etching and patterning the HTO film, the nitride film, and the pad oxide film in turn, removing the photoresist pattern and the anti-reflective layer, and applying a patterned pad oxide film, nitride film, and HTO film as an etching mask to form a trench of a predetermined depth in the semiconductor substrate. Forming a sidewall oxide layer on the side and bottom of the trench; forming a stress buffer layer on the entire surface of the resultant after the sidewall oxide layer is formed; After forming a etch back to leave the first material layer only in the portion where the trench is formed Removing the remaining portion of the system and the stress buffer layer so that the stress buffer layer exists only at the side and bottom portions of the trench, removing the first material layer remaining on the trench formed portion, and removing the first material layer. And filling the inside of the trench with an insulating film by forming an insulating film having a predetermined thickness on the entire surface and then flattening the insulating film.

이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described the present invention.

도 1을 참조하면, 반도체기판 예컨대 실리콘기판(100)위에 순차적으로 형성하되 먼저 패드 산화막(10)를 열산화방법으로 70Å∼160Å 두께 정도 성장시키고, 이 패드 산화막(10)위에 질화막(12)을 1500Å 정도의 두께로 데포하였으며, 고온에서의 산화막(HTO:14)은 500Å 정도 증착하고, 비반사층(ARC:Anti-Reflective Coating layer)(16)인 SiON막은 600Å 정도의 두께로 데포하였다. 여기서, 상기 HTO막(14)과 ARC층(16)은 후속공정의 트렌치 식각과 CMP 평탄화공정에서의 마스크 역할을 하며, 또한 ARC층(16)은 사진공정시 패턴 사이즈(pattern size)의 균일도(uniformity)와 공정조건을 확보하는데 이점을 가지고 있다.Referring to FIG. 1, a semiconductor substrate such as a silicon substrate 100 is sequentially formed, but first, the pad oxide film 10 is grown to a thickness of 70 to 160 mm by a thermal oxidation method, and the nitride film 12 is formed on the pad oxide film 10. Deposition was carried out at a thickness of about 1500Å, an oxide film (HTO: 14) at high temperature was deposited at about 500Å, and a SiON film, which is an anti-reflective coating layer (ARC) 16, was deposited at a thickness of about 600Å. Here, the HTO film 14 and the ARC layer 16 serves as a mask in the trench etching and the CMP planarization process of the subsequent process, and the ARC layer 16 has a uniform size (pattern size) during the photo process ( has the advantage of ensuring uniformity and process conditions.

다음으로 도 2를 참조하면, 먼저 상기 ARC층(16)위에 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 소정 크기의 포토레지스트 패턴(PR)을 형성한 후, 이 패턴(PR)을 식각마스크로 적용하여 상기 ARC층(16), HTO막(14), 질화막(12) 및 패드 산화막(10)을 차례로 건식식각함으로써 도시된 바와 같은 패턴을 얻는다.Next, referring to FIG. 2, first, a photoresist pattern PR having a predetermined size is formed on the ARC layer 16 through photoresist coating, mask exposure, and development, and then the pattern PR is etched. Applying as a mask, the ARC layer 16, the HTO film 14, the nitride film 12 and the pad oxide film 10 are sequentially subjected to dry etching to obtain a pattern as shown.

다음으로 도 3을 참조하면, 먼저 상기 포토레지스트 패턴 및 ARC층을 제거한 후, 상기 패터닝된 HTO막(14), 질화막(12) 및 패드 산화막(10)을 식각마스크로 적용하여 상기 실리콘기판(100)을 소정깊이 예컨대 약 0.1㎛∼1.5㎛ 정도 건식식각함으로써 트렌치(18)를 형성한다. 이때, 상기 건식식각 조건에 따라 트렌치의 프로파일(profile)을 약간의 계단형으로 구현할 수 있으며, 또한 트렌치 깊이는 조건에 따라 변화할 수 있다.Next, referring to FIG. 3, first, the photoresist pattern and the ARC layer are removed, and then the patterned HTO film 14, the nitride film 12, and the pad oxide film 10 are applied as an etch mask to the silicon substrate 100. Trench 18 is formed by dry etching a predetermined depth, for example, about 0.1 탆 to 1.5 탆. In this case, the profile of the trench may be implemented in a slightly stepped shape according to the dry etching condition, and the trench depth may vary according to the condition.

다음으로 도 4를 참조하면, 상기 트렌치(18)를 형성한 후, 이 트렌치 형성을 위한 건식식각시 실리콘기판내에 형성된 격자손상층 등의 결함을 통한 누설소스를 제거하기 위해 상기 트렌치(18)내 측벽 및 바닥(bottom) 부위에 측벽산화막(20)을 약 100Å∼500Å 정도 두께로 성장시킨다.Next, referring to FIG. 4, after the trench 18 is formed, the trench 18 may be removed to remove a leak source through a defect such as a lattice damage layer formed in the silicon substrate during dry etching. The sidewall oxide film 20 is grown to a thickness of about 100 GPa to 500 GPa on the sidewalls and bottom.

다음으로 도 5를 참조하면, 상기 측벽산화막(20)을 성장시킨 후, 계속되는 공정에서 트렌치 내부를 채울 절연물질과 후속공정에 의한 스트레스로 생길 수 있는 전위 등의 결함을 억제하고자 LPCVD 질화막(22)을 30Å∼300Å 정도의 두께로 데포한다. 여기서, 상기 질화막(22)은 스트레스 버퍼층(buffer layer)으로 작용한다.Next, referring to FIG. 5, after growing the sidewall oxide layer 20, the LPCVD nitride layer 22 is used to suppress defects such as an insulating material to fill the trench in a subsequent process and potentials that may occur due to stress caused by a subsequent process. Defoam to a thickness of 30 ~ 300Å. In this case, the nitride layer 22 serves as a stress buffer layer.

다음으로 도 6 및 도 7을 참조하면, 상기 질화막(22)이 형성된 결과물 전면에 제1물질층(24) 예컨대 점성도가 약한 포토레지스트층, 또는 SOG(Spin On Glass)막을 형성한 후, 플라즈마 건식 에치 백(etch back) 공정을 진행하여 트렌치(18) 내부에만 포토레지스트층, 또는 SOG막이 남도록 한다. 이때, 가능하면 상기 제1물질층(24)은 실리콘기판(100)의 상부 보다 아래부분에 존재하지 않도록 에치 백 조건을 적정화해야 한다.Next, referring to FIGS. 6 and 7, after forming the first material layer 24 such as a photoresist layer having a low viscosity or a spin on glass (SOG) film on the entire surface of the product on which the nitride film 22 is formed, plasma dry An etch back process is performed to leave the photoresist layer or the SOG film only inside the trench 18. At this time, if possible, the first material layer 24 should be optimized so that the etch back condition does not exist below the upper portion of the silicon substrate 100.

다음으로 도 8을 참조하면, 상기 스트레스 버퍼층인 질화막(22)을 상기 트렌치(18) 측면과 바닥부위에만 존재하도록 약 160℃∼170℃의 온도조건인 인산 바스(bath)에서 질화막을 식각하는데, 이때 상기 질화막(22)의 상부 부분(A)이 실리콘기판(100)의 상부로부터 400Å∼1000Å 이내에 존재하여 트렌치를 충분히 감싸게 하여 스트레스 버퍼층으로서의 역할을 할 수 있게 한다.Next, referring to FIG. 8, the nitride film is etched in a phosphate bath having a temperature of about 160 ° C. to 170 ° C. such that the nitride film 22, which is the stress buffer layer, is present only at the side and bottom of the trench 18. At this time, the upper portion (A) of the nitride film 22 is present within 400 ~ 1000Å from the top of the silicon substrate 100 to cover the trench sufficiently to serve as a stress buffer layer.

다음으로 도 9를 참조하면, 상기 스트레스 버퍼층인 질화막(22)이 트렌치(18) 내부에 충분히 존재하게 한 후 상기 제1물질층을 제거한 상태를 나타낸다.Next, referring to FIG. 9, the nitride film 22, which is the stress buffer layer, is sufficiently present in the trench 18, and the first material layer is removed.

다음으로 도 10을 참조하면, 상기 트렌치(18) 내부를 채울 절연막(26,28)을 데포한 상태를 나타내고 있다. 상기 절연막(26,28)은 먼저 플라즈마 화학증착법으로 USG막(Undoped Silicon Glass:26)을 약 5000Å 정도 두께로 데포하고, 이어서 PE-TEOS막(Plasma Enhanced Tera-Ethyl Ortho Silicate:28)을 데포한 것이다. 이때의 데포 두께는 트렌치 깊이가 0.25㎛ 일때의 값이다. 또한, 후속공정인 CMP (Chemical Mechanical Polishing)에서 필드영역(트렌치 형성부위 또는 비활성영역이라함) 산화막의 과도한 리세스를 방지하기 위해 900℃ 이상의 고온에서 열처리 공정을 진행함으로써 USG막의 막질이 조밀해지도록 하였다. 이 어닐 조건은 N₂분위기 또는 습식 어닐 조건에서 진행할 수 있고, 상기 습식 어닐 조건은 850℃ 이하의 조건에서도 가능하다.Next, referring to FIG. 10, the insulating layers 26 and 28 to fill the trench 18 are depoted. The insulating layers 26 and 28 first deform a USG film (Undoped Silicon Glass: 26) to about 5000 kW thick by plasma chemical vapor deposition, and then a PE-TEOS film (Plasma Enhanced Tera-Ethyl Ortho Silicate: 28). will be. Depot thickness at this time is a value when trench depth is 0.25 micrometer. In addition, in order to prevent excessive recession of the field region (called the trench formation region or the inactive region) oxide film in the subsequent CMP (Chemical Mechanical Polishing) process, the heat treatment process is performed at a high temperature of 900 ° C. or more so that the film quality of the USG film is dense. It was. The annealing conditions can be carried out in an N ₂ atmosphere or a wet annealing condition, and the wet annealing conditions are possible even under conditions of 850 ° C. or lower.

다음으로 도 11을 참조하면, 상기 절연막(26,28) 형성 후 결과물 전면에 상기 질화막(12)을 식각종료점으로 하여 CMP 공정을 실시함으로써 트렌치 소자분리의 장점인 액티브영역과 필드영역의 단차가 생기지 않도록 한다.Next, referring to FIG. 11, after the insulating layers 26 and 28 are formed, a CMP process is performed on the entire surface of the resultant to form an etch termination point, thereby preventing a step difference between an active region and a field region, which is an advantage of trench isolation. Do not

다음으로 도 12를 참조하면, 상기 도 11의 CMP 공정 후 액티브영역내에 있는 질화막 및 패드 산화막을 제거함으로써 트렌치 소자분리를 완성한 상태를 나타낸다.Next, referring to FIG. 12, the trench isolation is completed by removing the nitride film and the pad oxide film in the active region after the CMP process of FIG. 11.

이상 설명된 바와 같이 본 발명에 따른 트렌치 소자분리방법에 의하면, 트렌치 내벽을 따라 스트레스 버퍼층으로 질화막을 형성시킴으로써, 종래 트렌치 형성을 위한 식각시 트렌치 바닥부위의 구석에서 스트레스가 발생되어 실리콘기판에 격자손상이 일어나고, 이로인해 실리콘 결정의 전위가 발생하여 접합누설 및 트랜지스터의 소스와 드레인이 항상 턴-온되는 문제점을 해결할 수 있다.As described above, according to the trench isolation method according to the present invention, by forming a nitride film as a stress buffer layer along the inner wall of the trench, stress is generated in the corner of the trench bottom during etching to form a conventional trench, thereby causing damage to the lattice on the silicon substrate. This can solve the problem that the potential of the silicon crystal is generated and junction leakage and the source and drain of the transistor are always turned on.

Claims

Sequentially depositing a pad oxide film, a nitride film, an HTO film, and an anti-reflective layer on the semiconductor substrate;

Etching and patterning the anti-reflective layer, the HTO film, the nitride film, and the pad oxide film in order by applying a photoresist pattern having a predetermined size to the non-reflective layer;

Removing the photoresist pattern and the anti-reflective layer, and forming a trench having a predetermined depth in the semiconductor substrate by applying a patterned pad oxide film, nitride film, and HTO film as an etching mask;

Forming a sidewall oxide film on side and bottom portions of the trench;

Forming a stress buffer layer on the entire surface of the resultant after forming the sidewall oxide layer;

Forming a first material layer on the entire surface of the resultant material on which the stress buffer layer is formed, and then etching back to leave the first material layer only on the trench-formed portion;

Removing the remaining portion of the stress buffer layer so that the stress buffer layer exists only at the side and bottom portions of the trench;

Removing the first material layer remaining on the trench formed portion; And

And forming an insulating film having a predetermined thickness on the entire surface of the resultant material after removing the first material layer, and then filling the inside of the trench with the insulating film.

The method of claim 1, wherein the stress buffer layer,

A trench device isolation method, characterized in that the nitride film.

The method of claim 2, wherein the first material layer,

A trench device isolation method, characterized in that it is a weakly viscous photoresist layer or SOG film.

The method of claim 3, wherein removing the remaining portion of the stress buffer layer so that the stress buffer layer exists only at the side and bottom portions of the trench is performed in a phosphate bath having a temperature condition of about 160 ° C. to 170 ° C. 5.