KR20020072984A - Different size trenches and method of forming the same - Google Patents

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Abstract

PURPOSE: Trench isolation structures having different sizes and a method for forming the same are provided to bury fully a trench without a void in a low voltage region and improve isolation reliability of a semiconductor device in a high voltage region by forming trench isolation structures having different sizes. CONSTITUTION: A trench etch mask is formed on a semiconductor substrate(100). A pad oxide layer is formed between the semiconductor substrate(100) and the trench etch mask. The first and the second trenches are formed by etching the semiconductor substrate(100). The first trench is defined by sidewalls(150a,150c) and bottoms(150b,150d). The first trench buried insulating material(160a) is formed on the first trench. A sidewall spacer is formed by etching the first trench buried insulating material(160a). The third trench is formed by using the sidewall spacer, the trench etch mask, and the first trench buried insulating material(160a) as etching masks. The second trench buried insulating material(160d) is formed thereon. A planarization process is performed by using the trench etch mask as a planarization stop layer. Trench isolation structures(180a,180b) are formed by removing the trench etch mask.

Description

서로 다른 크기를 갖는 트렌치 격리 구조 및 이를 형성하는 방법{Different size trenches and method of forming the same}Different size trenches and method of forming the same

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 서로 다른 크기를 갖는 트렌치 및 그 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a trench having a different size and a method of forming the same.

반도체 기판 상에 형성되는 소자의 격리를 위한 기술은 소자 구성의 가장 기본이 되는 트랜지스터 특성이나 소자의 신뢰성과 밀접한 관계를 갖는다. 따라서, 효과적인 소자 격리 기술의 필요성은 소자의 발전과 함께 그 중요성이 점점 증가하고 있다. 소자 격리가 적절치 못하면 누설 전류를 야기하며 이는 반도체 칩에 공급되는 전원(power)의 막대한 손실로 나타난다. 또한, 래치업(latch-up)을 상승시켜 반도체 기능의 일시적 또는 영구적 손상을 초래한다.Techniques for isolation of devices formed on semiconductor substrates have a close relationship with transistor characteristics and device reliability, which are the basis of device configuration. Therefore, the necessity of effective device isolation technology is increasing in importance with the development of devices. Inadequate device isolation can result in leakage currents, which can result in enormous loss of power to the semiconductor chip. It also raises latch-up, causing temporary or permanent damage to semiconductor functions.

반도체 기판의 소자 영역을 격리시키는 방법으로 종래에는 국부적 실리콘 산화(local oxidation of silicon 이하 "LOCOS"라 한다) 방법이 사용되었다. 전형적인 LOCOS 구조는 패턴화된 실리콘 질화막과 패드 산화막을 사용하여 하부의 활성영역을 마스크 하여 격리 영역에 이온 주입을 하고, 그리고 나서 두꺼운 필드 산화막을 국부적으로 형성하므로 써 구현된다.As a method of isolating the element region of the semiconductor substrate, a method of local silicon oxidation (hereinafter referred to as "LOCOS") has been conventionally used. A typical LOCOS structure is implemented by using a patterned silicon nitride film and a pad oxide film to mask the underlying active region, implanting ions into the isolation region, and then locally forming a thick field oxide layer.

상술한 LOCOS 구조에서는 그 구현 과정에 따른 몇 가지 근본적인 문제점이 발생된다. 즉 상기 실리콘 질화막 마스크 하부의 실리콘의 측면방향으로의 산화는 필드 산화막의 에지(edge) 부분이 새의 부리 형상을 갖게 하고(소위 bird's beak), 채널 정지 도펀트(channel stop dopants)의 측면 확산은 상기 도펀트가 상기 활성 소자 영역을 잠식하게 하며, 그 결과 소정의 채널 폭보다 좁은 물리적 채널(physical channel)을 형성하게 한다.In the above-described LOCOS structure, some fundamental problems occur according to the implementation process. That is, the oxidation of the silicon under the silicon nitride mask in the lateral direction causes the edge portion of the field oxide film to have a bird beak shape (so-called bird's beak), and the side diffusion of channel stop dopants is Dopants can erode the active device regions, resulting in the formation of a physical channel narrower than a predetermined channel width.

상술한 LOCOS법이 여러 가지 단점을 야기함에 따라, 얕은 트렌치를 사용하여 소자를 분리하는 방법이 제안되었다. 이른바, 트렌치 격리 방법이 널리 사용되고 있다. 이러한 트렌치 격리 형성에 의한 소자의 격리는 일반적으로 다음과 같은 공정을 포함한다. 트렌치 식각 마스크를 사용하여 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 소자 격리막인 화학적기상증착(CVD:chemical vapor deposition)절연막으로 상기 트렌치를 채우는 단계와, 상기 CVD 절연막을 평탄화 식각하는 단계와, 상기 트렌치 식각 마스크를 제거하는 단계를 포함한다.As the LOCOS method described above causes various disadvantages, a method of separating devices using shallow trenches has been proposed. So-called trench isolation methods are widely used. Isolation of the device by the formation of such trench isolation generally involves the following process. Forming a trench by etching a semiconductor substrate using a trench etching mask, filling the trench with a chemical vapor deposition (CVD) insulating film as a device isolation film, and planarizing etching of the CVD insulating film; Removing the trench etch mask.

최근 반도체 제조 산업이 고집적화 함에 따라 소자 분리를 위한 트렌치의 폭도 점점 줄어들고 있다. 한편, 소자 분리를 위한 트렌치는 목적하는 소자의 기능에 따라 서로 다른 크기로 형성된다. 즉, 고전압으로 작동하는 소자들을 절연시키기 위해서는 형성되는 트렌치는 깊어야 하며 이에 따라 저전압 영역에서 형성되는 트렌치도 동시에 깊어지게 된다. 결과적으로, 저전압 소자 분리용 트렌치는 그 종횡비(가로 대비 세로의 크기 비율)가 점점 증가하고 있다. 이에 따라 트렌치 매립 절연물질을 증착할 경우 좁고 깊은 저전압 소자용 트렌치를 완전히 채우지 못하게 되는 문제점이 발생한다.Recently, as the semiconductor manufacturing industry is highly integrated, the width of trenches for device isolation is also decreasing. On the other hand, trenches for device isolation are formed in different sizes depending on the function of the desired device. In other words, in order to insulate devices operating at high voltages, the trenches to be formed must be deep, and thus the trenches formed in the low voltage region are also deepened. As a result, the aspect ratio of the low-voltage device isolation trenches is increasing gradually. Accordingly, when the trench buried insulating material is deposited, there is a problem in that the trenches for narrow and deep low voltage devices are not completely filled.

도 1a 내지 도 1d 및 도 2를 참조하여 종래 트렌치 격리 형성 방법에 따른 문제점을 설명한다.1A to 1D and FIG. 2, a problem according to the conventional trench isolation formation method will be described.

먼저, 도 1a를 참조하면, 반도체 기판(10) 상에 트렌치 식각 마스크(12)가형성된다. 상기 트렌치 식각 마스크(12)를 사용하여 노출된 반도체 기판을 식각하여 트렌치(14a, 14b)를 형성한다. 이때 저전압 영역(LV)에서는 고집적화로 인해 그 폭이 좁게 형성되고(14a 참조), 고전압 영역(HV) 영역에서는 상대적으로 그 폭이 넓게 형성된다(14b 참조). 또한 고전압 영역(HV)의 소자 분리 특성을 향상시키기 위해 깊은 트렌치가 형성되며 이로 인해 저전압 영역(LV)에 형성되는 트렌치(14a)도 그 깊이가 깊어지게 된다. 결국 저전압 영역(LV) 영역에 형성되는 트렌치(14a)는 그 종횡비가 고전압 영역에 비해 매우 커지게 된다.First, referring to FIG. 1A, a trench etch mask 12 is formed on a semiconductor substrate 10. The trenches 14a and 14b are formed by etching the exposed semiconductor substrate using the trench etching mask 12. At this time, the width is narrow in the low voltage region LV due to the high integration (see 14a), and relatively wide in the high voltage region HV (see 14b). In addition, a deep trench is formed to improve device isolation characteristics of the high voltage region HV, and thus the depth of the trench 14a formed in the low voltage region LV is also deepened. As a result, the aspect ratio of the trench 14a formed in the low voltage region LV region is much larger than that of the high voltage region.

이어서 도 1b를 참조하면, 상기 트렌치들(14a, 14b) 채우도록 트렌치 매립 절연물질(16)이 형성된다. 그러나 이때, 도시된 바와 같이 저전압 영역(LV)에 형성되는 좁고 깊은 트렌치(14a)를 완전히 채우지 못하고 트렌치 매립 절연물질(16) 내에 빈 공간(보이드, 17)이 발생하게 된다.Subsequently, referring to FIG. 1B, a trench buried insulating material 16 is formed to fill the trenches 14a and 14b. However, at this time, as shown in the drawing, the narrow and deep trenches 14a formed in the low voltage region LV may not be completely filled, and an empty space (void, 17) is generated in the trench filling insulating material 16.

계속하여 통상적인 방법으로 평탄화 공정을 진행하고, 상기 트렌치 식각 마스크(12)를 제거하여 트렌치 격리 구조(18a, 18b)를 완성한다. 그러나 이때 도 1c에 도시된 바와 같이 상기 트렌치 매립 절연물질(16) 내에 형성된 빈 공간(17)이 노출되어 저전압 영역(LV)에서 트렌치 매립 절연물질(16a)이 트렌치 내부로 움푹 파이는 함몰부(17a)가 형성된다.Subsequently, the planarization process is performed in a conventional manner, and the trench etch mask 12 is removed to complete the trench isolation structures 18a and 18b. However, at this time, as shown in FIG. 1C, an empty space 17 formed in the trench buried insulating material 16 is exposed, so that the trench buried insulating material 16a is recessed in the trench in the low voltage region LV. 17a) is formed.

이렇게 저전압 영역(LV)에 형성된 트렌치 격리 구조(18a)에 나타나는 함몰부(17a)에 후속 공정에서 도전물질 등이 잔존하여 브리지 등을 야기한다. 즉, 도 1d에 도시된 바와 같이 후속 공정으로 게이트 산화막(20)을 형성하고 게이트 전극물질을 증착한 후 이를 패터닝 하여 게이트 전극(22)을 형성하면 상기함몰부(17a)에 게이트 전극물질이 잔류하게 된다. 이는 도 2를 참조하면 분명히 알 수 있다. 도 2는 도 1d에 대응되는 게이트 전극 형성후의 반도체 기판의 사시도이다. 도 2를 참조하면, 상기 트렌치 격리 구조(18a)에 형성된 함몰부(17a)에 게이트 전극용 도전물질이 상기 게이트 전극(22) 패터닝 후에도 잔존하여(참조 번호 24) 인접한 게이트 전극들을 서로 전기적으로 연결한다.The conductive material and the like remain in the recess 17a appearing in the trench isolation structure 18a formed in the low voltage region LV in a subsequent process to cause a bridge or the like. That is, as shown in FIG. 1D, when the gate oxide layer 20 is formed in a subsequent process, the gate electrode material is deposited, and then patterned, the gate electrode 22 is formed to retain the gate electrode material in the depression 17a. Done. This can be clearly seen with reference to FIG. 2. FIG. 2 is a perspective view of a semiconductor substrate after formation of a gate electrode corresponding to FIG. 1D. Referring to FIG. 2, a conductive material for a gate electrode remains in the recess 17a formed in the trench isolation structure 18a even after patterning the gate electrode 22 (reference numeral 24) to electrically connect adjacent gate electrodes to each other. do.

따라서 본 발명은 상술한 제반 문제점을 해결하기 위해 제안 된 것으로서, 서로 다른 크기를 가지는 트렌치 격리 구조를 형성함으로써 보이드 없이 소자 특성에 적합한 트렌치 격리 구조 및 이를 형성하는 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a trench isolation structure suitable for device characteristics without voids by forming trench isolation structures having different sizes, and a method of forming the same.

도 1a 내지 도 1d는 종래 트렌치 격리 형성 방법에 따른 문제점을 설명하기 위한 공정 순서에 따른 반도체 기판의 단면도이다.1A to 1D are cross-sectional views of a semiconductor substrate according to a process sequence for explaining a problem according to a conventional trench isolation method.

도 2는 도 1d의 단면도에 대응되는 사시도로서 종래 트렌치 격리 형성 방법에 따라 발생되는 게이트 전극간의 브리지 현상을 설명하는 도면이다.FIG. 2 is a perspective view corresponding to the cross-sectional view of FIG. 1D, illustrating a bridge phenomenon between gate electrodes generated according to a conventional trench isolation method.

도 3a 내지 도 3f는 본 발명에 따른 서로 다른 크기를 가지는 트렌치 형성 방법을 공정 순서에 따라 도시한 반도체 기판의 단면도이다.3A to 3F are cross-sectional views of semiconductor substrates in accordance with a process sequence of trench formation methods having different sizes according to the present invention.

도 4는 도 3f에 대응되는 사시도이다.4 is a perspective view corresponding to FIG. 3F.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 반도체 기판120 : 트렌치 식각 마스크100 semiconductor substrate 120 trench etching mask

140a, 140b, 140c : 트렌치160a, 160b, 160d : 트렌치 매립 절연물질140a, 140b, 140c: trench 160a, 160b, 160d: trench buried insulation

160c : 측벽 스페이서180a, 180b : 트렌치 격리 구조160c: sidewall spacers 180a, 180b: trench isolation structures

200 : 게이트 산화막220 : 게이트 전극200: gate oxide film 220: gate electrode

LV : 저전압 영역HV : 고전압 영역LV: Low Voltage Area HV: High Voltage Area

a : 고전압 영역에 형성되는 트렌치의 깊이a: depth of trench formed in high voltage region

b : 저전압 영역에 형성되는 트렌치 깊이b: trench depth formed in the low voltage region

(구성)(Configuration)

상술한 기술적 과제를 해결하기 위한 본 발명에 따르면, 저전압 영역 및 고전압 영역에 서로 다른 깊이를 가지는 트렌치를 형성하는 것을 특징으로 한다. 고전압 영역의 깊은 트렌치를 형성함에 이를 두 단계의 식각을 통해 형성한다. 일단계 식각으로 저전압 영역 및 고전압 영역에 동일한 깊이를 가지는 트렌치를 형성하고, 이단계 식각으로 선택적으로 이미 형성된 고전압 영역의 트렌치를 원하는 깊이가 되도록 더 식각한다. 이때, 고전압 영역에서만 선택적으로 식각하기 위해서 별도의 사진 공정을 필요로 하지 않고 저전압 영역의 트렌치를 완전히 매립하는 트렌치 매립물질을 사용하여 고전압 영역의 트렌치에 측벽 스페이서를 형성함으로써, 자기정렬적인 방법으로 오정렬 없이 식각한다. 이때 저전압 영역의 트렌치는 측벽스페이서 형성 공정에서 스페이서용 절연막으로 완전히 채워지기 때문에 더 이상의 식각은 일어나지 않는다.According to the present invention for solving the above technical problem, it is characterized in that to form a trench having a different depth in the low voltage region and the high voltage region. Deep trenches in the high voltage region are formed through two-step etching. In one step etching, trenches having the same depth are formed in the low voltage region and the high voltage region, and in the second step etching, the trenches of the already formed high voltage region are further etched to a desired depth. In this case, the sidewall spacers are formed in the trenches of the high voltage region using a trench buried material which completely fills the trenches of the low voltage region without selectively requiring a photo process to selectively etch only the high voltage region, thereby misaligning them in a self-aligned manner. Etch without. At this time, since the trench of the low voltage region is completely filled with the insulating film for the spacer in the sidewall spacer forming process, no further etching occurs.

더욱 구체적으로, 통상적인 트렌치 식각 마스크를 사용하여 일단계 식각으로 저전압 영역 및 고전압 영역에 각각 트렌치를 형성한다. 형성되는 트렌치는 동일한 깊이를 가지지만, 그 폭은 고전압 영역에서 더 크게 형성된다. 여기서 중요한 것은, 트렌치 매립 절연물질 증착시 보이드가 생기지 않게 저전압 트렌치 깊이가 조절된다. 고전압 영역에서 신뢰성 있는 소자 분리를 형성하기 위해 트렌치가 깊게 형성되어야 하기 때문에 고전압 영역에 이미 형성된 트렌치를 더 식각하는 이단계 식각 공정이 이어진다. 이를 위해 고전압 영역에 이미 형성된 트렌치 측벽에 스페이서를 형성하고 이를 식각 마스크로 사용하여 노출된 트렌치의 바닥을 식각하여 전체적으로 원하는 깊이를 가지는 트렌치를 고전압 영역에 형성한다. 그 결과 고전압 영역에 형성되는 트렌치는 단차진 형상을 하게된다. 이때 저전압 영역에 형성된 트렌치는 더 이상의 식각 작용을 받지 않는다. 왜냐하면 고전압 영역에 측벽 스페이서 형성을 위해 절연막을 증착할 때, 저전압 영역의 트렌치는 상기 절연막으로 완전히 채워지기 때문이다.More specifically, trenches are formed in the low voltage region and the high voltage region in one step etching using a conventional trench etching mask. The trenches formed have the same depth, but the width is made larger in the high voltage region. Importantly, the low-voltage trench depth is controlled so that no voids are generated when the trench buried insulator is deposited. Since the trenches must be deeply formed in order to form reliable device isolation in the high voltage region, a two-step etching process is followed to further etch trenches already formed in the high voltage region. To this end, spacers are formed on the trench sidewalls already formed in the high voltage region, and the bottoms of the exposed trenches are etched by using the spacers as etch masks to form trenches having a desired depth as a whole in the high voltage region. As a result, the trench formed in the high voltage region has a stepped shape. At this time, the trench formed in the low voltage region is no longer etched. This is because when the insulating film is deposited to form sidewall spacers in the high voltage region, the trench in the low voltage region is completely filled with the insulating film.

즉, 일단계 식각으로 형성된 결과물 전면에 상기 절연막을 형성하면, 고전압 영역에서는 콘포말하게 절연막이 트렌치를 일부 채우지만, 저전압 영역에서는 모두 채우게 된다. 이는 고전압 영역 및 저전압 영역에서 형성되는 트렌치가 그 깊이는 서로 같지만 그 폭은 서로 다르게 형성되었기 때문이다. 이어서 상기 절연물질에 대하여 전면 식각 공정을 진행하면 고전압 영역에서는 이미 형성된 트렌치에 측벽스페이서가 형성되고 반도체 기판의 일부(상기 일단계 식각 공정에서 형성된 트렌치의 바닥의 일부)를 노출시키지만, 저전압 영역은 트렌치가 모두 절연물질로 채워져 있어 상기 스페이서 형성을 위한 전면 식각 공정으로 반도체 기판이 노출되지 않는다. 따라서 이단계 식각 공정에서 고전압 영역에만 식각이 일어나게 된다.That is, when the insulating film is formed on the entire surface of the resultant formed by one-step etching, the insulating film partially fills the trench in the high voltage region, but fills all of the trenches in the low voltage region. This is because trenches formed in the high voltage region and the low voltage region have the same depth but different widths. Subsequently, when the entire surface etching process is performed on the insulating material, sidewall spacers are formed in the trenches that are already formed in the high voltage region, and a portion of the semiconductor substrate (part of the bottom of the trench formed in the one-step etching process) is exposed. Are all filled with an insulating material so that the semiconductor substrate is not exposed to the entire surface etching process for forming the spacer. Therefore, in the two-step etching process, etching occurs only in the high voltage region.

이어서 상기 고전압 영역의 단차진 형상의 트렌치를 완전히 채우도록 절연물질이 더 증착되고 평탄화 공정이 진행되어 서로 다른 크기를 갖는 트렌치 격리 구조가 형성된다.Subsequently, an insulating material is further deposited to completely fill the stepped trench of the high voltage region, and a planarization process is performed to form trench isolation structures having different sizes.

그 결과 형성되는 트렌치 격리 구조는, 반도체 기판이 소정 깊이 식각되어 소정의 폭을 가지면서 서로 마주 보는 제1측벽들 및 상기 제1측벽들에서 수평방향으로 연장하여 상기 제1측벽들을 서로 연결시키는 제1바닥으로 이루어진 제1트렌치; 상기 제1트렌치와 동일 깊이로 식각되어 상기 제1트렌치보다 더 넓은 폭을 가지면서 서로 마주 보는 제2측벽들 및 상기 제2측벽들에서 수평방향으로 소정 길이 연장한 제2바닥들, 상기 제2바닥들에서 수직방향으로 소정 깊이를 가지면서 서로 마주 보는 제3측벽들 및 상기 제3측벽들에서 수평방향으로 연장하여 상기 제3측벽들을 서로 연결시키는 제3바닥으로 이루어진 단차진 트렌치; 및 상기 제1트렌치 및 상기 단차진 트렌치를 완전히 채우도록 형성된 트렌치 매립 절연물질을 포함하여 이루어진다.The resultant trench isolation structure includes a first side wall which is etched a predetermined depth and extends in a horizontal direction from the first side walls and the first side walls facing each other while having a predetermined width to connect the first side walls to each other. A first trench consisting of one bottom; Second side walls facing each other and having a wider width than the first trench and being etched to the same depth as the first trench, and second floors extending a predetermined length in the horizontal direction from the second side walls, the second A stepped trench made of third side walls facing each other and having a predetermined depth in the vertical direction from the bottoms, and a third bottom extending horizontally from the third side walls to connect the third side walls to each other; And a trench buried insulating material formed to completely fill the first trench and the stepped trench.

상기 제1트렌치는 저전압 영역에 형성되는 트렌치이며, 상기 단차진 트렌치는 고전압 영역에 형성되는 트렌치이다.The first trench is a trench formed in a low voltage region, and the stepped trench is a trench formed in a high voltage region.

(실시예)(Example)

이하 첨부된 도면을 참조하여 본 발명에 따른 트렌치 형성 방법에 대해서 자세히 설명한다.Hereinafter, a trench forming method according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3f는 반도체 기판의 단면도로서 본 발명의 일 실시예에 따른 서로 다른 크기를 가지는 트렌치 형성 방법을 공정 순서에 따라 차례로 도시한 것이다. 도면에서 'LV'는 저전압 영역을 가리키며, 'HV'는 고전압 영역을 가리킨다. 고전압 영역이란 소자의 동작시 높은 전압을 요구하는 소자들이 형성되는 영역이며 저전압 영역이란 낮은 전압을 요구하는 소자들이 형성되는 영역이다.3A to 3F are cross-sectional views of a semiconductor substrate, in which trench formation methods having different sizes according to an embodiment of the present invention are sequentially shown in order of processing. In the drawing, 'LV' indicates a low voltage region and 'HV' indicates a high voltage region. The high voltage region is a region where elements that require high voltage are formed during operation of the device, and the low voltage region is a region where elements that require low voltage are formed.

먼저, 도 3a를 참조하면, 반도체 기판(100) 상에 측벽(121) 및 상부표면(122)으로 정의된 트렌치 식각 마스크(120)가 형성된다. 비록 도면에는 나타나지 않았으나, 상기 트렌치 식각 마스크(120) 및 상기 반도체 기판(100) 사이에 패드 산화막(미도시)이 더 형성된다. 상기 트렌치 식각 마스크(120)에 의해 노출되는 반도체 기판은 소자 분리 영역으로서, 고전압 영역(HV)에서 보다 저전압 영역(LV)에서 더 좁은 폭을 갖는다. 상기 트렌치 식각 마스크(120)를 식각 마스크로 사용하여 노출된 반도체 기판을 식각하여 저전압 영역(LV) 및 고전압 영역(HV)에 각각 동일한 깊이를 가지면서 그 폭은 서로 다른 각각 측벽(150a, 150c) 및 바닥(150b, 150d)으로 정의된 제1트렌치 140a 및 제2트렌치 140b를 각각 형성한다. 이때 형성되는 트렌치들(140a, 140b)은 후속 절연물질(도 3b의 160a)이 상기 저전압 영역(LV)의 제1트렌치(140a)를 보이드 없이 완전히 채울 수 있도록 그 깊이('b')가 조절된다. 하지만 고전압 영역(HV)의 경우 신뢰성 있는 소자 분리를 위해서는 그 깊이가 저전압 영역(LV)에 비해 더 깊게 형성되어야 한다.First, referring to FIG. 3A, a trench etch mask 120 defined as a sidewall 121 and an upper surface 122 is formed on a semiconductor substrate 100. Although not shown in the drawings, a pad oxide layer (not shown) is further formed between the trench etch mask 120 and the semiconductor substrate 100. The semiconductor substrate exposed by the trench etching mask 120 is a device isolation region, and has a narrower width in the low voltage region LV than in the high voltage region HV. Using the trench etch mask 120 as an etch mask, the exposed semiconductor substrate is etched to have the same depth in the low voltage region LV and the high voltage region HV, respectively, and the sidewalls 150a and 150c have different widths. And first trench 140a and second trench 140b defined by bottoms 150b and 150d, respectively. The trenches 140a and 140b formed at this time have a depth 'b' adjusted so that a subsequent insulating material (160a of FIG. 3B) completely fills the first trench 140a of the low voltage region LV without voids. do. However, in the case of the high voltage region HV, the depth of the high voltage region HV must be deeper than that of the low voltage region LV.

후속 공정이 바로 고전압 영역(HV)의 트렌치 깊이를 더 깊게 하는 공정이다. 이제 도 3b를 참조하면, 상기 저전압 영역(LV)의 제1트렌치(140a)가 보이드 없이 완전해 채워지도록 제1트렌치 매립 절연물질(160a, 160b)을 형성한다. 이때, 고전압 영역(HV)에서는 상기 제2트렌치(140b)를 완전히 채우지 못하고 그 일부만 채우게 된다. 즉, 상기 제2트렌치(140b)의 측벽(150c) 및 바닥(150d) 그리고 상기 트렌치 식각 마스크(120)의 측벽(121) 및 상부표면(122)을 따라 콘포말하게 형성된다. 이는 상기 고전압 영역(HV) 및 저전압 영역(LV)에 형성되는 트렌치가 그 폭이 서로 다르기 때문이다.The subsequent process is to deepen the trench depth in the high voltage region (HV). Referring now to FIG. 3B, first trench buried insulating materials 160a and 160b are formed to completely fill the first trench 140a of the low voltage region LV without voids. In this case, the second trench 140b may not be completely filled in the high voltage region HV, but only a part of the second trench 140b may be filled. In other words, the second trench 140b is conformally formed along the sidewalls 150c and the bottom 150d of the second trench 140b and the sidewalls 121 and the upper surface 122 of the trench etch mask 120. This is because trenches formed in the high voltage region HV and the low voltage region LV have different widths.

이어서 상기 제1트렌치 매립 절연물질(160a, 160b)에 대해서 전면 식각 공정을 진행한다. 그 결과, 상기 고전압 영역(HV)의 제2트렌치(140b)의 바닥의 일부(150d')를 노출시키는 측벽 스페이서(160c)가 형성된다. 이때 상기 저전압 영역(LV)의 제1트렌치(140a)는 여전히 상기 제1트렌치 매립 절연물질(160a)에 의해 보이드 없이 완전히 채워져 있다.Subsequently, an entire surface etching process is performed on the first trench filling insulating materials 160a and 160b. As a result, sidewall spacers 160c exposing a portion 150d 'of the bottom of the second trench 140b of the high voltage region HV are formed. At this time, the first trench 140a of the low voltage region LV is still completely filled without voids by the first trench buried insulating material 160a.

다음 상기 측벽 스페이서(160c), 상기 트렌치 식각 마스크(120) 및 상기 제1트렌치 매립 절연물질(160a)을 식각 마스크로 사용하여 고전압 영역(HV)의 노출된 제1트렌치 바닥(150d')을 식각하여 측벽(150e) 및 바닥(150f)으로 이루어진 제3트렌치(140c)를 형성한다. 이때 상기 제3트렌치(140c)의 깊이는 이미 형성된 제2트렌치(140b)와 더불어 고전압 영역에서 신뢰성 있는 소자 절연을 하기에 충분한 깊이가 되도록('a') 한다. 본 발명에 따르면, 상기 측벽 스페이서(160c)로 인해 별도의 사진공정 없이 고전압 영역(HV)의 상기 제3트렌치(140c)가 상기제2트렌치(140b)에 자기정렬적으로 형성되며, 따라서 전체적인 형상은 단차진 모양을 하게 된다.Next, the exposed first trench bottom 150d ′ of the high voltage region HV is etched using the sidewall spacer 160c, the trench etch mask 120, and the first trench buried insulating material 160a as an etch mask. As a result, the third trench 140c including the sidewall 150e and the bottom 150f is formed. At this time, the depth of the third trench 140c is set to be 'a' sufficient to reliably insulate the device in the high voltage region together with the already formed second trench 140b. According to the present invention, the third trench 140c of the high voltage region HV is self-aligned in the second trench 140b without a separate photo process due to the sidewall spacer 160c, and thus the overall shape. Has a stepped shape.

이어서 상기 고전압 영역(HV)의 단차진 트렌치를 완전히 채우도록 제2트렌치 매립 절연물질(160d)을 형성하고 상기 트렌치 식각 마스크(120)를 평탄화 정지층으로 사용하여 평탄화 공정을 진행한다. 계속해서 상기 트렌치 식각 마스크(120)를 제거하면 도 3e에 도시된 바와 같이 트렌치 격리 구조(180a, 180b)가 완성된다.Subsequently, the second trench filling insulating material 160d is formed to completely fill the stepped trench of the high voltage region HV, and the planarization process is performed by using the trench etch mask 120 as the planarization stop layer. Subsequently, the trench etch mask 120 is removed to complete the trench isolation structures 180a and 180b as shown in FIG. 3E.

다음 게이트 산화막(200)을 형성하고 게이트 전극물질을 형성하고 패터닝 하여 게이트 라인(220)을 도 3f에 도시된 바와 같이 형성한다.Next, a gate oxide layer 200 is formed, a gate electrode material is formed and patterned to form a gate line 220 as shown in FIG. 3F.

도 3f에 대응되는 사시도가 도 4에 도시되어 있다. 본 발명에 따라 깊이가 서로 다른 트렌치를 각각 저전압 영역 및 고전압 영역에 형성함으로써, 종래 저전압 영역에서 발생한 트렌치 격리 구조 상부가 함몰하는 것을 방지할 수 있다. 이에 따라 도 4에 도시된 바와 같이 인접한 게이트 라인(220) 사이의 전기적 브리지 형성을 피할 수 있으며, 고전압 영역에서는 신뢰성 있는 소자 분리를 구현할 수 있다.A perspective view corresponding to FIG. 3F is shown in FIG. 4. According to the present invention, trenches having different depths are formed in the low voltage region and the high voltage region, respectively, so that the top of the trench isolation structure generated in the conventional low voltage region can be prevented from sinking. As a result, as shown in FIG. 4, an electrical bridge between adjacent gate lines 220 may be avoided, and reliable device isolation may be realized in a high voltage region.

바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 본 발명의 청구범위의 진정한 범위 및 사상은 다양한 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.Although the present invention has been described with reference to preferred embodiments, the scope of the present invention is not limited thereto. Rather, various modifications and similar arrangements are included. The true scope and spirit of the claims of the present invention should be construed broadly to encompass various modifications and similar arrangements.

본 발명에 따르면, 저전압 영역에서는 트렌치를 얕게 형성하고 고전압 영역에서는 트렌치를 깊게 형성함으로써, 저전압 영역에서는 트렌치를 보이드 없이 완전히 매립할 수 있고, 고전압 영역에서는 신뢰성 있는 소자 분리를 구현할 수 있다.According to the present invention, by forming the trench shallowly in the low voltage region and deeply forming the trench in the high voltage region, the trench can be completely buried without voids in the low voltage region, and reliable device isolation can be realized in the high voltage region.

또한 서로 다른 크기의 트렌치를 스페이서를 이용하여 별도의 사진 공정 없이 형성할 수 있어 공정이 단순해지고 오정렬 등의 문제가 근본적으로 발생하지 않는다.In addition, since trenches of different sizes can be formed using a spacer without a separate photo process, the process is simplified and problems such as misalignment do not fundamentally occur.

Claims (5)

반도체 기판 상에 트렌치 식각 마스크를 형성하는 단계;Forming a trench etch mask on the semiconductor substrate; 상기 트렌치 식각 마스크를 사용하여 노출된 반도체 기판을 식각하여 동일한 깊이를 가지면서 서로 다른 폭을 갖는 제1 및 제2트렌치를 형성하는 단계;Etching the exposed semiconductor substrate using the trench etching mask to form first and second trenches having the same depth and different widths; 상기 제1및 제2트렌치가 형성된 결과물 전면에 트렌치 매립 절연물질을 형성하는 단계; 이때 작은 폭을 갖는 제1트렌치는 완전히 채워지고, 큰 폭을 갖는 제2트렌치는 그 일부만이 채워지며;Forming a trench-filling insulating material on the entire surface of the resultant product in which the first and second trenches are formed; Wherein the first trench having a small width is completely filled, and the second trench having a large width is only partially filled; 상기 트렌치 매립 절연물질을 전면 식각하여 상기 제2트렌치의 바닥의 일부를 노출시키는 단계; 및Etching away the trench buried insulating material to expose a portion of the bottom of the second trench; And 상기 노출된 제2트렌치의 바닥을 소정 깊이 식각하여 상기 제2트렌치에 자기정렬적으로 제3트렌치를 형성하는 단계를 포함하며, 이때 상기 제2트렌치 및 제3트렌치는 전체적으로 단차진(stepped) 트렌치를 이루는 것을 특징으로 하는 서로 다른 깊이 및 폭을 갖는 트렌치 형성 방법.Etching the bottom of the exposed second trench to a predetermined depth to form a third trench in the second trench in a self-aligned manner, wherein the second trench and the third trench are stepped trenches as a whole. Trench forming method having a different depth and width, characterized in that forming. 제 1 항에 있어서,The method of claim 1, 상기 단차진 트렌치를 완전히 매립하도록 트렌치 매립 절연물질을 추가로 형성하는 단계를 더 포함하는 것을 특징으로 하는 서로 다른 깊이 및 폭을 갖는 트렌치를 형성하는 방법.And further forming trench buried insulation to completely fill the stepped trenches. 제 1 항에 있어서,The method of claim 1, 상기 트렌치 매립 절연물질을 전면 식각하여 상기 제2트렌치의 바닥의 일부를 노출시키는 단계는, 상기 트렌치 매립 절연물질의 전면식각으로 상기 트렌치 식각 마스크의 측벽 및 상기 제2트렌치의 측벽 상에 측벽 스페이서를 형성하며,Exposing the portion of the bottom of the second trench by etching the trench buried insulating material on the sidewalls of the trench buried insulating material; Forming, 상기 제3트렌치를 형성하는 단계는, 상기 측벽 스페이서를 식각 마스크로 사용하여 상기 노출된 제2트렌치의 바닥을 소정 깊이 식각하는 것을 특징으로 하는 서로 다른 깊이 및 폭을 갖는 트렌치 형성 방법.The forming of the third trench may include etching the bottom of the exposed second trench by a predetermined depth using the sidewall spacer as an etching mask. 반도체 기판이 소정 깊이 식각되어 소정의 폭을 가지면서 서로 마주 보는 제1측벽들 및 상기 제1측벽들에서 수평방향으로 연장하여 상기 제1측벽 들을 서로 연결시키는 제1바닥으로 이루어진 제1트렌치;A first trench formed by etching a semiconductor substrate to a predetermined depth and having a predetermined width and having first widths facing each other and a first bottom extending horizontally from the first side walls to connect the first side walls to each other; 상기 제1트렌치와 동일 깊이로 식각되어 상기 제1트렌치보다 더 넓은 폭을 가지면서 서로 마주 보는 제2측벽들 및 상기 제2측벽들에서 수평방향으로 소정 길이 연장한 제2바닥들, 상기 제2바닥들에서 수직방향으로 소정 깊이를 가지면서 서로 마주 보는 제3측벽들 및 상기 제3측벽들에서 수평방향으로 연장하여 상기 제3측벽들을 서로 연결시키는 제3바닥으로 이루어진 단차진 트렌치;Second side walls facing each other and having a wider width than the first trench and being etched to the same depth as the first trench, and second floors extending a predetermined length in the horizontal direction from the second side walls, the second A stepped trench made of third side walls facing each other and having a predetermined depth in the vertical direction from the bottoms, and a third bottom extending horizontally from the third side walls to connect the third side walls to each other; 상기 제1트렌치 및 상기 단차진 트렌치를 완전히 채우도록 형성된 트렌치 매립 절연물질을 포함하여 이루어진 서로 다른 깊이 및 폭을 갖는 트렌치 격리 구조.Trench isolation structures having different depths and widths comprising trench-embedded insulation material formed to completely fill the first trench and the stepped trench. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1트렌치는 저전압 영역에 형성되는 트렌치 격리 구조이며, 상기 단차진 트렌치는 고전압 영역에 형성되는 트렌치 격리 구조인 서로 다른 깊이 및 폭을 갖는 트렌치 격리 구조.And the first trench is a trench isolation structure formed in the low voltage region, and the stepped trench is a trench isolation structure having different depths and widths formed in the high voltage region.
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