KR20020050038A - Method for Fabricating Poly Silicon Of Thin Film Transistor - Google Patents
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Abstract
Description
본 발명은 폴리실리콘형 박막트랜지스터 제조방법에 관한 것이다. 특히, 레이저 활성화 시 게이트 전극의 손상을 최소화함과 아울러 활성화 효율을 높이기 위한 폴리실리콘형 박막트랜지스터의 제조방법에 관한 것이다.The present invention relates to a polysilicon thin film transistor manufacturing method. In particular, the present invention relates to a method of manufacturing a polysilicon thin film transistor for minimizing damage to a gate electrode during laser activation and increasing activation efficiency.
통상, 박막트랜지스터는 집적화 및 제조가 용이하여 반도체 메모리 및 액정표시장치 등에 주로 사용되고 있다. 이 박막트랜지스터는 사용될 회로장치에 따라 고온 또는 저온에서 제조된다. 예를 들어, 반도체 메모리에 사용될 경우 박막트랜지스터는 고온에서 제조되고 액정표시장치에 사용될 경우에는 저온에서 제조된다. 액정표시장치에 사용되는 박막트랜지스터가 저온에서 제조되는 이유는 유리기판이 주위온도에 의해 쉽게 변형되기 때문이다. 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 화상을 표시하는 액정표시소자는 액정셀들을 스위칭하는 소자로 박막트랜지스터를 이용하고 있다.In general, thin film transistors are used in semiconductor memories, liquid crystal displays, etc. because they are easy to integrate and manufacture. This thin film transistor is manufactured at high or low temperature depending on the circuit arrangement to be used. For example, thin film transistors are used at high temperatures when used in semiconductor memories and at low temperatures when used in liquid crystal displays. The reason why the thin film transistor used in the liquid crystal display device is manufactured at low temperature is that the glass substrate is easily deformed by the ambient temperature. A liquid crystal display device for displaying an image by adjusting light transmittance of liquid crystal cells according to a video signal uses a thin film transistor as a device for switching liquid crystal cells.
박막트랜지스터는 반도체층으로서 아몰퍼스(Amorphous) 실리콘과 폴리(Poly) 실리콘을 사용하는가에 따라 아몰퍼스실리콘형과 폴리실리콘형으로 구분된다. 아몰퍼스실리콘형 박막트랜지스터는 아몰퍼스실리콘막이 비교적 균일성이 좋고 특성이 안정된 장점을 가지고 있으나 전하이동도가 비교적 작아 화소밀도를 향상시키는 경우에는 적용이 어려운 단점이 있다. 또한, 아몰퍼스실리콘형 박막트랜지스터를 사용하는 경우 주변 구동회로를 별도로 제작하여 액정패널에 실장시켜야 하므로 LCD의 제조비용이 높다는 단점이 있다. 반면에, 폴리실리콘형 박막트랜지스터는전하이동도가 높음에 따라 화소밀도 증가에 어려움이 없을 뿐만 아니라 주변 구동회로를 액정패널 상에 일체화하여 실장하게 되므로 제조단가를 낮출 수 있는 장점이 가지고 있다. 폴리실리콘형 박막트랜지스터로는 도 1에 도시된 바와 같이 폴리실리콘으로 이루어진 활성층의 상부에 게이트전극이 형성된 코플래너(Coplanar) 구조가 대표적이다.Thin film transistors are classified into an amorphous silicon type and a polysilicon type depending on whether amorphous silicon and poly silicon are used as semiconductor layers. The amorphous silicon thin film transistor has an advantage that the amorphous silicon film has a relatively uniformity and stable characteristics, but it is difficult to apply when the pixel density is improved because the charge mobility is relatively small. In addition, in the case of using an amorphous silicon type thin film transistor, a peripheral driving circuit must be manufactured separately and mounted on a liquid crystal panel. On the other hand, the polysilicon thin film transistor has a merit that the manufacturing cost can be lowered since the charge mobility is not difficult to increase the pixel density and the peripheral driving circuit is integrated and mounted on the liquid crystal panel. As a polysilicon thin film transistor, as shown in FIG. 1, a coplanar structure in which a gate electrode is formed on an active layer made of polysilicon is representative.
도 1을 참조하면, 종래의 액정표시소자에서 박막트랜지스터 기판은 투명기판(10) 상에 형성된 버퍼절연막(12)과 층간절연막(20) 사이에 적층된 활성층(14), 게이트절연막(16) 및 게이트전극(18)과, 층간절연막(20) 위에 컨택홀을 통해 활성층(14)과 전기적으로 연결되게 형성된 소오스 및 드레인 전극(22, 24)으로 구성된 코플래너 구조의 박막트랜지스터를 구비한다. 소오스 및 드레인 전극(22, 24) 및 층간절연막(20) 위에는 보호막(26)이 형성된다. 보호막(26) 표면에는 컨택홀을 통해 소오스 및 드레인 전극(22, 24)과 게이트전극(18)에 전기적으로 연결되도록 투명전극들(28)이 형성된다. 게이트전극(18)은 AlNd층(15)과 Mo층(17)이 적층된 이중 금속층 구조를 가진다. Mo층(17)은 층간절연막(20)에 컨택홀 형성 시 에천트(Etchant), 즉 BOE에 의해 AlNd층(15)이 손상되는 것을 방지하는 역할을 하게 된다. 그런데, 이 Mo층(17)에 의해 AlNd층(15) 측면의 경사도 조절이 어려워 후속 증착공정에 불리한 형태를 가지게 됨으로써 그 위에 도포되는 층간절연막(20)의 스텝 커버리지(Step Coverage) 불량으로 소오스 및 드레인 전극(22, 24)이 단선되는 문제가 발생하게 된다. 또한, 게이트전극(18)이 이중 금속층 구조를 가짐에 따라 제조공정이 복잡한 문제점이 있었다.Referring to FIG. 1, in a conventional liquid crystal display device, a thin film transistor substrate includes an active layer 14, a gate insulating layer 16, and a stacked layer between a buffer insulating layer 12 and an interlayer insulating layer 20 formed on a transparent substrate 10. A thin film transistor having a coplanar structure including source and drain electrodes 22 and 24 formed on the gate electrode 18 and the interlayer insulating layer 20 to be electrically connected to the active layer 14 through a contact hole. The passivation layer 26 is formed on the source and drain electrodes 22 and 24 and the interlayer insulating layer 20. Transparent electrodes 28 are formed on the surface of the passivation layer 26 to be electrically connected to the source and drain electrodes 22 and 24 and the gate electrode 18 through contact holes. The gate electrode 18 has a double metal layer structure in which an AlNd layer 15 and a Mo layer 17 are stacked. The Mo layer 17 serves to prevent the AlNd layer 15 from being damaged by an etchant, that is, BOE, when forming a contact hole in the interlayer insulating layer 20. However, it is difficult to control the inclination of the AlNd layer 15 side by the Mo layer 17, which has a form that is disadvantageous for the subsequent deposition process, resulting in poor step coverage of the interlayer insulating film 20 applied thereon. The drain electrodes 22 and 24 are disconnected. In addition, as the gate electrode 18 has a double metal layer structure, there is a complicated manufacturing process.
도 2a 내지 도 2e는 도 1에 도시된 박막트랜지스터 기판의 제조방법을 단계적으로 나타낸 것이다.2A to 2E illustrate step by step the manufacturing method of the thin film transistor substrate shown in FIG.
도 2a를 참조하면, 투명기판(10) 위에 버퍼절연막(12)이 형성되고 그 버퍼절연막(12) 위에 활성층(14)이 형성된다. 버퍼절연막(12)은 투명기판(10) 상에 SiO2등의 절연물질을 증착함으로써 형성하게 된다. 활성층(14)은 다결정실리콘으로 이루어진 것으로 버퍼절연막(12) 위에 비정질실리콘을 균일한 두께로 증착한 후 레이저를 이용하여 결정화시켜 다결정실리콘막을 형성한 후 패터닝함으로써 형성하게 된다.Referring to FIG. 2A, a buffer insulating film 12 is formed on the transparent substrate 10, and an active layer 14 is formed on the buffer insulating film 12. The buffer insulating film 12 is formed by depositing an insulating material such as SiO 2 on the transparent substrate 10. The active layer 14 is made of polycrystalline silicon, and is formed by depositing amorphous silicon with a uniform thickness on the buffer insulating film 12 and crystallizing by using a laser to form a polysilicon film, followed by patterning.
활성층(14)이 형성된 버퍼절연막(12)의 상부에는 도 2b에 도시된 바와 같이 게이트절연막(16)과 게이트전극(18)이 형성된다. 버퍼절연막(12) 상에 활성층(14)을 덮도록 SiO2등의 절연물질과 금속물질(여기서, Al계, Mo, Cr)을 증착한 후, 포토레지스터패턴(30)을 이용하여 패터닝함으로써 게이트절연막(16)과 게이트전극(18)을 형성하게 된다. 게이트전극(18)은 다층으로 구성되거나 단층의 금속물질로 형성된다. 그리고, 도 2c와 같이 게이트전극(48)을 마스크로 이용하여 활성층(14)의 노출된 부분에 레이저빔을 조사하여 불순물을 활성화시킴과 아울러 P형 불순물을 활성층(14)에 이온주입 함으로써 소오스 및 드레인영역으로 이용되는 불순물영역을 형성하게 된다.A gate insulating film 16 and a gate electrode 18 are formed on the buffer insulating film 12 on which the active layer 14 is formed, as shown in FIG. 2B. After depositing an insulating material such as SiO 2 and a metal material (here, Al-based, Mo, Cr) on the buffer insulating film 12 to cover the active layer 14, the gate is patterned by using the photoresist pattern 30 The insulating film 16 and the gate electrode 18 are formed. The gate electrode 18 is formed of a multilayer or a single layer of metal material. As shown in FIG. 2C, the gate electrode 48 is used as a mask to irradiate a laser beam to an exposed portion of the active layer 14 to activate impurities, and ion-implant P-type impurities into the active layer 14. An impurity region used as the drain region is formed.
그 다음, 기판 전체에 SiO2등의 절연물질을 2회에 걸쳐 증착하여 층간절연막(20)을 형성한 후 도 2d에 도시된 바와 같이 포토레지스터패턴(32)을 이용하여 그 층간절연막(20)을 습식에칭함으로써 컨택홀을 형성하게 된다. 이 컨택홀에 의해 활성층(14)의 소오스 및 드레인 영역과 게이트전극(18)이 노출되게 된다.Subsequently, an insulating material such as SiO 2 is deposited on the entire substrate twice to form an interlayer insulating film 20, and then the interlayer insulating film 20 is formed using the photoresist pattern 32 as shown in FIG. 2D. Wet etching is to form a contact hole. The contact hole exposes the source and drain regions of the active layer 14 and the gate electrode 18.
이어서, 도 2e에 도시된 바와 같이 층간절연막(20) 위에 금속물질을 증착한 후 패터닝함으로써 소오스 및 드레인 전극(22, 24)을 형성하게 된다. 소오스 및 드레인 전극(22, 24) 각각은 층간절연막(20)의 컨택홀을 통해 노출된 활성층(14)의 소오스 및 드레인 영역 각각에 전기적으로 접속되게 된다.Subsequently, as illustrated in FIG. 2E, the source and drain electrodes 22 and 24 are formed by depositing and patterning a metal material on the interlayer insulating layer 20. Each of the source and drain electrodes 22 and 24 is electrically connected to each of the source and drain regions of the active layer 14 exposed through the contact hole of the interlayer insulating layer 20.
도 2f에 도시된 바와 같이 소오스 및 드레인 전극(22, 24)이 형성된 층간절연막(20) 상에 SiO2등의 절연물질을 증착하여 보호막(26)을 형성한 후 패터닝하여 컨택홀을 형성하게 된다. 이 컨택홀에 의해 소오스 및 드레인 전극(22, 24)과 게이트전극(18)의 Mo층(17)이 노출되게 된다. 이어서, 보호막(26) 상에 투명전극물질을 증착한 후 패터닝함으로써 투명전극들(28)을 형성하게 된다. 이 경우, 투명전극들(28) 각각은 컨택홀을 통해 소오스 및 드레인 전극(22, 24)과 게이트전극(18)에 전기적으로 접속되게 된다.As shown in FIG. 2F, an insulating material such as SiO 2 is deposited on the interlayer insulating layer 20 on which the source and drain electrodes 22 and 24 are formed to form a protective layer 26, and then patterned to form a contact hole. . The contact hole exposes the Mo layer 17 of the source and drain electrodes 22 and 24 and the gate electrode 18. Subsequently, the transparent electrodes 28 are formed by depositing and patterning the transparent electrode material on the passivation layer 26. In this case, each of the transparent electrodes 28 is electrically connected to the source and drain electrodes 22 and 24 and the gate electrode 18 through the contact hole.
이와 같이, 종래의 코플래너 구조의 박막트랜지스터에서는 활성층(14)을 레이저빔을 이용하여 2단계에 걸쳐 활성화시킨다. 첫 번째는 도 2a와 같이 투명기판(12) 상에 비정질 실리콘을 도포한 후, 레이저빔을 이용하여 비정질 실리콘을 다결정 실리콘으로 활성화한다. 두 번째는 도 2b 및 도 2c와 같이 다결정 실리콘으로 활성화된 활성층(14) 상에 게이트 절연막(16) 및 게이트 전극(18)이 순차적으로 형성된 후, 다시 레이저빔을 이용하여 활성층(14)을 활성화한다. 이는, 게이트 절연막(16) 및 게이트 전극(18)의 후속공정 시, 활성층(14) 내에 구성된 그레인(grain) 간의 경계조건(boundary)이 파괴되어 비정질화 되는 것을 방지하기 위함이다. 그러나, 두 번째 활성화 단계에 있어서, 게이트 전극(18)이 레이저빔에 직접적으로 노출되게 된다. 이로 인해, 레이저 빔 활성화 에너지가 증가함에 따라 게이트 전극(18)이 손상되게 된다. 또한, 레이저빔에 노출되는 활성층(14)은 레이저 빔 활성화 동안에는 레이저빔의 열에 의해 용융됨과 아울러 레이저 빔 활성화작용이 멈추게 되면 활성층(14)이 급속하게 응고된다. 이로 인해, 활성층(14)이 충분히 활성화되지 않은 상태에서 그대로 응고되어 활성화 효율이 저하되는 문제가 도출된다. 이와 아울러, 게이트 전극(18)의 손상을 줄이기 위해 비교적 낮은 레이저 활성화 에너지를 사용함으로써, 활성화 효율저하가 발생함과 아울러 박막트랜지스터의 소자의 특성이 저하된다.As described above, in the thin film transistor of the conventional coplanar structure, the active layer 14 is activated in two steps using a laser beam. First, after the amorphous silicon is coated on the transparent substrate 12 as shown in FIG. 2A, the amorphous silicon is activated as polycrystalline silicon using a laser beam. Secondly, as shown in FIGS. 2B and 2C, after the gate insulating layer 16 and the gate electrode 18 are sequentially formed on the active layer 14 activated with polycrystalline silicon, the active layer 14 is activated again using a laser beam. do. This is to prevent the boundary condition between the grains formed in the active layer 14 from being broken and being amorphous in a subsequent process of the gate insulating film 16 and the gate electrode 18. However, in the second activation step, the gate electrode 18 is exposed directly to the laser beam. This causes the gate electrode 18 to be damaged as the laser beam activation energy increases. In addition, the active layer 14 exposed to the laser beam is melted by the heat of the laser beam during the laser beam activation, and the active layer 14 solidifies rapidly when the laser beam activation is stopped. This leads to a problem that the active layer 14 is solidified in a state where it is not sufficiently activated and the activation efficiency is lowered. In addition, by using a relatively low laser activation energy to reduce damage to the gate electrode 18, the activation efficiency is lowered and the characteristics of the device of the thin film transistor is reduced.
따라서, 본 발명의 목적은 레이저 활성화 시 게이트 전극의 손상을 최소화함과 아울러 활성화 효율을 높이기 위한 폴리실리콘형 박막트랜지스터의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a polysilicon thin film transistor for minimizing damage to the gate electrode during laser activation and increasing the activation efficiency.
도 1은 종래의 액정표시소자에서 박막트랜지스터 기판의 단면도.1 is a cross-sectional view of a thin film transistor substrate in a conventional liquid crystal display device.
도 2a 내지 도 2f는 도 1에 도시된 박막트랜지스터 기판의 제조방법을 단계적으로 도시한 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate illustrated in FIG. 1.
도 3a 및 도 3c는 본 발명의 실시 예에 따른 박막트랜지스터 기판의 제조방법을 단계적으로 도시한 단면도.3A and 3C are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.
<도면의 주요부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>
10, 40 : 투명기판 12, 42 : 버퍼절연막10, 40: transparent substrate 12, 42: buffer insulating film
14, 44 : 활성층 16, 46 : 게이트절연막14, 44: active layer 16, 46: gate insulating film
18, 48 : 게이트전극 20, 50 : 층간절연막18, 48: gate electrode 20, 50: interlayer insulating film
22 : 소오스전극 24 : 드레인전극22 source electrode 24 drain electrode
26 : 보호막 28 : 투명전극26 protective film 28 transparent electrode
30 : 포토레지스터패턴30: photoresist pattern
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터의 제조방법은 임의의 기판 상에 버퍼절연막을 형성하는 단계와, 상기 버퍼절연막의 상부에 활성층을 형성하는 단계와, 상기 활성층 상에 순차적으로 적층되어진 게이트절연막을 형성하는 단계와, 상기 게이트절연막 상에 금속층으로 이루어진 게이트전극을 형성하는 단계와, 상기 활성층, 게이트절연막, 게이트전극이 적층되어진 버퍼절연막의 상부에 제1 절연막을 덮고 레이저빔을 이용하여 상기 활성층을 활성화하는 단계와, 상기 제1 절연막 상에 제2 절연막을 도포하고 에칭하여 컨택홀을 형성하는 단계와, 상기 컨택홀을 통해 상기 활성층과 전기적으로 접속되는 소오스 및 드레인 전극을 형성하는 단계를 포함한다.In order to achieve the above object, a method of manufacturing a thin film transistor according to the present invention comprises the steps of forming a buffer insulating film on an arbitrary substrate, forming an active layer on top of the buffer insulating film, and sequentially stacked on the active layer Forming a gate insulating film, forming a gate electrode made of a metal layer on the gate insulating film, and covering a first insulating film over the buffer insulating film on which the active layer, the gate insulating film, and the gate electrode are stacked, and using a laser beam. Activating the active layer, applying and etching a second insulating film on the first insulating film to form a contact hole, and forming source and drain electrodes electrically connected to the active layer through the contact hole. Steps.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.
이하, 본 발명의 바람직한 실시 예들을 도 3a 내지 도 3c를 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 3A to 3C.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 액정표시소자에서 폴리실리콘형 박막트랜지스터 기판의 제조방법을 단계적으로 나타낸 것이다.3A through 3C are steps illustrating a method of manufacturing a polysilicon thin film transistor substrate in a liquid crystal display according to an exemplary embodiment of the present invention.
도 3a를 참조하면, 투명기판(40) 위에 버퍼절연막(42)이 형성되고 그 버퍼절연막(42) 위에 활성층(44)이 형성된다. 버퍼절연막(42)은 투명기판(40) 상에 SiO2등의 절연물질을 증착함으로써 형성하게 된다. 활성층(44)은 다결정실리콘으로 이루어진 것으로 버퍼절연막(42) 위에 비정질실리콘을 균일한 두께로 증착한 후 레이저를 이용하여 결정화시켜 다결정실리콘막을 형성한 후 패터닝함으로써 형성하게 된다.Referring to FIG. 3A, a buffer insulating film 42 is formed on the transparent substrate 40, and an active layer 44 is formed on the buffer insulating film 42. The buffer insulating film 42 is formed by depositing an insulating material such as SiO 2 on the transparent substrate 40. The active layer 44 is made of polycrystalline silicon and is formed by depositing amorphous silicon with a uniform thickness on the buffer insulating film 42 and crystallizing by using a laser to form a polycrystalline silicon film and then patterning.
활성층(44)이 형성된 버퍼절연막(42)의 상부에는 도 2b에 도시된 바와 같이게이트절연막(46)과 게이트전극(48)이 형성된다. 버퍼절연막(42) 상에 활성층(44)을 덮도록 SiO2등의 절연물질과 금속물질(여기서, Al계, Mo, Cr)을 증착한 후, 포토레지스터패턴(도시되지 않음)을 이용하여 패터닝함으로써 게이트절연막(46)과 게이트전극(48)을 형성하게 된다. 게이트전극(48)은 다층으로 구성되거나 단층의 금속물질로 형성된다. 이어서, 게이트전극(48)이 형성된 버퍼절연막(42) 상에 제1 절연막(50a)을 도포한다. 그리고, 게이트전극(48)을 마스크로 이용하여 활성층(44)의 노출된 부분에 레이저빔을 조사하여 불순물을 활성화시킴과 아울러 P형 불순물을 활성층(44)에 이온주입 함으로써 소오스 및 드레인영역으로 이용되는 불순물영역을 형성하게 된다. 그런 다음, 도 3c와 같이 제2 절연막(50b)을 제1 절연막(50a) 상에 전면 도포함과 아울러 패터닝함으로써 소오스 및 드레인영역과 게이트 전극(48)간의 층간절연막(50)이 형성된다. 이후 공정은 종래 기술과 동일함으로 여기서는 그 이후 공정에 관한 설명은 생략하기로 한다.A gate insulating film 46 and a gate electrode 48 are formed on the buffer insulating film 42 on which the active layer 44 is formed, as shown in FIG. 2B. After depositing an insulating material such as SiO 2 and a metal material (here, Al-based, Mo, Cr) to cover the active layer 44 on the buffer insulating film 42, patterning using a photoresist pattern (not shown) As a result, the gate insulating film 46 and the gate electrode 48 are formed. The gate electrode 48 is formed of a multilayer or a single layer of metal material. Subsequently, a first insulating film 50a is coated on the buffer insulating film 42 on which the gate electrode 48 is formed. The gate electrode 48 is used as a mask to irradiate a laser beam to an exposed portion of the active layer 44 to activate impurities and to implant P-type impurities into the active layer 44 to serve as source and drain regions. The impurity region to be formed is formed. Then, as shown in FIG. 3C, the interlayer insulating film 50 between the source and drain regions and the gate electrode 48 is formed by coating and patterning the second insulating film 50b on the first insulating film 50a. Since the process is the same as the prior art, the description of the process thereafter will be omitted.
이와 같이, 본 발명의 실시 예에 따른 폴리실리콘형 박막트랜지스터 제조방법에서는 게이트전극(48) 형성 후, 그 상에 2회에 걸쳐 도포되는 층간절연막(50)을 레이저빔의 활성화 공정을 사이에 두고 나누어 도포한다. 즉, 게이트전극(48)이 형성된 후, 그 상에 층간절연막(50)을 1회에 걸쳐 도포한다. 이어서, 레이저빔을 이용하여 활성층(44)을 활성화한 후, 그 상에 층간절연막(50)을 도포한다.As described above, in the method of manufacturing a polysilicon thin film transistor according to the embodiment of the present invention, after the gate electrode 48 is formed, the interlayer insulating film 50 applied twice is placed between the laser beam activation processes. Apply separately. That is, after the gate electrode 48 is formed, the interlayer insulating film 50 is applied thereon once. Subsequently, after activating the active layer 44 using a laser beam, an interlayer insulating film 50 is applied thereon.
상술한 바와 같이, 본 발명의 실시 예에 따른 박막트랜지스터 제조방법에 의하면 게이트전극 상에 2회에 걸쳐 도포되는 층간절연막을 레이저빔의 활성화 공정을 사이에 두고 나누어 도포하여 게이트전극이 레이저빔에 직접 노출되지 않도록 활성화 공정을 함으로써, 게이트전극의 손상을 최소화할 수 있다. 또한, 높은 레이저 활성화 에너지를 이용하여 활성화할 수 있어 활성화 효율을 높일 수 있다. 더 나아가, 높은 활성화 효율로 인해 박막트랜지스터의 소자특성을 개선할 수 있다.As described above, according to the method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention, an interlayer insulating film applied twice on the gate electrode is applied by dividing the interlayer insulating film through the activation process of the laser beam and the gate electrode is directly applied to the laser beam. By performing the activation process so that it is not exposed, damage to the gate electrode can be minimized. In addition, it can be activated using a high laser activation energy can increase the activation efficiency. Furthermore, the device characteristics of the thin film transistor can be improved due to the high activation efficiency.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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| KR0155304B1 (en) * | 1994-12-23 | 1998-10-15 | 정선종 | Poly crystalline thin film transistor and fabrication method thereof |
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| JPH10150199A (en) * | 1996-11-19 | 1998-06-02 | Sharp Corp | Thin film transistor and its manufacture |
| KR100293814B1 (en) * | 1998-06-26 | 2001-11-05 | 박종섭 | Method of forming etch stopper in thin film transistor |
| JP2000332258A (en) * | 1999-03-16 | 2000-11-30 | Sanyo Electric Co Ltd | Manufacture of thin-film transistor |
-
2000
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100935850B1 (en) * | 2002-09-16 | 2010-01-08 | 엘지디스플레이 주식회사 | Apparatus and method for manufacturing of Poly Silicon layer used a Laser Crystallization Process |
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