JPH1195256A - Active matrix substrate - Google Patents

Active matrix substrate

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JPH1195256A
JPH1195256A JP25971997A JP25971997A JPH1195256A JP H1195256 A JPH1195256 A JP H1195256A JP 25971997 A JP25971997 A JP 25971997A JP 25971997 A JP25971997 A JP 25971997A JP H1195256 A JPH1195256 A JP H1195256A
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Tsukasa Shibuya
司 渋谷
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シャープ株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a low cost and high performance TFT(thin film transistor) by enabling elimination of a source wiring forming process. SOLUTION: A metallic film is formed and a gate wiring 7, source wiring 9, a gate electrode, a source electrode, and a drain electrode are formed of a same material simultaneously. The gate wiring 7 is formed to be discontinuous with the source wiring 9 at their interconnecting part, but can be brought into a conductive state by being electrically connected with a bridge wiring via contact holes 8. Moreover, since a gate insulating film is formed between the gate wiring 7 and the source wiring 9, it is possible to keep an insulating state between them.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、アクティブマトリクス型液晶表示装置等に利用されるアクティブマトリクス基板に関し、特に絶縁性基板上に薄膜トランジスタ(TFT)を形成したアクティブマトリクス基板に関するものである。 The present invention relates to relates to an active matrix substrate used in an active matrix type liquid crystal display device or the like, to an active matrix substrate, particularly to form a thin film transistor (TFT) on an insulating substrate.

【0002】 [0002]

【従来の技術】ガラス等の絶縁性基板上にTFTを有する半導体装置としては、これらのTFTを画素スイッチング素子に用いるアクティブマトリクス型液晶表示装置またはイメージセンサー等が知られている。 As a semiconductor device having the TFT of the Related Art insulating substrate such as glass, an active matrix type liquid crystal display device or an image sensor or the like using these TFT in the pixel switching element is known.

【0003】これらの装置に用いられるTFTには、薄膜状のシリコン半導体層として非晶質シリコン半導体(a−Si)または結晶性を有するシリコン半導体(p [0003] TFT used in these devices, amorphous silicon semiconductor as a thin film silicon semiconductor layer (a-Si) or silicon semiconductor having crystallinity (p
−Si)を用いるのが一般的である。 Is generally used -Si).

【0004】a−Siを用いた逆スタガ型TFTはプロセス温度が低く、製造工程も比較的簡単で量産性に富むため、最も一般的に用いられている。 [0004] inverted stagger type TFT using a-Si process temperature is low, since the manufacturing process is rich in relatively simple and mass production, the most commonly used. しかし、導電性等の物性がp−Siに比べて劣っている。 However, the physical properties of the conductive or the like is inferior to p-Si. したがって、より高速特性を得るために、p−SiからなるTFTの製造方法の確立が強く求められている。 Therefore, in order to obtain a higher speed characteristics, establishment of a method of manufacturing a TFT made of p-Si is strongly demanded.

【0005】p−SiからなるTFTでは、より高速特性を得るため、配線にAlまたはAl合金を用いることで配線抵抗を低くすることが望まれる。 [0005] In the TFT made of p-Si, for obtaining a faster characteristics, it is desirable to lower the wiring resistance by using Al or Al alloy wiring. しかしながら、 However,
p−Si薄膜を形成する工程または不純物を活性化する工程で400〜600℃程度の熱処理が必要となるために、a−SiからなるTFTのようにゲート電極が最下層にくる逆スタガ構造とすると配線材料にAlを用いることが困難となる。 The process or impurities to form the p-Si thin film to heat treatment at about 400 to 600 ° C. in the step of activation is required, and the reverse stagger structure in which the gate electrode is at the lowermost layer as a TFT made of a-Si Then it becomes difficult to use Al as a wiring material. このため、p−SiからなるTFT Accordingly, consisting p-Si TFT
においては、トップゲート構造をすることが一般的である。 In, it is common to the top-gate structure. しかし、トップゲート構造のTFTは、工程が増加して複雑になることから工程の削減が望まれる。 However, TFT of the top gate structure, the step reduction process is desired because it is complicated to increase.

【0006】一方、このようなTFTを用いたアクティブマトリクス型液晶表示装置は、プロジェクター等に応用した場合、強い光がTFTに入射することによって半導体層のオフ電流の増加またはしきい値電圧の変動等、 On the other hand, such an active matrix type liquid crystal display device using the TFT, when applied to a projector or the like, variation in the increase or the threshold voltage of the off-current of the semiconductor layer by the strong light enters the TFT etc,
特性の変化または信頼性の低下といった新たな問題を発生させる。 Generating a new problem change or reduction in the reliability characteristics. このため、TFTへの光の入射を防ぐための遮光膜をTFTのチャネルの下層に形成する方法がよく用いられている。 Therefore, a method of forming a light shielding film for preventing light from entering the TFT in the lower layer of the channel of the TFT is often used.

【0007】 [0007]

【発明が解決しようとする課題】前述のようなTFTを用いたアクティブマトリクス型液晶表示装置を製造しようとすれば、遮光膜とゲート配線とソース配線とは別々の工程で形成することとなり、それぞれの材料のデポ工程、フォト工程およびエッチング工程を要するため工程が多くなる。 If THE INVENTION Solved An object of the attempt to manufacture an active matrix liquid crystal display device using a TFT as described above, it will be formed in separate steps and the light shielding film and the gate and source lines, respectively DEPO process of material becomes large step for requiring photo process and an etching process.

【0008】本発明は、以上のような従来の問題点に鑑みなされたものであって、ソース配線形成工程の削減を可能とし、低コストで高性能のTFTを提供することを目的としている。 The present invention has been made in view of the conventional problems described above, it possible to reduce the source line forming step, and its object is to provide a high-performance TFT at low cost.

【0009】 [0009]

【課題を解決するための手段】前述した目的を達成するために、本発明の請求項1記載のアクティブマトリクス基板は、絶縁性基板上に、薄膜トランジスタと、ゲート配線と、ソース配線と、前記薄膜トランジスタの下層に設けられた遮光膜とを有するアクティブマトリクス基板において、前記ゲート配線と前記ソース配線とが同一の材料で形成されるとともに、前記ゲート配線または前記ソース配線が前記ゲート配線と前記ソース配線との交差部で不連続に形成され、前記交差部に前記遮光膜と同一の材料で架橋配線が形成されていることを特徴としている。 In order to achieve the above object, according to the Invention The active matrix substrate according to claim 1 of the present invention, the insulating substrate, a thin film transistor, and the gate wiring, a source line, the thin film transistor in the active matrix substrate and a light shielding film provided in the lower layer, with the gate wiring and the source wiring are formed of the same material, the gate line or the source wiring and the gate wiring and the source wiring a discontinuity formed at the intersection, and wherein the light shielding film of the same material in the cross wiring and the intersection portion.

【0010】請求項2記載のアクティブマトリクス基板は、絶縁性基板上に、薄膜トランジスタと、ゲート配線と、ソース配線とを有するアクティブマトリクス基板において、前記ゲート配線と前記ソース配線とが同一の材料で形成されるとともに、前記ゲート配線または前記ソース配線が前記ゲート配線と前記ソース配線との交差部で不連続に形成され、前記交差部に前記薄膜トランジスタを構成する半導体膜と同一の材料で架橋配線が形成されていることを特徴としている。 [0010] The active matrix substrate according to claim 2, wherein the formation on an insulating substrate, a thin film transistor, and the gate wiring in the active matrix substrate having a source wiring, said gate wiring and the source wiring of the same material together are, the gate line or the source line is discontinuously formed at intersections of the source wiring and the gate wiring, the semiconductor film of the same material in the cross wiring and constituting a thin film transistor in the intersecting portion is formed It is characterized in that it is.

【0011】本発明のアクティブマトリクス基板によれば、ゲート配線とソース配線とが同一の材料で形成されるとともに、ゲート配線またはソース配線がゲート配線とソース配線との交差部で不連続に形成され、前記交差部に遮光膜と同一の材料で架橋配線が形成されていることにより、ゲート配線とソース配線とを同じ工程で同時に形成することができるとともに、遮光膜と架橋配線とを同じ工程で同時に形成することができる。 According to the active matrix substrate of the present invention, together with a gate wiring and the source wiring are formed of the same material, discontinuously formed gate wiring or a source wiring in the intersection of the gate and source lines by crosslinking wires of the same material as the light-shielding film in the intersecting portion is formed, it is possible to simultaneously form the gate and source lines in the same process, the light shielding film and the crosslinked wiring in the same step it can be formed at the same time.

【0012】また、ゲート配線とソース配線とが同一の材料で形成されるとともに、ゲート配線またはソース配線がゲート配線とソース配線との交差部で不連続に形成され、前記交差部に薄膜トランジスタを構成する半導体膜と同一の材料で架橋配線が形成されていることにより、ゲート配線とソース配線とを同じ工程で同時に形成することができるとともに、半導体膜と架橋配線とを同じ工程で同時に形成することができる。 [0012] Further, the gate wiring and the source wiring are formed of the same material, the gate wiring or a source wiring are discontinuously formed at the intersection between the gate and source lines, constituting a thin film transistor in the intersecting portion by crosslinking the wiring in the semiconductor film of the same material are formed to be, it is possible to simultaneously form the gate and source lines in the same step, to simultaneously form the semiconductor film and the crosslinked wiring in the same step can.

【0013】 [0013]

【発明の実施の形態】図1乃至図6を用いて、本発明の実施の形態について説明する。 With reference to FIGS PREFERRED EMBODIMENT will be described embodiments of the present invention.

【0014】(実施の形態1)図1はTFTの断面を示す工程図、図2は図1に係わるゲート配線とソース配線との交差部の断面を示す工程図、図3は図1に係わるゲート配線とソース配線との交差部を示す平面図である。 [0014] (Embodiment 1) FIG. 1 is a process diagram showing a cross-section of the TFT, FIG. 2 is a process diagram showing a cross-section of the intersection between the gate and source lines according to FIG. 1, FIG. 3 according to FIG. 1 is a plan view showing an intersection of the gate and source lines.

【0015】図1(a)および図2(a)に示すように、例えば外形サイズが300mm×300mm程度のガラスからなる絶縁性基板1の表面を洗浄した後、例えばTa等の金属薄膜をスパッタリング法を用いて厚さ1 [0015] As shown in FIGS. 1 (a) and 2 (a), for example, after the external size is washed an insulating surface of a substrate 1 made of glass of about 300 mm × 300 mm, for example, sputtering a metal thin film such as Ta thickness using the law 1
00nm程度に堆積させ、フォトリソグラフィー、エッチングの工程を行って、金属薄膜を所定の遮光膜2の形状に加工する。 Deposited approximately nm, photolithography, and etching processes, processing the metal thin film in the shape of a predetermined light-shielding film 2. 遮光膜2は、図1(a)に示すように本来の目的であるTFTの下層部となる部分のみに形成するのではなく、図2(a)に示すようにゲート配線とソース配線との交差部となる部分にも形成して架橋配線3 The light shielding film 2, FIGS. 1 (a) rather than forming only the lower layer portion to become part of the original objective is TFT as shown, between the gate and source lines as shown in FIG. 2 (a) cross wires also formed on the portion to be the intersection 3
とする。 To.

【0016】次に、絶縁性薄膜4として酸化シリコン膜(SiO 2 )または窒化シリコン膜(SiN)を化学的気相成長法(CVD法)またはスパッタリング法を用いて厚さ100〜500nm程度に堆積させる。 Next, a silicon oxide film (SiO 2) as the insulating thin film 4 or a silicon nitride film (SiN) chemical vapor deposition (CVD) or deposited in a thickness of about 100~500nm by sputtering make. そして、 And,
絶縁性薄膜4上に半導体膜としてa−Si5をCVD法を用いて厚さ50〜100nm程度に堆積させ、フォトリソグラフィー、エッチングの工程を行ってa−Si5 The a-Si5 is deposited thickness of about 50~100nm by CVD as a semiconductor film on an insulating film 4, a-Si5 go photolithography, an etching process
を所定の形状に形成し、周知の技術を用いてa−Si5 Was formed in a predetermined shape, a-Si5 using known techniques
を結晶化する。 To crystallize.

【0017】次に、図1(b)および図2(b)に示すように、ゲート絶縁膜6を堆積させ、フォトリソグラフィー、エッチングの工程を行って所定の形状に形成する。 Next, as shown in FIG. 1 (b) and 2 (b), depositing a gate insulating film 6, photolithography and by etching process forming into a predetermined shape. このとき、図2(b)に示すように、ゲート絶縁膜6にゲート配線7と架橋配線3とを接続するためのコンタクトホール8を形成する。 At this time, as shown in FIG. 2 (b), to form a contact hole 8 for connecting with the gate insulating film 6 and the gate wiring 7 and the crosslinked wire 3. そして、周知の技術を用いてa−Si5に不純物イオンの注入を行い、レーザー光等によって活性化させる。 Then, a implantation of impurity ions in a-Si5 using known techniques, activated by a laser beam or the like.

【0018】さらに、図2(b)に示すように、ゲート配線7と架橋配線3とを接続するためのコンタクトホール8を絶縁膜薄膜4に形成する。 Furthermore, as shown in FIG. 2 (b), to form a contact hole 8 for connecting the gate wiring 7 and the bridge wire 3 in the insulating film thin film 4. そして、金属膜を形成してゲート配線7およびソース配線9、並びに図1 Then, the gate wiring 7 and the source wiring 9 by forming a metal film, and FIG. 1
(b)に示すゲート電極10、ソース電極11およびドレイン電極12を同じ材料で同時に形成する。 Gate electrode 10 shown in (b), to form simultaneously a source electrode 11 and drain electrode 12 of the same material.

【0019】図2(b)および図3に示すように、ゲート配線7はソース配線9との交差部で不連続に形成しているが、コンタクトホール8を介して架橋配線3と電気的に接続することで導通状態とすることができる。 As shown in FIG. 2 (b) and FIG. 3, the gate wiring 7 is discontinuously formed at the intersection of the source line 9, crosslinked wiring through a contact hole 8 3 and electrically it can be a conductive state by connecting. また、ゲート配線7とソース配線9とは、その間にゲート絶縁膜6を形成しているため絶縁状態を保つことができる。 Further, the gate wiring 7 and the source line 9, it is possible to maintain insulation state for forming the gate insulating film 6 therebetween. 本実施の形態においてはゲート配線7を不連続としたが、ソース配線9を不連続としてもかまわない。 In this embodiment although the gate wiring 7 and discontinuous, may be as a discontinuous source line 9.

【0020】その後、図1(c)および図2(c)に示すように、周知の技術を用いて層間絶縁膜13を形成し、図1(c)に示すようにコンタクトホール14および画素電極15を形成する。 [0020] Thereafter, as shown in FIG. 1 (c) and FIG. 2 (c), an interlayer insulating film 13 using known techniques, contact holes 14 and the pixel electrode as shown in FIG. 1 (c) 15 to form a.

【0021】(実施の形態2)図4は他のTFTの断面を示す工程図、図5は図4に係わるゲート配線とソース配線との交差部の断面を示す工程図、図6は図4に係わるゲート配線とソース配線との交差部を示す平面図である。 [0021] (Embodiment 2) FIG. 4 is a process view showing a section of another TFT, FIG. 5 is a process diagram showing a cross-section of the intersection between the gate and source lines according to FIG. 4, FIG. 6 4 is a plan view showing an intersection of the gate and source lines related to.

【0022】図4(a)および図5(a)に示すように、例えば外形サイズが300mm×300mm程度のガラスからなる絶縁性基板1の表面を洗浄した後、絶縁性薄膜4としてSiO 2またはSiNをCVD法またはスパッタリング法を用いて厚さ100〜500nm程度に堆積させる。 As shown in FIG. 4 (a) and FIG. 5 (a), the example after the external size is washed an insulating surface of a substrate 1 made of glass of about 300mm × 300mm, SiO 2 or the insulating thin film 4 the SiN by a CVD method or a sputtering method to deposit a thickness of about 100 to 500 nm.

【0023】そして、絶縁性薄膜4上に半導体膜としてa−Si5をCVD法を用いて厚さ50〜100nm程度に堆積させ、フォトリソグラフィー、エッチングの工程を行ってa−Si5を所定の形状に形成し、周知の技術を用いてa−Si5を結晶化する。 [0023] Then, the a-Si5 is deposited thickness of about 50~100nm by CVD as a semiconductor film on the insulating thin film 4, photolithography, and etching steps of a-Si5 into a predetermined shape formed to crystallize the a-Si5 using well known techniques. a−Si5は、図4(a)に示すように本来の目的であるTFT領域のみに形成するのではなく、図5(a)に示すようにゲート配線とソース配線との交差部となる部分にも形成して架橋配線3とする。 a-Si5 is not formed only in the TFT area, which is the original purpose, as shown in FIG. 4 (a), the portion to be the intersection of the gate and source lines as shown in FIG. 5 (a) also formed to the bridge wire 3.

【0024】次に、図4(b)および図5(b)に示すように、ゲート絶縁膜6を堆積させ、フォトリソグラフィー、エッチングの工程を行って所定の形状に形成する。 Next, as shown in FIG. 4 (b) and 5 (b), depositing a gate insulating film 6, photolithography, is formed into a predetermined shape by performing a process of etching. このとき、ゲート絶縁膜6にゲート配線7と架橋配線3とを接続するためのコンタクトホール8を形成する。 At this time, a contact hole 8 for connecting the gate wiring 7 and the bridge wire 3 in the gate insulating film 6.

【0025】そして、周知の技術を用いてa−Si5に不純物イオンの注入を行い、レーザー光等によって活性化させる。 [0025] Then, a implantation of impurity ions in a-Si5 using known techniques, activated by a laser beam or the like. このとき、架橋配線3を構成するa−Siにも不純物イオンの注入を行い、レーザー光等によって活性化させる。 At this time, perform implantation of impurity ions in a-Si constituting the crosslinked wire 3, it is activated by a laser beam or the like.

【0026】さらに、金属膜を形成してゲート配線7およびソース配線9、並びにゲート電極10、ソース電極11およびドレイン電極12を同じ材料で同時に形成する。 Furthermore, by forming a metal film gate wiring 7 and the source wiring 9, and the gate electrode 10, are formed at the same time a source electrode 11 and drain electrode 12 of the same material.

【0027】図5(b)および図6に示すように、ゲート配線7はソース配線9との交差部で不連続に形成しているが、コンタクトホール8を介して架橋配線3と電気的に接続することで導通状態とすることができる。 As shown in FIG. 5 (b) and 6, the gate lines 7 are discontinuously formed at the intersection of the source line 9, crosslinked wiring through a contact hole 8 3 and electrically it can be a conductive state by connecting. また、ゲート配線7とソース配線9とは、その間にゲート絶縁膜6を形成しているため絶縁状態を保つことができる。 Further, the gate wiring 7 and the source line 9, it is possible to maintain insulation state for forming the gate insulating film 6 therebetween. 本実施の形態においてはゲート配線7を不連続としたが、ソース配線9を不連続としてもかまわない。 In this embodiment although the gate wiring 7 and discontinuous, may be as a discontinuous source line 9.

【0028】その後、図4(c)および図5(c)に示すように、周知の技術を用いて層間絶縁膜13を形成し、図4(c)に示すようにコンタクトホール14および画素電極15を形成する。 Thereafter, as shown in FIG. 4 (c) and FIG. 5 (c), the formed interlayer insulating film 13 using known techniques, contact holes 14 and the pixel electrode as shown in FIG. 4 (c) 15 to form a.

【0029】 [0029]

【発明の効果】以上の説明のように、本発明のアクティブマトリクス基板によれば、ゲート配線とソース配線とが同一の材料で形成されるとともに、ゲート配線またはソース配線がゲート配線とソース配線との交差部で不連続に形成され、前記交差部に遮光膜と同一の材料で架橋配線が形成されていることにより、ゲート配線とソース配線とを同じ工程で同時に形成することができるとともに、遮光膜と架橋配線とを同じ工程で同時に形成することができるため、製造工程を簡略化して低コストでアクティブマトリクス基板を得ることができる。 As the above description, according to the active matrix substrate of the present invention, together with a gate wiring and the source wiring are formed of the same material, the gate wiring or a source wiring and a gate wiring and a source wiring a discontinuity formed at the intersection, by the same material in the cross wiring and the light-shielding film in the intersecting portion is formed, it is possible to simultaneously form the gate and source lines in the same step, the light-shielding it is possible to simultaneously form a film and crosslinking the wiring in the same process, it is possible to obtain an active matrix substrate to simplify the manufacturing process at low cost.

【0030】また、ゲート配線とソース配線とが同一の材料で形成されるとともに、ゲート配線またはソース配線がゲート配線とソース配線との交差部で不連続に形成され、前記交差部に薄膜トランジスタを構成する半導体膜と同一の材料で架橋配線が形成されていることにより、ゲート配線とソース配線とを同じ工程で同時に形成することができるとともに、半導体膜と架橋配線とを同じ工程で同時に形成することができるため、製造工程を簡略化して低コストでアクティブマトリクス基板を得ることができる。 Further, with the gate and source lines are formed of the same material, the gate wiring or a source wiring are formed discontinuously at the intersection between the gate and source lines, constituting a thin film transistor in the intersecting portion by crosslinking the wiring in the semiconductor film of the same material are formed to be, it is possible to simultaneously form the gate and source lines in the same step, to simultaneously form the semiconductor film and the crosslinked wiring in the same step since it is, it is possible to obtain an active matrix substrate to simplify the manufacturing process at low cost.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】(a)〜(c)はTFTの断面を示す工程図である。 [1] (a) ~ (c) are process diagrams showing a cross section of a TFT.

【図2】(a)〜(c)は図1に係わるゲート配線とソース配線との交差部の断面を示す工程図である。 Figure 2 (a) ~ (c) are process diagrams showing a cross section of the intersections of the gate and source lines according to Figure 1.

【図3】図1に係わるゲート配線とソース配線との交差部を示す平面図である。 3 is a plan view showing an intersection of the gate and source lines according to Figure 1.

【図4】(a)〜(c)は他のTFTの断面を示す工程図である。 [4] (a) ~ (c) are process diagrams showing a cross section of another of the TFT.

【図5】(a)〜(c)は図4に係わるゲート配線とソース配線との交差部の断面を示す工程図である。 [5] (a) ~ (c) are process diagrams showing a cross section of the intersections of the gate and source lines according to Figure 4.

【図6】図4に係わるゲート配線とソース配線との交差部を示す平面図である。 6 is a plan view showing an intersection of the gate and source lines according to Figure 4.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 絶縁性基板 2 遮光膜 3 架橋配線 4 絶縁性薄膜 5 a−Si 6 ゲート絶縁膜 7 ゲート配線 8 コンタクトホール 9 ソース配線 10 ゲート電極 11 ソース電極 12 ドレイン電極 13 層間絶縁膜 14 コンタクトホール 15 画素電極 1 insulating substrate 2 light-shielding film 3 cross wiring 4 insulating film 5 a-Si 6 gate insulating film 7 gate wiring 8 contact hole 9 source line 10 gate electrode 11 source electrode 12 drain electrode 13 interlayer insulating film 14 contact hole 15 pixel electrode

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁性基板上に、薄膜トランジスタと、 To 1. A insulating substrate, a thin film transistor,
    ゲート配線と、ソース配線と、前記薄膜トランジスタの下層に設けられた遮光膜とを有するアクティブマトリクス基板において、 前記ゲート配線と前記ソース配線とが同一の材料で形成されるとともに、前記ゲート配線または前記ソース配線が前記ゲート配線と前記ソース配線との交差部で不連続に形成され、前記交差部に前記遮光膜と同一の材料で架橋配線が形成されていることを特徴とするアクティブマトリクス基板。 And the gate wiring, a source line, the active matrix substrate and a light shielding film provided on the lower layer of the thin film transistor, with the gate wiring and the source wiring are formed of the same material, the gate line or the source the active matrix substrate on which a wiring is formed to be discontinuous at the intersections of the source lines and the gate lines, wherein the light-shielding film of the same material in the cross wiring and the intersection portion.
  2. 【請求項2】 絶縁性基板上に、薄膜トランジスタと、 To 2. A insulating substrate, a thin film transistor,
    ゲート配線と、ソース配線とを有するアクティブマトリクス基板において、 前記ゲート配線と前記ソース配線とが同一の材料で形成されるとともに、前記ゲート配線または前記ソース配線が前記ゲート配線と前記ソース配線との交差部で不連続に形成され、前記交差部に前記薄膜トランジスタを構成する半導体膜と同一の材料で架橋配線が形成されていることを特徴とするアクティブマトリクス基板。 Intersection of the gate line, the active matrix substrate having a source wiring, with the gate wiring and the source wiring are formed of the same material, the gate line or the source line the gate line and the source line discontinuously formed in part, the active matrix substrate, wherein a cross wiring in the semiconductor film of the same material constituting the thin film transistor in the intersecting portion.
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