JPH10209452A - Thin film transistor and its manufacture - Google Patents
Thin film transistor and its manufactureInfo
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- JPH10209452A JPH10209452A JP9006816A JP681697A JPH10209452A JP H10209452 A JPH10209452 A JP H10209452A JP 9006816 A JP9006816 A JP 9006816A JP 681697 A JP681697 A JP 681697A JP H10209452 A JPH10209452 A JP H10209452A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶ディスプレイ
のスイッチング素子等として用いられる薄膜トランジス
タ素子に関し、特に、トランジスタ特性の向上及び製造
工程の短縮化を図ったものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor used as a switching element of a liquid crystal display, and more particularly to a thin film transistor having improved transistor characteristics and a shortened manufacturing process.
【０００２】[0002]
【従来の技術】アクティブマトリクス駆動方式の液晶デ
ィスプレイ（ＬＣＤ）では、周知のとおり、パネルを構
成する２枚の透明絶縁基板のうち、一方の基板上にＩＴ
Ｏ（酸化インジウム）等の共通電極が形成されており、
他方の基板上には、ＩＴＯ等の透明電極とスイッチング
素子とを含んだドット（画素）が、マトリクス状の信号
線の各交差点に形成されている。スイッチング素子とし
ては薄膜トランジスタ（ＴＦＴ）素子が広く用いられて
おり、そのゲート電極が信号線に接続され、そのソース
電極，ドレイン電極も信号線，透明電極と接続されてい
る。2. Description of the Related Art In a liquid crystal display (LCD) of an active matrix drive system, as is well known, one of two transparent insulating substrates constituting a panel is provided with an IT.
A common electrode such as O (indium oxide) is formed,
On the other substrate, dots (pixels) including a transparent electrode such as ITO and a switching element are formed at each intersection of matrix signal lines. As a switching element, a thin film transistor (TFT) element is widely used, a gate electrode thereof is connected to a signal line, and a source electrode and a drain electrode thereof are also connected to a signal line and a transparent electrode.
【０００３】従来、こうしたＬＣＤパネルのアレイ製造
工程では、信号線とＴＦＴのゲート電極とを別々にパタ
ーニングして形成していた。また、特にａ−Ｓｉ（アモ
ルファスシリコン）やｐーＳｉ（ポリシリコン）等の薄
膜半導体よりも上側にゲート電極を形成するトップゲー
ト構造とする場合には、薄膜半導体の表面の粗さがＴＦ
Ｔのトランジスタ特性を悪化させることを防ぐために、
薄膜半導体表面を平滑化する処理を行ってからゲート電
極を形成していた。Conventionally, in such an LCD panel array manufacturing process, signal lines and gate electrodes of TFTs have been separately patterned and formed. In particular, in the case of a top gate structure in which a gate electrode is formed above a thin film semiconductor such as a-Si (amorphous silicon) or p-Si (polysilicon), the surface roughness of the thin film semiconductor is TF
To prevent the transistor characteristics of T from deteriorating,
The gate electrode is formed after performing a process for smoothing the surface of the thin film semiconductor.
【０００４】[0004]
【発明が解決しようとする課題】このように信号線とゲ
ート電極とを別々に形成することには、次のような不都
合があった。 （１）製造工程が多くなる。 （２）信号線とゲート電極とを位置合わせのマージンを
見込んで大きめに設計しなければならないので、回路が
大型化してしまうことにより、個々の画素の開口率の低
下を招いたり高画素化の妨げになったりする。 （３）マージンを越えたパターニングずれがあった場
合、ゲート電極とソース・ドレイン電極との間の寄生容
量が変動してしまうので、回路動作上の不具合の発生に
つながる。 また、薄膜半導体表面を平滑化する処理を行わなければ
ならないことにも、やはり製造工程が多くなるという不
都合があった。Forming the signal line and the gate electrode separately has the following inconveniences. (1) The number of manufacturing steps increases. (2) Since the signal line and the gate electrode must be designed to be large in view of a margin for alignment, the circuit becomes large, which causes a decrease in the aperture ratio of each pixel or an increase in the number of pixels. Or hinder it. (3) If there is a patterning deviation exceeding the margin, the parasitic capacitance between the gate electrode and the source / drain electrode fluctuates, which leads to a malfunction in circuit operation. In addition, the need to perform a process for smoothing the surface of the thin film semiconductor also has the disadvantage of increasing the number of manufacturing steps.
【０００５】本発明は上述の点に鑑みてなされたもの
で、トランジスタ特性を向上させることができるととも
に、これらの不都合を解消することのできるＴＦＴと、
そうしたＴＦＴの製造方法とを提供しようとするもので
ある。[0005] The present invention has been made in view of the above points, and a TFT capable of improving the transistor characteristics and eliminating these disadvantages, and
It is intended to provide a method of manufacturing such a TFT.
【０００６】[0006]
【課題を解決するための手段】本発明に係る薄膜トラン
ジスタは、基板上に第１のゲート電極が形成され、この
第１のゲート電極の上側に薄膜半導体が形成され、この
薄膜半導体の上方に第２のゲート電極が形成されている
ことを特徴としている。In a thin film transistor according to the present invention, a first gate electrode is formed on a substrate, a thin film semiconductor is formed above the first gate electrode, and a thin film semiconductor is formed above the thin film semiconductor. It is characterized in that two gate electrodes are formed.
【０００７】この薄膜トランジスタによれば、ゲート電
極として、第１のゲート電極（ボトムゲート電極）だけ
でなく第２のゲート電極（トップゲート電極）が存在し
ている。従って、１つのゲート電極のみが存在する場合
と比較して、ソース電極・ドレイン電極間の電流レベル
が大幅に増加する。即ち、トランジスタ特性は従来のも
のよりも大幅に向上する。According to this thin film transistor, not only the first gate electrode (bottom gate electrode) but also the second gate electrode (top gate electrode) exists as the gate electrode. Therefore, the current level between the source electrode and the drain electrode is greatly increased as compared with the case where only one gate electrode is present. That is, the transistor characteristics are significantly improved as compared with the conventional one.
【０００８】またその結果、従来トップゲート電極を形
成する際に行っていたような薄膜半導体表面の平滑化処
理を省略してもトランジスタ特性が十分に高く維持され
るので、製造工程の短縮化が可能になる。As a result, the transistor characteristics can be maintained sufficiently high even if the smoothing treatment of the thin film semiconductor surface, which is conventionally performed when forming the top gate electrode, is omitted, so that the manufacturing process can be shortened. Will be possible.
【０００９】次に、本発明に係る薄膜トランジスタの製
造方法は、基板上に、薄膜トランジスタに接続する信号
線として用いる材料を成膜し、この材料を、信号線の形
状にパターニングすると同時にゲート電極の形状にパタ
ーニングすることを特徴としている。Next, in the method of manufacturing a thin film transistor according to the present invention, a material to be used as a signal line connected to the thin film transistor is formed on a substrate, and this material is patterned into a shape of the signal line and at the same time a shape of a gate electrode is formed. It is characterized by patterning.
【００１０】この製造方法によれば、信号線の形成と同
時にゲート電極が形成されるので、製造工程が短縮化さ
れる。従って、例えば上記のように第１のゲート電極及
び第２のゲート電極を有する薄膜トランジスタと当該薄
膜トランジスタに接続する信号線とを製造する際にこの
製造方法を適用すれば、第１のゲート電極と第２のゲー
ト電極とのいずれか一方が信号線と同時に形成されるの
で、こうした薄膜トランジスタを、１つのゲート電極の
みが存在する薄膜トランジスタを製造する場合よりも工
程を増やすことなく製造することができるようになる。According to this manufacturing method, since the gate electrode is formed simultaneously with the formation of the signal line, the manufacturing process is shortened. Therefore, if this manufacturing method is applied, for example, when manufacturing a thin film transistor having the first gate electrode and the second gate electrode as described above and a signal line connected to the thin film transistor, the first gate electrode and the second Since either one of the two gate electrodes is formed at the same time as the signal line, such a thin film transistor can be manufactured without increasing the number of steps as compared with a case where a thin film transistor having only one gate electrode is manufactured. Become.
【００１１】また、この製造方法によれば、ゲート電極
と信号線とを従来のように位置合わせのマージンを見込
んで設計する必要がなくなり、これらを最低限必要な大
きさに設計することができるので、回路を小型化できる
ようになる。また、ゲート電極と信号線との間に従来の
ようなパターニングずれが起きなくなるので、回路動作
上の不具合の発生が減少する。Further, according to this manufacturing method, it is not necessary to design the gate electrode and the signal line in consideration of the alignment margin as in the conventional case, and it is possible to design them to the minimum required size. Therefore, the circuit can be downsized. Further, since the conventional patterning deviation between the gate electrode and the signal line does not occur, the occurrence of troubles in circuit operation is reduced.
【００１２】[0012]
【発明の実施の形態】以下、添付図面を参照して本発明
の実施例を詳細に説明する。図１〜図４は、本発明をＬ
ＣＤパネルに適用した場合のアレイ製造工程の一例を処
理の順に示すものである。これらの図において、Ａ，Ｂ
はそれぞれ画素が形成される透明絶縁基板を互いに直交
する方向からみた断面図である。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 to FIG.
An example of an array manufacturing process when applied to a CD panel is shown in the order of processing. In these figures, A, B
3 is a cross-sectional view of a transparent insulating substrate on which pixels are formed, as viewed from directions orthogonal to each other.
【００１３】［図１までの処理］最初に、ガラス基板等
の透明絶縁基板ｌ上に、Ｍｏ（モリブデン），Ｔａ（タ
ンタル），Ａｌ（アルミニウム），Ｗ（タングステン）
等のような金属か、ＭｏーＴａ，ＡｌーＳｉのような合
金か、または不純物をドーピングしたＳｉ（シリコン）
を成膜し、それをゲート電極（ボトムゲート電極）２の
形状にパターニングする。尚、基板ｌ表面の不純物によ
るゲート電極２の汚染を防止するために、ＳｉＯ2 また
はＳｉＮｘ等の絶縁層を基板ｌ上に成膜し、その絶縁層
の上にゲート電極２を形成するようにしてもよい。続い
て、ＳｉＯ2 またはＳｉＮｘ等のゲート絶縁膜３を成膜
する。[Process up to FIG. 1] First, Mo (molybdenum), Ta (tantalum), Al (aluminum), W (tungsten) are placed on a transparent insulating substrate 1 such as a glass substrate.
Metal, such as Mo-Ta, Al-Si, or an impurity-doped Si (silicon)
And patterning it into the shape of the gate electrode (bottom gate electrode) 2. In order to prevent contamination of the gate electrode 2 by impurities on the surface of the substrate 1, an insulating layer such as SiO 2 or SiNx is formed on the substrate 1, and the gate electrode 2 is formed on the insulating layer. You may. Subsequently, a gate insulating film 3 such as SiO 2 or SiNx is formed.
【００１４】［図２までの処理］ＴＦＴの活性層として
働く薄膜半導体を、プラズマＣＶＤ（Chemical Vapor D
eposition ）または減圧ＣＶＤにより成膜する。薄膜半
導体の種類にはａ−Ｓｉ，ｐ−Ｓｉ，ＳｉーＧｅ等があ
るが、ここでは一例として、プラズマＣＶＤを５００℃
以下の温度で施して厚さ５０ｎｍのａ−Ｓｉを成膜す
る。ａ−Ｓｉには水素が含まれているので、４００℃の
温度で一時間熱アニールを施すことにより水素抜きを行
い、更に、レーザーアニールを施すことによりａ−Ｓｉ
を結晶化する。そして、この薄膜半導体を画素の回路に
とって必要な形状の薄膜半導体４にパターニングする。[Process up to FIG. 2] A thin film semiconductor acting as an active layer of a TFT is formed by plasma CVD (Chemical Vapor D).
eposition) or by low pressure CVD. Examples of the type of the thin film semiconductor include a-Si, p-Si, and Si-Ge. Here, as an example, plasma CVD is performed at 500 ° C.
An a-Si film having a thickness of 50 nm is formed at the following temperature. Since a-Si contains hydrogen, hydrogen annealing is performed by performing thermal annealing at a temperature of 400 ° C. for one hour, and then a-Si is performed by performing laser annealing.
Is crystallized. Then, the thin film semiconductor is patterned into a thin film semiconductor 4 having a shape required for a pixel circuit.
【００１５】続いて、薄膜半導体４のパッシベーション
の役割と、これから薄膜半導体４の上側に形成するゲー
ト電極（トップゲート電極）用のゲート絶縁膜の役割と
を合わせ持つ絶縁膜を、単層または積層構造で成膜す
る。ここでは一例として、厚さ１００ｎｍのＳｉＯ2 と
厚さ１００ｎｍのＳｉＮｘ６から成るＳｉＯ2 ／ＳｉＮ
ｘ５を成膜する。Subsequently, an insulating film having both a role of passivation of the thin film semiconductor 4 and a role of a gate insulating film for a gate electrode (top gate electrode) to be formed on the thin film semiconductor 4 from now on is formed by a single layer or a stacked layer. The film is formed with the structure. Here, as an example, SiO 2 / SiN made of 100 nm thick SiO 2 and 100 nm thick SiNx6
x5 is formed.
【００１６】続いて、ＳｉＯ2 ／ＳｉＮｘ５を、薄膜半
導体４のうちソース電極，ドレイン電極に対応する個所
の真上の部分のみエッチングする。そして、イオンドー
ピング装置で薄膜半導体４の当該個所にイオンを照射す
ることにより、当該個所に不純物を添加する。その際、
ｎチャネルのＴＦＴの場合にはＰ，Ａｓ等のｎ型不純物
を添加し、他方ｐチャネルのＴＦＴの場合にはＢ等のｐ
型不純物を添加する。尚、可能であれば、ＳｉＮｘ６の
膜厚を幾分薄くしただけの状態か、あるいはそのままの
膜厚の状態で、イオンを照射するようにしてもよい。ま
た別の例として、イオン注入装置を用いて質量分析した
イオンを照射することにより不純物を添加するようにし
てもよい。そして、レーザーアニールを施すことにより
この不純物を活性化する。Subsequently, the SiO 2 / SiNx 5 is etched only in a portion of the thin film semiconductor 4 just above a portion corresponding to the source electrode and the drain electrode. Then, by irradiating the portion of the thin film semiconductor 4 with ions using an ion doping apparatus, an impurity is added to the portion. that time,
In the case of an n-channel TFT, an n-type impurity such as P or As is added.
Add mold impurities. If possible, the ion irradiation may be performed in a state where the film thickness of SiNx6 is slightly reduced, or in a state where the film thickness is unchanged. As another example, impurities may be added by irradiating ions subjected to mass spectrometry using an ion implantation apparatus. Then, this impurity is activated by performing laser annealing.
【００１７】続いて、ソース電極及びドレイン電極のパ
ッシベーションの役割を果たす絶縁膜として、一例とし
て厚さ１００ｎｍのＳｉＮｘ６と厚さ１００ｎｍのＳｉ
Ｏ2７を成膜する。そして、絶縁膜７及びＳｉＮｘ６の
うち、不純物を添加した薄膜半導体４の個所の真上の部
分に、ソース電極，ドレイン電極用のコンタクトホール
ｃ１，ｃ２をあける。また、ＳｉＯ2 ７，ＳｉＮｘ６及
びゲート絶縁膜３のうち、ゲート電極２の真上の所定個
所にも、コンタクトホールｃ３をあける。Subsequently, as an insulating film which plays a role of passivation of the source electrode and the drain electrode, for example, SiNx6 having a thickness of 100 nm and SiNx having a thickness of 100 nm are used.
The O 2 7 is formed. Then, in the insulating film 7 and the SiNx 6, contact holes c1 and c2 for the source electrode and the drain electrode are formed in a portion right above the portion of the thin film semiconductor 4 to which the impurity is added. In addition, a contact hole c3 is also formed at a predetermined position directly above the gate electrode 2 in the SiO 2 7, SiNx 6, and the gate insulating film 3.
【００１８】［図３までの処理］信号線となるＡｌ，Ｗ
等の金属を成膜する。そしてこの金属膜を、信号線８の
配線形状にパターニングすると同時に、ボトムゲート電
極２の上方においてもゲート電極（トップゲート電極）
９の形状にパターニングする。すると、コンタクトホー
ルｃ３にもこの金属が入り込んだままになるので、コン
タクトホールｃ３を介してボトムゲート電極２に接続さ
れたトップゲート電極９が、信号線８と同時に形成され
る。[Process up to FIG. 3] Al, W to be signal lines
And the like. The metal film is patterned into the wiring shape of the signal line 8 and, at the same time, the gate electrode (top gate electrode) is also formed above the bottom gate electrode 2.
9 is patterned. Then, since this metal remains in the contact hole c3, the top gate electrode 9 connected to the bottom gate electrode 2 via the contact hole c3 is formed simultaneously with the signal line 8.
【００１９】［図４までの処理］信号線８及びゲート電
極９を保護するための絶縁膜を、単層または積層構造で
成膜する。ここでは一例として、厚さ１００ｎｍのＳｉ
Ｏ2 膜１０と厚さ２μｍの有機膜１１とを順に成膜す
る。[Process up to FIG. 4] An insulating film for protecting the signal line 8 and the gate electrode 9 is formed in a single layer or a laminated structure. Here, as an example, 100 nm thick Si
An O 2 film 10 and an organic film 11 having a thickness of 2 μm are sequentially formed.
【００２０】続いて、有機膜１１及びＳｉＯ2 膜１０の
うち、コンタクトホールｃ３の真上の部分に、薄膜半導
体４と透明電極とを接続するためのコンタクトホールｃ
４をあける。続いて、透明電極となるＩＴＯ（酸化イン
ジウム）を成膜する。そして、このＩＴＯ膜を透明電極
１２の形状にパターニングする。これにより、画素のＴ
ＦＴ，信号線及び透明電極が完成する。Subsequently, in the organic film 11 and the SiO 2 film 10, a contact hole c for connecting the thin-film semiconductor 4 and the transparent electrode is provided directly above the contact hole c 3.
Open 4. Subsequently, ITO (indium oxide) to be a transparent electrode is formed. Then, this ITO film is patterned into the shape of the transparent electrode 12. As a result, the T
The FT, the signal line, and the transparent electrode are completed.
【００２１】以上のようにして完成したＴＦＴでは、薄
膜半導体４の下側にボトムゲート電極２が存在するとと
もに、ボトムゲート電極２に接続されたトップゲート電
極９が薄膜半導体４の上側に存在している。従って、信
号線８からボトムゲート電極２に電圧が印加されるとき
には、トップゲート電極９にもその電圧が印加されるの
で、ソース電極・ドレイン電極間の電流レベルが、ボト
ムゲート電極またはトップゲート電極のいずれか一方の
みを形成した場合よりも大幅に増加する。In the TFT completed as described above, the bottom gate electrode 2 exists below the thin film semiconductor 4 and the top gate electrode 9 connected to the bottom gate electrode 2 exists above the thin film semiconductor 4. ing. Therefore, when a voltage is applied from the signal line 8 to the bottom gate electrode 2, the voltage is also applied to the top gate electrode 9, so that the current level between the source electrode and the drain electrode becomes lower than the bottom gate electrode or the top gate electrode. Is significantly increased as compared with the case where only one of them is formed.
【００２２】このように、このＴＦＴのトランジスタ特
性は従来のものよりも大幅に向上している。従って、従
来トップゲート電極を形成する際に行っていたような表
面平滑化処理を薄膜半導体４に対して行わなくても、Ｔ
ＦＴのトランジスタ特性を十分に高く維持することが可
能となる。これにより、製造工程の短縮化が可能にな
る。As described above, the transistor characteristics of this TFT are greatly improved as compared with the conventional one. Therefore, even if the surface smoothing treatment which is conventionally performed when forming the top gate electrode is not performed on the thin film semiconductor 4, the T
The transistor characteristics of the FT can be kept sufficiently high. As a result, the manufacturing process can be shortened.
【００２３】そして、基板１上でゲート電極の占める面
積を従来と同じ広さとしたままでソース電極・ドレイン
電極間の電流レベルを従来よりも大幅に増加することが
できるので、逆にいえば、ソース電極・ドレイン電極間
の電流レベルを従来と同程度にするためには、基板１上
でのボトムゲート電極２，トップゲート電極９の面積は
従来よりも大幅に狭くて足りることになる。従って、Ｔ
ＦＴを小型化することができるので、画素の開口率を向
上させたり、個々の画素の面積を狭くすることによりＬ
ＣＤパネルを高画素化させたりできるようになる。Then, the current level between the source electrode and the drain electrode can be greatly increased while the area occupied by the gate electrode on the substrate 1 is kept the same as that of the conventional device. In order to make the current level between the source electrode and the drain electrode approximately the same as that of the related art, the area of the bottom gate electrode 2 and the top gate electrode 9 on the substrate 1 needs to be much smaller than that of the related art. Therefore, T
Since the size of the FT can be reduced, it is possible to improve the aperture ratio of a pixel or to reduce the area of each pixel by reducing the area of the pixel.
It is possible to increase the number of pixels of a CD panel.
【００２４】次に、本発明では、トップゲート電極９と
信号線８とを、従来のように別々に形成することなく同
時に形成している。従って、ボトムゲート電極２，トッ
プゲート電極９という２個のゲート電極を有するＴＦＴ
を、１つのゲート電極のみが存在する薄膜トランジスタ
を製造する場合よりも工程を増やすことなく製造するこ
とができる。Next, in the present invention, the top gate electrode 9 and the signal line 8 are formed simultaneously without being formed separately as in the conventional case. Therefore, a TFT having two gate electrodes, a bottom gate electrode 2 and a top gate electrode 9,
Can be manufactured without increasing the number of steps as compared with the case where a thin film transistor having only one gate electrode is manufactured.
【００２５】また、トップゲート電極９と信号線８とを
位置合わせのマージンを見込むことなく最低限必要な大
きさに設計することができるので、この点からも開口率
の向上や高画素化が促進される。また、トップゲート電
極９と信号線８との間にパターニングずれが起きなくな
るので、回路動作上の不具合の発生も減少する。In addition, since the top gate electrode 9 and the signal line 8 can be designed to have a minimum required size without considering a margin for alignment, the aperture ratio can be improved and the number of pixels can be increased. Promoted. Further, since patterning misalignment does not occur between the top gate electrode 9 and the signal line 8, the occurrence of malfunctions in the circuit operation is reduced.
【００２６】尚、以上の実施例ではＬＣＤパネルに用い
るＴＦＴに本発明を適用しているが、それ以外の用途に
用いるＴＦＴに本発明を適用してもよい。また、本発明
は、以上の実施例に限らず、本発明の要旨を逸脱するこ
となく、その他様々の構成をとりうることはもちろんで
ある。In the above embodiments, the present invention is applied to a TFT used for an LCD panel. However, the present invention may be applied to a TFT used for other purposes. In addition, the present invention is not limited to the above-described embodiments, and may take various other configurations without departing from the gist of the present invention.
【００２７】[0027]
【発明の効果】以上のように、本発明に係る薄膜トラン
ジスタによれば、第１のゲート電極及び第２のゲート電
極を有することにより、トランジスタ特性が従来のもの
よりも大幅に向上するという効果を奏する。またその結
果、従来トップゲート電極を形成する際に行っていたよ
うな薄膜半導体表面の平滑化処理を省略してもトランジ
スタ特性が十分に高く維持されるので、製造工程の短縮
化が可能になる。As described above, according to the thin film transistor of the present invention, the provision of the first gate electrode and the second gate electrode has the effect of greatly improving the transistor characteristics as compared with the conventional one. Play. In addition, as a result, the transistor characteristics are maintained sufficiently high even if the smoothing treatment of the thin film semiconductor surface which is conventionally performed when forming the top gate electrode is omitted, so that the manufacturing process can be shortened. .
【００２８】次に、本発明に係る薄膜トランジスタの製
造方法によれば、薄膜トランジスタに接続する信号線と
ゲート電極が同時に形成されるので、これらの製造工程
を短縮化することができるという効果を奏する。従っ
て、例えば上記のように第１のゲート電極及び第２のゲ
ート電極を有する薄膜トランジスタと当該薄膜トランジ
スタに接続する信号線とを製造する際にこの製造方法を
適用すれば、こうした薄膜トランジスタを、１つのゲー
ト電極のみが存在する薄膜トランジスタを製造する場合
よりも工程を増やすことなく製造できるようになる。Next, according to the method for manufacturing a thin film transistor according to the present invention, since the signal line and the gate electrode connected to the thin film transistor are formed at the same time, there is an effect that these manufacturing steps can be shortened. Therefore, if this manufacturing method is applied, for example, when manufacturing a thin film transistor having the first gate electrode and the second gate electrode and a signal line connected to the thin film transistor as described above, such a thin film transistor can be formed into one gate. It is possible to manufacture the thin film transistor without increasing the number of steps as compared with the case of manufacturing a thin film transistor having only electrodes.
【００２９】また、この製造方法によれば、ゲート電極
と信号線とを位置合わせのマージンを見込むことなく最
低限必要な大きさに設計することができるので、回路を
小型化できるという効果や、ゲート電極と信号線との間
にパターニングずれが起きなくなるので、回路動作上の
不具合の発生が減少するという効果をも奏する。Further, according to this manufacturing method, it is possible to design the gate electrode and the signal line to the minimum necessary size without considering the margin for alignment, so that the circuit can be downsized. Since patterning deviation does not occur between the gate electrode and the signal line, there is also an effect that occurrence of troubles in circuit operation is reduced.
【図１】本発明の一実施例の一過程を示す断面図であ
る。FIG. 1 is a cross-sectional view showing one process of an embodiment of the present invention.
【図２】本発明の一実施例の一過程を示す断面図であ
る。FIG. 2 is a cross-sectional view showing one process of one embodiment of the present invention.
【図３】本発明の一実施例の一過程を示す断面図であ
る。FIG. 3 is a cross-sectional view showing one process of one embodiment of the present invention.
【図４】本発明の一実施例の一過程を示す断面図であ
る。FIG. 4 is a cross-sectional view showing one process of one embodiment of the present invention.
１ 透明絶縁基板、 ２ ボトムゲート電極、 ３ ゲ
ート絶縁膜、 ４ 薄膜半導体、 ５ ＳｉＯ2 ／Ｓｉ
Ｎｘ、 ６ ＳｉＮｘ、 ７ ＳｉＯ2 、 ８信号線、
９ トップゲート電極、 １０ ＳｉＯ2 膜、 １１
有機膜、１２ 透明電極、 ｃ１，ｃ２，ｃ３ コン
タクトホールReference Signs List 1 transparent insulating substrate, 2 bottom gate electrode, 3 gate insulating film, 4 thin film semiconductor, 5 SiO 2 / Si
Nx, 6 SiNx, 7 SiO 2 , 8 signal lines,
9 Top gate electrode, 10 SiO 2 film, 11
Organic film, 12 transparent electrodes, c1, c2, c3 contact holes
Claims (3)
いることを特徴とする薄膜トランジスタ。A first gate electrode formed on the substrate; a thin-film semiconductor formed above the first gate electrode; and a second gate electrode formed above the thin-film semiconductor. Characteristic thin film transistor.
信号線として用いる材料を成膜し、前記材料を、前記信
号線の形状にパターニングすると同時にゲート電極の形
状にパターニングすることを特徴とする薄膜トランジス
タの製造方法。2. A thin film transistor according to claim 1, wherein a material used as a signal line connected to the thin film transistor is formed on a substrate, and the material is patterned into a shape of the signal line and a gate electrode at the same time. Production method.
テップと、 前記第１のゲート電極の上側に薄膜半導体を形成するス
テップと、 前記薄膜半導体の上側に、薄膜トランジスタに接続する
信号線と第２のゲート電極とを同時に形成するステップ
とを含んだことを特徴とする薄膜トランジスタの製造方
法。3. A step of forming a first gate electrode on a substrate, a step of forming a thin film semiconductor above the first gate electrode, and a signal line connected to a thin film transistor above the thin film semiconductor. Simultaneously forming a second gate electrode and a second gate electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9006816A JPH10209452A (en) | 1997-01-17 | 1997-01-17 | Thin film transistor and its manufacture |
Applications Claiming Priority (1)
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| JP9006816A JPH10209452A (en) | 1997-01-17 | 1997-01-17 | Thin film transistor and its manufacture |
Publications (1)
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| JPH10209452A true JPH10209452A (en) | 1998-08-07 |
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ID=11648739
Family Applications (1)
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|---|---|---|---|
| JP9006816A Pending JPH10209452A (en) | 1997-01-17 | 1997-01-17 | Thin film transistor and its manufacture |
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| JP (1) | JPH10209452A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001313397A (en) * | 2000-02-22 | 2001-11-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its forming method |
| JP2002198537A (en) * | 2000-09-29 | 2002-07-12 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacturing method |
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| JP2019165251A (en) * | 2013-11-06 | 2019-09-26 | 株式会社半導体エネルギー研究所 | Semiconductor device |
-
1997
- 1997-01-17 JP JP9006816A patent/JPH10209452A/en active Pending
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