JPH10209452A - Thin film transistor and its manufacture - Google Patents

Thin film transistor and its manufacture

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JPH10209452A
JPH10209452A JP9006816A JP681697A JPH10209452A JP H10209452 A JPH10209452 A JP H10209452A JP 9006816 A JP9006816 A JP 9006816A JP 681697 A JP681697 A JP 681697A JP H10209452 A JPH10209452 A JP H10209452A
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JP
Japan
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gate electrode
thin film
signal line
film transistor
formed
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JP9006816A
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Japanese (ja)
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Yasuhiro Kanetani
Takashi Noguchi
Takenobu Urazono
丈展 浦園
隆 野口
康弘 金谷
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Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To enable a thin film transistor to be improved in characteristics and manufactured in a shortened manufacturing process.
SOLUTION: A first gate electrode 2 is formed on a substrate 1, a thin film semiconductor 4 is formed above the first gate electrode 2, and a material film is formed above the thin film semiconductor 4 to serve as a signal line connected to a thin film transistor. The material film is patterned into a signal line 8 and simultaneously patterned into a second gate electrode 9, whereby the signal line 8 and the second gate electrode 9 are formed at a time.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、液晶ディスプレイのスイッチング素子等として用いられる薄膜トランジスタ素子に関し、特に、トランジスタ特性の向上及び製造工程の短縮化を図ったものに関する。 The present invention relates to relates to a thin film transistor element used as a switching element of a liquid crystal display, in particular, to those which attained shortening improved and the manufacturing process of the transistor characteristics.

【0002】 [0002]

【従来の技術】アクティブマトリクス駆動方式の液晶ディスプレイ(LCD)では、周知のとおり、パネルを構成する2枚の透明絶縁基板のうち、一方の基板上にIT In the liquid crystal display (LCD) of the prior art active matrix driving system, as is known, of two transparent insulating substrates constituting the panel, IT on one of the substrates
O(酸化インジウム)等の共通電極が形成されており、 O, a common electrode (indium oxide) or the like,
他方の基板上には、ITO等の透明電極とスイッチング素子とを含んだドット(画素)が、マトリクス状の信号線の各交差点に形成されている。 The other substrate, including a transparent electrode and a switching element such as ITO dot (pixel) is formed at each intersection of the matrix signal lines. スイッチング素子としては薄膜トランジスタ(TFT)素子が広く用いられており、そのゲート電極が信号線に接続され、そのソース電極,ドレイン電極も信号線,透明電極と接続されている。 The switching elements are thin film transistors (TFT) element is widely used, is connected the gate electrode to the signal line, a source electrode, the drain electrode even if the signal line is connected to the transparent electrode.

【0003】従来、こうしたLCDパネルのアレイ製造工程では、信号線とTFTのゲート電極とを別々にパターニングして形成していた。 Conventionally, the array fabrication process of such a LCD panel, was formed by patterning the gate electrode of the signal line and the TFT separately. また、特にa−Si(アモルファスシリコン)やpーSi(ポリシリコン)等の薄膜半導体よりも上側にゲート電極を形成するトップゲート構造とする場合には、薄膜半導体の表面の粗さがTF In particular a-Si when the (amorphous silicon) or p over Si top gate structure to form a (polysilicon) gate electrode above the thin-film semiconductor such as the roughness of the thin film semiconductor surface TF
Tのトランジスタ特性を悪化させることを防ぐために、 To prevent deteriorating transistor characteristics T, then
薄膜半導体表面を平滑化する処理を行ってからゲート電極を形成していた。 It was to form a gate electrode after performing the process of smoothing the thin-film semiconductor surface.

【0004】 [0004]

【発明が解決しようとする課題】このように信号線とゲート電極とを別々に形成することには、次のような不都合があった。 BRIEF Problem to be Solved] To thus forming a signal line and the gate electrode separately, there is the following disadvantage. (1)製造工程が多くなる。 (1) becomes large manufacturing processes. (2)信号線とゲート電極とを位置合わせのマージンを見込んで大きめに設計しなければならないので、回路が大型化してしまうことにより、個々の画素の開口率の低下を招いたり高画素化の妨げになったりする。 (2) since it must the signal line and the gate electrode and larger design anticipates a margin of alignment circuit by increase in size, the higher pixel or cause a decrease in aperture ratio of each pixel or hampered. (3)マージンを越えたパターニングずれがあった場合、ゲート電極とソース・ドレイン電極との間の寄生容量が変動してしまうので、回路動作上の不具合の発生につながる。 (3) If there is patterned displacement beyond the margin, the parasitic capacitance between the gate electrode and the source and drain electrodes fluctuates, which leads to the generation of circuit operation problems. また、薄膜半導体表面を平滑化する処理を行わなければならないことにも、やはり製造工程が多くなるという不都合があった。 Moreover, it must perform a process of smoothing the thin-film semiconductor surface is also, there is a disadvantage that also the manufacturing process is increased.

【0005】本発明は上述の点に鑑みてなされたもので、トランジスタ特性を向上させることができるとともに、これらの不都合を解消することのできるTFTと、 [0005] The present invention has been made in view of the above, it is possible to improve the transistor characteristics, a TFT capable of eliminating these disadvantages,
そうしたTFTの製造方法とを提供しようとするものである。 It is intended to provide a method of manufacturing so the TFT.

【0006】 [0006]

【課題を解決するための手段】本発明に係る薄膜トランジスタは、基板上に第1のゲート電極が形成され、この第1のゲート電極の上側に薄膜半導体が形成され、この薄膜半導体の上方に第2のゲート電極が形成されていることを特徴としている。 Thin film transistor according to the problem-solving means for the invention, the first gate electrode formed on a substrate, a thin film semiconductor is formed on the upper side of the first gate electrode, first above the thin-film semiconductor It is characterized in that the second gate electrode is formed.

【0007】この薄膜トランジスタによれば、ゲート電極として、第1のゲート電極(ボトムゲート電極)だけでなく第2のゲート電極(トップゲート電極)が存在している。 [0007] According to the thin film transistor, a gate electrode, a first gate electrode and the second gate electrode as well (bottom gate electrode) (top gate electrode) is present. 従って、1つのゲート電極のみが存在する場合と比較して、ソース電極・ドレイン電極間の電流レベルが大幅に増加する。 Therefore, as compared with the case where only one gate electrode is present, the current level between the source electrode and the drain electrode is greatly increased. 即ち、トランジスタ特性は従来のものよりも大幅に向上する。 That is, the transistor characteristics are significantly improved over the prior art.

【0008】またその結果、従来トップゲート電極を形成する際に行っていたような薄膜半導体表面の平滑化処理を省略してもトランジスタ特性が十分に高く維持されるので、製造工程の短縮化が可能になる。 [0008] As a result, the transistor characteristics even omitted smoothing process performed have been such thin-film semiconductor surface during the formation of the conventional top gate electrode is maintained sufficiently high, to shorten the manufacturing process possible to become.

【0009】次に、本発明に係る薄膜トランジスタの製造方法は、基板上に、薄膜トランジスタに接続する信号線として用いる材料を成膜し、この材料を、信号線の形状にパターニングすると同時にゲート電極の形状にパターニングすることを特徴としている。 [0009] Next, a manufacturing method of a thin film transistor according to the present invention, on a substrate, forming a material used as a signal line connected to the thin film transistor, the material, at the same time gate electrodes when patterning the shape of the signal line shape It is characterized in that is patterned to.

【0010】この製造方法によれば、信号線の形成と同時にゲート電極が形成されるので、製造工程が短縮化される。 According to this manufacturing method, since the same time the gate electrode and the formation of the signal line is formed, the manufacturing process can be shortened. 従って、例えば上記のように第1のゲート電極及び第2のゲート電極を有する薄膜トランジスタと当該薄膜トランジスタに接続する信号線とを製造する際にこの製造方法を適用すれば、第1のゲート電極と第2のゲート電極とのいずれか一方が信号線と同時に形成されるので、こうした薄膜トランジスタを、1つのゲート電極のみが存在する薄膜トランジスタを製造する場合よりも工程を増やすことなく製造することができるようになる。 Thus, for example, by applying the manufacturing method in the production of a signal line connected to the thin film transistor and the thin film transistor having a first gate electrode and second gate electrode as described above, the first gate electrode first since one of the gate electrode 2 is formed simultaneously with the signal line, these thin film transistors, so that it can be manufactured without increasing the number of steps than the case of manufacturing the thin film transistor in which only one gate electrode is present Become.

【0011】また、この製造方法によれば、ゲート電極と信号線とを従来のように位置合わせのマージンを見込んで設計する必要がなくなり、これらを最低限必要な大きさに設計することができるので、回路を小型化できるようになる。 [0011] According to this manufacturing method, it is not necessary to design in a margin of the gate electrode and the signal line alignment as in the prior art, it can be designed them to the minimum required size because, it becomes possible to miniaturize the circuit. また、ゲート電極と信号線との間に従来のようなパターニングずれが起きなくなるので、回路動作上の不具合の発生が減少する。 Further, since the patterning deviation as in the conventional between the gate electrode and the signal line is not occur, the generation of circuit operational defect decreases.

【0012】 [0012]

【発明の実施の形態】以下、添付図面を参照して本発明の実施例を詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention with reference to the accompanying drawings. 図1〜図4は、本発明をL 1 to 4, the present invention L
CDパネルに適用した場合のアレイ製造工程の一例を処理の順に示すものである。 An example of the array fabrication process when applied to CD panel illustrates the order of processing. これらの図において、A,B In these figures, A, B
はそれぞれ画素が形成される透明絶縁基板を互いに直交する方向からみた断面図である。 Is a sectional view seen from a direction orthogonal to each other a transparent insulating substrate in which the pixels are formed.

【0013】[図1までの処理]最初に、ガラス基板等の透明絶縁基板l上に、Mo(モリブデン),Ta(タンタル),Al(アルミニウム),W(タングステン) [0013] First Process to FIG. 1, on a transparent insulating substrate l such as a glass substrate, Mo (molybdenum), Ta (tantalum), Al (aluminum), W (tungsten)
等のような金属か、MoーTa,AlーSiのような合金か、または不純物をドーピングしたSi(シリコン) Metal or like the like, Mo over Ta, or alloys such as Al over Si, or an impurity doped Si (silicon)
を成膜し、それをゲート電極(ボトムゲート電極)2の形状にパターニングする。 Was formed, patterning it in a shape of a gate electrode (bottom gate electrode) 2. 尚、基板l表面の不純物によるゲート電極2の汚染を防止するために、SiO 2またはSiNx等の絶縁層を基板l上に成膜し、その絶縁層の上にゲート電極2を形成するようにしてもよい。 In order to prevent impurities contamination of the gate electrode 2 of the substrate l surface, an insulating layer such as SiO 2 or SiNx is deposited on the substrate l, so as to form a gate electrode 2 on the insulating layer it may be. 続いて、SiO 2またはSiNx等のゲート絶縁膜3を成膜する。 Subsequently, the gate insulating film 3 such as SiO 2 or SiNx.

【0014】[図2までの処理]TFTの活性層として働く薄膜半導体を、プラズマCVD(Chemical Vapor D [0014] Processing to FIG. 2 a thin film semiconductor which acts as an active layer of a TFT, plasma CVD (Chemical Vapor D
eposition )または減圧CVDにより成膜する。 Eposition) or deposited by low pressure CVD. 薄膜半導体の種類にはa−Si,p−Si,SiーGe等があるが、ここでは一例として、プラズマCVDを500℃ The type of the thin film semiconductor is a-Si, p-Si, Si over Ge, etc., but as an example here, the plasma CVD 500 ° C.
以下の温度で施して厚さ50nmのa−Siを成膜する。 Subjected at a temperature of forming the a-Si with a thickness of 50nm. a−Siには水素が含まれているので、400℃の温度で一時間熱アニールを施すことにより水素抜きを行い、更に、レーザーアニールを施すことによりa−Si Since the a-Si contains hydrogen, it performs dehydrogenation by subjecting an hour thermal annealing at a temperature of 400 ° C., further, a-Si by performing laser annealing
を結晶化する。 To crystallize. そして、この薄膜半導体を画素の回路にとって必要な形状の薄膜半導体4にパターニングする。 Then, patterning the thin film semiconductor 4 required shape the thin film semiconductor for circuit of the pixel.

【0015】続いて、薄膜半導体4のパッシベーションの役割と、これから薄膜半導体4の上側に形成するゲート電極(トップゲート電極)用のゲート絶縁膜の役割とを合わせ持つ絶縁膜を、単層または積層構造で成膜する。 [0015] Subsequently, the role of the passivation of the thin film semiconductor 4, an insulating film having both the roles of the gate insulating film for the gate electrode (a top gate electrode) for forming therefrom on the upper side of the thin film semiconductor 4, a single layer or a stacked It is deposited in the structure. ここでは一例として、厚さ100nmのSiO 2と厚さ100nmのSiNx6から成るSiO 2 /SiN Here, as an example, SiO 2 / SiN consisting SiNx6 of SiO 2 and the thickness 100nm thick 100nm
x5を成膜する。 The formation of the x5.

【0016】続いて、SiO 2 /SiNx5を、薄膜半導体4のうちソース電極,ドレイン電極に対応する個所の真上の部分のみエッチングする。 [0016] Subsequently, the SiO 2 / SiNx5, the source electrode of the thin film semiconductor 4, etching only a portion directly above the location corresponding to the drain electrode. そして、イオンドーピング装置で薄膜半導体4の当該個所にイオンを照射することにより、当該個所に不純物を添加する。 Then, by irradiating ions to the areas of the film semiconductor 4 by an ion doping apparatus, an impurity is added to the location. その際、 that time,
nチャネルのTFTの場合にはP,As等のn型不純物を添加し、他方pチャネルのTFTの場合にはB等のp In the case of n-channel TFT is added P, and n-type impurity such as As, p of B, etc. in the case of other p-channel of the TFT
型不純物を添加する。 The addition of a type impurities. 尚、可能であれば、SiNx6の膜厚を幾分薄くしただけの状態か、あるいはそのままの膜厚の状態で、イオンを照射するようにしてもよい。 Incidentally, if possible, or the state of only somewhat reduced thickness of SiNx6, or in the state of the film thickness of the intact, it may be irradiated with ions. また別の例として、イオン注入装置を用いて質量分析したイオンを照射することにより不純物を添加するようにしてもよい。 As another example, it may be doped with an impurity by irradiating ions mass spectrometry using an ion implantation apparatus. そして、レーザーアニールを施すことによりこの不純物を活性化する。 Then, to activate the impurity by performing laser annealing.

【0017】続いて、ソース電極及びドレイン電極のパッシベーションの役割を果たす絶縁膜として、一例として厚さ100nmのSiNx6と厚さ100nmのSi [0017] Subsequently, as serve insulating film passivation of the source electrode and the drain electrode, the SiNx6 the thickness 100nm thick 100nm as an example Si
2 7を成膜する。 The O 2 7 is formed. そして、絶縁膜7及びSiNx6のうち、不純物を添加した薄膜半導体4の個所の真上の部分に、ソース電極,ドレイン電極用のコンタクトホールc1,c2をあける。 Of the insulating films 7 and SiNx6, the portion directly above the areas of the film semiconductor 4 with the addition of impurities, the source electrode, a contact hole c1, c2 for the drain electrode. また、SiO 2 7,SiNx6及びゲート絶縁膜3のうち、ゲート電極2の真上の所定個所にも、コンタクトホールc3をあける。 Also, of the SiO 2 7, SiNx6 and the gate insulating film 3, to a predetermined position right above the gate electrode 2, a contact hole c3.

【0018】[図3までの処理]信号線となるAl,W [0018] the [process up to FIG 3] signal lines Al, W
等の金属を成膜する。 The metal and the like is deposited. そしてこの金属膜を、信号線8の配線形状にパターニングすると同時に、ボトムゲート電極2の上方においてもゲート電極(トップゲート電極) Then the metal film, and at the same time is patterned into wiring shape of the signal line 8, the gate electrode is also above the bottom gate electrode 2 (top gate electrode)
9の形状にパターニングする。 It is patterned in the shape of 9. すると、コンタクトホールc3にもこの金属が入り込んだままになるので、コンタクトホールc3を介してボトムゲート電極2に接続されたトップゲート電極9が、信号線8と同時に形成される。 Then, since also remain I enter this metal in the contact hole c3, top gate electrode 9 connected to the bottom gate electrode 2 through the contact hole c3 is, simultaneously with the signal line 8 is formed.

【0019】[図4までの処理]信号線8及びゲート電極9を保護するための絶縁膜を、単層または積層構造で成膜する。 [0019] The insulating film for protecting the signal line 8 and the gate electrode 9 [process up to FIG. 4, is deposited in a single layer or a stacked structure. ここでは一例として、厚さ100nmのSi Here, as an example, a thickness of 100 nm Si
2膜10と厚さ2μmの有機膜11とを順に成膜する。 And O 2 film 10 and the organic film 11 having a thickness of 2μm sequentially formed.

【0020】続いて、有機膜11及びSiO 2膜10のうち、コンタクトホールc3の真上の部分に、薄膜半導体4と透明電極とを接続するためのコンタクトホールc [0020] Then, among the organic film 11 and the SiO 2 film 10, the portion just above the contact hole c3, contact holes c for connecting the transparent electrode and the thin film semiconductor 4
4をあける。 4 open the. 続いて、透明電極となるITO(酸化インジウム)を成膜する。 Subsequently, an ITO as a transparent electrode (indium oxide). そして、このITO膜を透明電極12の形状にパターニングする。 Then, patterning the ITO film into the shape of the transparent electrode 12. これにより、画素のT As a result, T of the pixel
FT,信号線及び透明電極が完成する。 FT, the signal line and the transparent electrode is completed.

【0021】以上のようにして完成したTFTでは、薄膜半導体4の下側にボトムゲート電極2が存在するとともに、ボトムゲート電極2に接続されたトップゲート電極9が薄膜半導体4の上側に存在している。 [0021] In above manner completed TFT, with the bottom gate electrode 2 exists on the lower side of the thin film semiconductor 4, the top gate electrode 9 connected to the bottom gate electrode 2 exists on the upper side of the thin film semiconductor 4 ing. 従って、信号線8からボトムゲート電極2に電圧が印加されるときには、トップゲート電極9にもその電圧が印加されるので、ソース電極・ドレイン電極間の電流レベルが、ボトムゲート電極またはトップゲート電極のいずれか一方のみを形成した場合よりも大幅に増加する。 Therefore, when the voltage from the signal line 8 to the bottom gate electrode 2 is applied, the voltage that is applied to the top gate electrode 9, a current level between the source electrode and the drain electrode, the bottom gate electrode or top gate electrode greatly increased than the case of forming only one of.

【0022】このように、このTFTのトランジスタ特性は従来のものよりも大幅に向上している。 [0022] Thus, the transistor characteristics of the TFT is significantly improved over the prior art. 従って、従来トップゲート電極を形成する際に行っていたような表面平滑化処理を薄膜半導体4に対して行わなくても、T Thus, even a surface smoothing treatment, as has been done in forming the conventional top gate electrode is not performed with respect to thin film semiconductor 4, T
FTのトランジスタ特性を十分に高く維持することが可能となる。 The transistor characteristics of the FT can be maintained sufficiently high. これにより、製造工程の短縮化が可能になる。 This allows shortening of the manufacturing process.

【0023】そして、基板1上でゲート電極の占める面積を従来と同じ広さとしたままでソース電極・ドレイン電極間の電流レベルを従来よりも大幅に増加することができるので、逆にいえば、ソース電極・ドレイン電極間の電流レベルを従来と同程度にするためには、基板1上でのボトムゲート電極2,トップゲート電極9の面積は従来よりも大幅に狭くて足りることになる。 [0023] Then, since the current level between the source electrode and the drain electrode of the area occupied by the gate electrode on the substrate 1 while the same size as conventional can be significantly increased over conventional, conversely, to conventional level the current level between the source electrode and the drain electrode, the area of ​​the bottom gate electrode 2, the top gate electrodes 9 on the substrate 1 will be sufficient to significantly narrower than prior art. 従って、T Thus, T
FTを小型化することができるので、画素の開口率を向上させたり、個々の画素の面積を狭くすることによりL Since the FT can be downsized, L by narrowing or increase the aperture ratio of the pixel, the area of ​​each pixel
CDパネルを高画素化させたりできるようになる。 The CD panel becomes possible or is highly pixelated.

【0024】次に、本発明では、トップゲート電極9と信号線8とを、従来のように別々に形成することなく同時に形成している。 Next, in the present invention are formed simultaneously without a top gate electrode 9 and the signal lines 8 are formed separately as conventional. 従って、ボトムゲート電極2,トップゲート電極9という2個のゲート電極を有するTFT Thus, the bottom gate electrode 2, TFT having two gate electrodes of the top gate electrode 9
を、1つのゲート電極のみが存在する薄膜トランジスタを製造する場合よりも工程を増やすことなく製造することができる。 And it can be produced without increasing the number of steps than the case of manufacturing the thin film transistor in which only one gate electrode is present.

【0025】また、トップゲート電極9と信号線8とを位置合わせのマージンを見込むことなく最低限必要な大きさに設計することができるので、この点からも開口率の向上や高画素化が促進される。 Further, it is possible to design minimum size without expecting a margin of alignment and a top gate electrode 9 and the signal line 8, improved and high pixel aperture ratio from this point It is promoted. また、トップゲート電極9と信号線8との間にパターニングずれが起きなくなるので、回路動作上の不具合の発生も減少する。 Further, since the patterning deviation between the top gate electrode 9 and the signal line 8 becomes not occur, the occurrence of circuit operational defect decreases.

【0026】尚、以上の実施例ではLCDパネルに用いるTFTに本発明を適用しているが、それ以外の用途に用いるTFTに本発明を適用してもよい。 [0026] Note that although the present invention is applied to a TFT for use in LCD panel in the above embodiments, the present invention may be applied to a TFT to be used for other purposes. また、本発明は、以上の実施例に限らず、本発明の要旨を逸脱することなく、その他様々の構成をとりうることはもちろんである。 Further, the present invention is not limited to the above embodiments without departing from the gist of the present invention, it is needless to say that can take various other configurations.

【0027】 [0027]

【発明の効果】以上のように、本発明に係る薄膜トランジスタによれば、第1のゲート電極及び第2のゲート電極を有することにより、トランジスタ特性が従来のものよりも大幅に向上するという効果を奏する。 As is evident from the foregoing description, according to the thin film transistor according to the present invention, by having a first gate electrode and second gate electrode, the effect of transistor characteristics are significantly improved over the conventional unlikely to. またその結果、従来トップゲート電極を形成する際に行っていたような薄膜半導体表面の平滑化処理を省略してもトランジスタ特性が十分に高く維持されるので、製造工程の短縮化が可能になる。 The result, the transistor characteristics even omitted smoothing process performed have been such thin-film semiconductor surface during the formation of the conventional top gate electrode is maintained sufficiently high, it is possible to shorten the manufacturing process .

【0028】次に、本発明に係る薄膜トランジスタの製造方法によれば、薄膜トランジスタに接続する信号線とゲート電極が同時に形成されるので、これらの製造工程を短縮化することができるという効果を奏する。 Next, according to the manufacturing method of a thin film transistor according to the present invention, since the signal line and the gate electrode connected to the thin film transistor are formed simultaneously, an effect that it is possible to shorten these production steps. 従って、例えば上記のように第1のゲート電極及び第2のゲート電極を有する薄膜トランジスタと当該薄膜トランジスタに接続する信号線とを製造する際にこの製造方法を適用すれば、こうした薄膜トランジスタを、1つのゲート電極のみが存在する薄膜トランジスタを製造する場合よりも工程を増やすことなく製造できるようになる。 Thus, for example, by applying the manufacturing method in the production of a signal line connected to the thin film transistor and the thin film transistor having a first gate electrode and second gate electrode as described above, such a thin film transistor, one gate it becomes possible to manufacture without increasing the process than the case of manufacturing the thin film transistor in which only the electrodes are present.

【0029】また、この製造方法によれば、ゲート電極と信号線とを位置合わせのマージンを見込むことなく最低限必要な大きさに設計することができるので、回路を小型化できるという効果や、ゲート電極と信号線との間にパターニングずれが起きなくなるので、回路動作上の不具合の発生が減少するという効果をも奏する。 Further, according to this manufacturing method, it is possible to design minimum size without looking into margin for alignment with the gate electrode and the signal line, and an effect that the circuit can be miniaturized, since patterning deviation between the gate electrode and the signal line is not happening, even addition to the advantage of the occurrence of problems on the circuit operation is reduced.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の一過程を示す断面図である。 1 is a cross-sectional view showing one process of an embodiment of the present invention.

【図2】本発明の一実施例の一過程を示す断面図である。 It is a cross-sectional view showing one process of an embodiment of the present invention; FIG.

【図3】本発明の一実施例の一過程を示す断面図である。 3 is a cross-sectional view showing one process of an embodiment of the present invention.

【図4】本発明の一実施例の一過程を示す断面図である。 4 is a cross-sectional view showing one process of an embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 透明絶縁基板、 2 ボトムゲート電極、 3 ゲート絶縁膜、 4 薄膜半導体、 5 SiO 2 /Si First transparent insulating substrate, 2 a bottom gate electrode, 3 a gate insulating film, 4 thin-film semiconductor, 5 SiO 2 / Si
Nx、 6 SiNx、 7 SiO 2 、 8信号線、 Nx, 6 SiNx, 7 SiO 2 , 8 signal lines,
9 トップゲート電極、 10 SiO 2膜、 11 9 top gate electrode, 10 SiO 2 film, 11
有機膜、12 透明電極、 c1,c2,c3 コンタクトホール The organic layer, 12 a transparent electrode, c1, c2, c3 contact hole

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 基板上に第1のゲート電極が形成され、 前記第1のゲート電極の上側に薄膜半導体が形成され、 前記薄膜半導体の上側に第2のゲート電極が形成されていることを特徴とする薄膜トランジスタ。 1. A first gate electrode formed on a substrate, a thin film semiconductor is formed on the upper side of the first gate electrode, the second gate electrode on the upper side of the thin film semiconductor is formed thin film transistor which is characterized.
  2. 【請求項2】 基板上に、薄膜トランジスタに接続する信号線として用いる材料を成膜し、前記材料を、前記信号線の形状にパターニングすると同時にゲート電極の形状にパターニングすることを特徴とする薄膜トランジスタの製造方法。 To 2. A substrate, forming a material used as a signal line connected to the thin film transistor, the material of the thin film transistor, characterized in that patterning in the shape of simultaneously gate electrodes when patterning into a shape of the signal line Production method.
  3. 【請求項3】 基板上に第1のゲート電極を形成するステップと、 前記第1のゲート電極の上側に薄膜半導体を形成するステップと、 前記薄膜半導体の上側に、薄膜トランジスタに接続する信号線と第2のゲート電極とを同時に形成するステップとを含んだことを特徴とする薄膜トランジスタの製造方法。 Forming a first gate electrode 3. A substrate, forming a thin film semiconductor on the upper side of the first gate electrode, on the upper side of the thin film semiconductor, and a signal line connected to the thin film transistor manufacturing method of a thin film transistor which is characterized in that it includes a step of forming a second gate electrode simultaneously.
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