JPH11135797A - Working method for shape of laminated film and manufacture of thin-film transistor by making use of the same - Google Patents
Working method for shape of laminated film and manufacture of thin-film transistor by making use of the sameInfo
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- JPH11135797A JPH11135797A JP29925197A JP29925197A JPH11135797A JP H11135797 A JPH11135797 A JP H11135797A JP 29925197 A JP29925197 A JP 29925197A JP 29925197 A JP29925197 A JP 29925197A JP H11135797 A JPH11135797 A JP H11135797A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、液晶表示装置やイ
メージセンサなどに応用される薄膜トランジスタに関す
るものである。The present invention relates to a thin film transistor applied to a liquid crystal display device, an image sensor, and the like.
【0002】[0002]
【従来の技術】近年、家庭用ビデオカメラのビューファ
インダーやノート型パソコンなどに液晶表示装置が搭載
されているが、これらの液晶表示装置のなかでも高画質
表示が可能なアクティブマトリックス型液晶表示装置が
特に注目されている。このアクティブマトリックス型液
晶表示装置には、画素電極のスイッチング素子として、
薄膜トランジスタ(Thin Film Transi
stor:以下、TFTと略記する)がよく用いられて
いる。2. Description of the Related Art In recent years, a liquid crystal display device is mounted on a viewfinder of a home video camera, a notebook computer, and the like. Among these liquid crystal display devices, an active matrix type liquid crystal display device capable of displaying a high quality image is provided. Has received particular attention. In this active matrix type liquid crystal display device, as a switching element of a pixel electrode,
Thin Film Transi
(hereinafter, abbreviated as TFT) is often used.
【0003】本出願人は、特願平8−285426号に
おいて既に図3に示したTFTアレイを提案している。
これは、ガラス基板1の上に半導体層2が、その上にゲ
ート絶縁層4が、さらにその上のゲート電極がの第1の
ゲート電極層5のMoと第2のゲート電極層6のAl−
Nd3.5%の積層膜で形成されている。そして、半導
体層2に接続するようにソース・ドレイン領域3が形成
されている。そして、層間絶縁層8、コンタクトホー
ル、ソース・ドレイン電極9が形成されてTFTアレイ
が構成されている。The present applicant has already proposed a TFT array shown in FIG. 3 in Japanese Patent Application No. 8-285426.
This is because the semiconductor layer 2 is formed on the glass substrate 1, the gate insulating layer 4 is formed thereon, and the gate electrodes thereon are formed of Mo of the first gate electrode layer 5 and Al of the second gate electrode layer 6. −
It is formed of a laminated film of Nd 3.5%. Then, source / drain regions 3 are formed so as to be connected to the semiconductor layer 2. Then, an interlayer insulating layer 8, a contact hole, and a source / drain electrode 9 are formed to form a TFT array.
【0004】以上のように構成された従来のTFTアレ
イでは、例えばゲート電極としてMo−W10原子%と
Al−Zr0.9%の積層膜が使われている。この積層
膜のエッチングはAlのエッチング液としてよく用いら
れる燐酸と硝酸を含むエッチング液により容易に可能な
ため、この液を用いた一度のエッチングで加工をしてい
た。In the conventional TFT array configured as described above, for example, a laminated film of Mo-W 10 atomic% and Al-Zr 0.9% is used as a gate electrode. Since the etching of the laminated film can be easily performed by using an etching solution containing phosphoric acid and nitric acid which is often used as an etching solution for Al, the processing has been performed by one etching using this solution.
【0005】[0005]
【発明が解決しようとする課題】しかしながら前記のよ
うな構成では、積層のゲート電極の端面の形状制御が難
しいため、ゲート電極とソース・ドレイン電極の間の層
間絶縁層の絶縁耐圧低下や配線間ショートが発生しやす
いという課題を有していた。以下に、その課題について
説明する。However, in the above-described structure, since it is difficult to control the shape of the end face of the stacked gate electrode, the withstand voltage of the interlayer insulating layer between the gate electrode and the source / drain electrodes is reduced, There is a problem that a short circuit is likely to occur. The problem will be described below.
【0006】ゲート電極が積層膜であるため、その端面
のエッチング形状を制御するには、エッチング液組成,
エッチング液温,ゲート電極の材料組成,ゲート電極の
膜厚構成は少なくとも最適化する必要がある。また、異
種金属の積層構造に由来する電池効果による単層膜と積
層膜でのエッチングレート差や、基板表面へのエッチン
グ液の供給状態・当たり方などによりエッチングパター
ン形状によるエッチング状態の違いなども発生する。こ
れらの理由により、基板毎また基板内で再現性よく積層
ゲート電極の端面形状を制御することは難しい。例え
ば、上層ゲート電極のサイドエッチングの進行が遅く、
いわゆるひさし状になってしまうことがあった。このよ
うなゲート電極の上に層間絶縁層を形成した場合、ゲー
ト電極端面部での層間絶縁層のカバレッジ特性が悪くな
り、ソース・ドレイン電極との絶縁耐圧低下や配線間シ
ョートが発生しやすいという課題を有していた。このた
め、積層ゲート電極の端面形状を改善して層間絶縁層の
絶縁特性を低下させない方法が期待されていた。Since the gate electrode is a laminated film, the shape of the etching solution,
It is necessary to at least optimize the etching solution temperature, the material composition of the gate electrode, and the thickness configuration of the gate electrode. Also, the difference in the etching rate between the single-layer film and the laminated film due to the battery effect derived from the laminated structure of the dissimilar metals, and the difference in the etching state due to the etching pattern shape due to the supply state and how the etchant is supplied to the substrate surface, etc. Occur. For these reasons, it is difficult to control the end face shape of the laminated gate electrode with good reproducibility for each substrate or within the substrate. For example, the progress of side etching of the upper gate electrode is slow,
Sometimes it became a so-called eaves. When an interlayer insulating layer is formed on such a gate electrode, the coverage characteristics of the interlayer insulating layer at the end face of the gate electrode are deteriorated, and a decrease in withstand voltage with source / drain electrodes and a short circuit between wirings are likely to occur. Had issues. For this reason, a method of improving the end face shape of the stacked gate electrode so as not to lower the insulating characteristics of the interlayer insulating layer has been expected.
【0007】本発明はかかる点に鑑み、Moを主成分と
する下層金属膜とAlを主成分とする上層金属膜との積
層のゲート電極の端面形状を制御し、層間絶縁層の絶縁
特性を低下させない薄膜トランジスタの製造方法を提供
することを目的としている。In view of the foregoing, the present invention controls the shape of the end surface of a gate electrode formed by laminating a lower metal film containing Mo as a main component and an upper metal film containing Al as a main component, and improves the insulating characteristics of the interlayer insulating layer. It is an object of the present invention to provide a method for manufacturing a thin film transistor which does not cause a reduction.
【0008】[0008]
【課題を解決するための手段】本発明により課題を解決
するための手段は1)2)の2つの構成がある。 1)絶縁性基板の上に半導体層、ゲート絶縁層、ゲート
電極を順に積層してなる薄膜トランジスタの製造工程に
おいて、ゲート電極を形成する工程が、Moを主成分と
する下層金属膜とAlを主成分とする上層金属膜との積
層膜を堆積する工程と、前記積層膜を一度にエッチング
し所定の形状に加工する工程と、前記エッチング時に使
用したエッチングマスク材を残したままAlを主成分と
する前記上層金属膜の端面を選択的にエッチングする工
程を有することを特徴とするものである。Means for solving the problem according to the present invention have two configurations of 1) and 2). 1) In a manufacturing process of a thin film transistor in which a semiconductor layer, a gate insulating layer, and a gate electrode are sequentially stacked on an insulating substrate, the step of forming a gate electrode mainly includes a lower metal film mainly composed of Mo and Al. A step of depositing a laminated film with an upper metal film as a component, a step of etching the laminated film at a time and processing it into a predetermined shape, and using Al as a main component while leaving an etching mask material used at the time of the etching. Selectively etching the end face of the upper metal film.
【0009】2)絶縁性基板の上に半導体層、ゲート絶
縁層、ゲート電極を順に積層してなる薄膜トランジスタ
の製造工程において、ゲート電極を形成する工程が、M
oを主成分とする下層金属膜とAlを主成分とする上層
金属膜との積層膜を堆積する工程と、前記積層膜を一度
にエッチングし所定の形状に加工する工程と、Alを主
成分とする前記上層金属膜の選択的にエッチングし除去
する工程を有することを特徴とするものである。2) In a manufacturing process of a thin film transistor in which a semiconductor layer, a gate insulating layer, and a gate electrode are sequentially laminated on an insulating substrate, a step of forming a gate electrode is performed by M
depositing a laminated film of a lower metal film mainly composed of o and an upper metal film mainly composed of Al, etching the laminated film at a time and processing it into a predetermined shape; Selectively etching and removing the upper metal film.
【0010】本発明は前記した2つの構成により、各々
以下の作用がある。 1)積層ゲート電極エッチング時のエッチングマスクを
残した状態で、さらに上層金属膜を選択的にエッチング
する。これにより、下層金属膜の端面よりも上層金属膜
の端面のサイドエッチングを進行させる。従って、積層
ゲート電極の両端面がほぼ揃うか段々形状になり、以降
工程でこの上に形成される層間絶縁層のカバレッジ特性
を損なうことがない。The present invention has the following effects due to the above two configurations. 1) The upper metal film is further selectively etched while leaving the etching mask for etching the laminated gate electrode. Thereby, the side etching of the end surface of the upper metal film proceeds more than the end surface of the lower metal film. Therefore, both end surfaces of the stacked gate electrode are substantially aligned or have a stepped shape, and the coverage characteristics of the interlayer insulating layer formed thereon in the subsequent steps are not impaired.
【0011】2)積層ゲート電極エッチング後、上層金
属膜のみを選択的にエッチング除去する。これにより、
下層金属膜のみが残りゲート電極の端面形状が安定し、
以降工程でこの上に形成される層間絶縁層のカバレッジ
特性を損なうことがない。2) After etching the stacked gate electrode, only the upper metal film is selectively removed by etching. This allows
Only the lower metal film remains and the end face shape of the gate electrode is stable,
Subsequent steps do not impair the coverage characteristics of the interlayer insulating layer formed thereon.
【0012】[0012]
【発明の実施の形態】本発明の請求項1に記載の発明
は、Moを主成分とする下層金属膜とAlを主成分とす
る上層金属膜との積層膜のパターン形状において、前記
積層膜を一度にエッチングする工程と、Alを主成分と
する前記上層金属膜を選択的にエッチングし所定の形状
に加工する工程を有することを特徴とする積層膜の形状
加工方法としたものであり、積層膜エッチング後に上層
金属膜のみを選択的にエッチング加工する。これによ
り、積層膜の端面形状が安定し、以降工程でこの上に形
成される薄膜などのカバレッジ特性を損なうことがない
という作用を有する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention according to claim 1 of the present invention is characterized in that, in the pattern shape of a laminated film of a lower metal film mainly composed of Mo and an upper metal film mainly composed of Al, At once, and a method of processing the shape of the laminated film, characterized by comprising a step of selectively etching the upper metal film containing Al as a main component and processing it into a predetermined shape, After etching the stacked film, only the upper metal film is selectively etched. This has the effect of stabilizing the end face shape of the laminated film and not impairing the coverage characteristics of a thin film and the like formed thereon in subsequent steps.
【0013】本発明の請求項2に記載の発明は、Alを
主成分とする上層金属膜を選択的にエッチングし所定の
形状に加工する工程において、少なくともりん酸を含む
エッチング液でエッチングすることを特徴とする請求項
1記載の積層膜の形状加工方法としたものであり、りん
酸を含むエッチング液により容易に選択的にエッチング
加工でき、また上層金属膜以外の薄膜がこのエッチング
液に対するエッチング速度が遅い場合に有用であるとい
う作用を有する。According to a second aspect of the present invention, in the step of selectively etching the upper metal film mainly composed of Al and processing it into a predetermined shape, etching is performed with an etching solution containing at least phosphoric acid. 2. The method for processing the shape of a laminated film according to claim 1, wherein etching can be easily and selectively performed by an etching solution containing phosphoric acid, and thin films other than the upper metal film are etched by the etching solution. This has an effect that it is useful when the speed is low.
【0014】本発明の請求項3に記載の発明は、Alを
主成分とする上層金属膜を選択的にエッチングし所定の
形状に加工する工程において、有機系アルカリ性エッチ
ング液でエッチングすることを特徴とする請求項1記載
の積層膜の形状加工方法としたものであり、有機系アル
カリ性エッチング液により容易に選択的にエッチング加
工でき、また上層金属膜以外の薄膜がこのエッチング液
に対するエッチング速度が遅い場合に有用であるという
作用を有する。According to a third aspect of the present invention, in the step of selectively etching the upper metal film mainly composed of Al and processing it into a predetermined shape, the upper metal film is etched with an organic alkaline etchant. The method for processing the shape of a laminated film according to claim 1, which can be easily and selectively etched by an organic alkaline etching solution, and a thin film other than the upper metal film has a low etching rate with respect to this etching solution. It has the effect of being useful in some cases.
【0015】本発明の請求項4に記載の発明は、Alを
主成分とする上層金属膜を選択的にエッチングし所定の
形状に加工する工程において、少なくともテトラ・メチ
ル・アンモニウム・ハイドロオキサイド(以下、TMA
Hと略記)を含むアルカリ性エッチング液でエッチング
することを特徴とする請求項1記載の積層膜の形状加工
方法としたものであり、少なくともTMAHを含むアル
カリ性エッチング液により容易に選択的にエッチング加
工でき、また上層金属膜以外の薄膜がこのエッチング液
に対するエッチング速度が遅い場合に有用であるという
作用を有する。According to a fourth aspect of the present invention, in the step of selectively etching the upper metal film containing Al as a main component and processing it into a predetermined shape, at least tetra-methyl-ammonium hydroxide (hereinafter referred to as "tetra-methyl-ammonium hydroxide") is used. , TMA
H), which is an etching method using an alkaline etchant containing H.). The method according to claim 1, wherein the etching process can be easily and selectively performed with an alkaline etchant containing at least TMAH. In addition, a thin film other than the upper metal film has an effect that it is useful when the etching rate with respect to this etching solution is low.
【0016】本発明の請求項5に記載の発明は、Moを
主成分とする下層金属膜が、少なくともWを0.5原子
%以上30原子%以下含む合金であることを特徴とする
請求項1〜請求項4のいずれかに記載の積層膜の形状加
工方法としたものであり、Mo−Wの合金を用いること
によってMo単体よりも耐湿性などの膜の安定性が向上
し、またWを0.5原子%以上30原子%以下含む合金
であれば硝酸を含むAlのエッチング液で容易にエッチ
ングが可能であり、W濃度によってエッチング速度を制
御できるという作用を有する。According to a fifth aspect of the present invention, the lower metal film containing Mo as a main component is an alloy containing at least 0.5 atomic% and not more than 30 atomic% of W. A method for processing the shape of a laminated film according to any one of claims 1 to 4, wherein the use of a Mo-W alloy improves the stability of the film such as moisture resistance as compared with Mo alone, and the W An alloy containing 0.5 atomic% or more and 30 atomic% or less can be easily etched with an Al etchant containing nitric acid, and has an effect that the etching rate can be controlled by the W concentration.
【0017】本発明の請求項6に記載の発明は、Alを
主成分とする上層金属膜が、少なくともZrを0.5原
子%以上10原子%以下含む合金であることを特徴とす
る請求項1〜請求項5のいずれかに記載の積層膜の形状
加工方法としたものであり、Al−Zr合金はヒロック
の発生に関する耐熱性が高いため、熱工程に対する膜の
安定性が良いという作用を有する。According to a sixth aspect of the present invention, the upper metal film containing Al as a main component is an alloy containing at least 0.5 atomic% and not more than 10 atomic% of Zr. The method for processing a shape of a laminated film according to any one of claims 1 to 5, wherein the Al-Zr alloy has high heat resistance with respect to generation of hillocks, and thus has an effect that the film has good stability to a heat process. Have.
【0018】本発明の請求項7に記載の発明は、Alを
主成分とする上層金属膜が、少なくともNdを2原子%
以上5原子%以下含む合金であることを特徴とする請求
項1〜請求項5のいずれかに記載の積層膜の形状加工方
法としたものであり、Al−Nd合金はヒロックの発生
に関する耐熱性が高いため、熱工程に対する膜の安定性
が良いという作用を有する。According to a seventh aspect of the present invention, the upper metal film mainly composed of Al contains at least Nd at 2 atomic%.
The method for processing the shape of a laminated film according to any one of claims 1 to 5, characterized in that the Al-Nd alloy is heat resistant to hillock generation. Has an effect that the stability of the film to the thermal process is good.
【0019】本発明の請求項8に記載の発明は、絶縁性
基板の上に半導体層、ゲート絶縁層、ゲート電極を順に
積層してなる薄膜トランジスタの製造工程において、ゲ
ート電極を形成する工程が、Moを主成分とする下層金
属膜とAlを主成分とする上層金属膜との積層膜を堆積
する工程と、前記積層膜を一度にエッチングし所定の形
状に加工する工程と、前記エッチング時に使用したエッ
チングマスク材を残したままAlを主成分とする前記上
層金属膜の端面を選択的にエッチングする工程を有する
ことを特徴とする薄膜トランジスタの製造方法としたも
のである。これは、積層ゲート電極エッチング時のエッ
チングマスクを残した状態で、さらに上層金属膜を選択
的にエッチングする。これにより、下層金属膜の端面よ
りも上層金属膜の端面のサイドエッチングを進行させ
る。従って、積層ゲート電極の両端面がほぼ揃うか段々
形状になり、以降工程でこの上に形成される層間絶縁層
のカバレッジ特性を損なうことがないという作用を有す
る。According to an eighth aspect of the present invention, in the manufacturing process of a thin film transistor in which a semiconductor layer, a gate insulating layer, and a gate electrode are sequentially laminated on an insulating substrate, the step of forming the gate electrode comprises: A step of depositing a laminated film of a lower metal film mainly composed of Mo and an upper metal film mainly composed of Al, a step of etching the laminated film at a time and processing it into a predetermined shape, and a step of using the etching. A method of manufacturing a thin film transistor, comprising a step of selectively etching an end face of the upper metal film mainly containing Al while leaving the etched mask material. In this method, the upper metal film is further selectively etched while leaving the etching mask for etching the stacked gate electrode. Thereby, the side etching of the end surface of the upper metal film proceeds more than the end surface of the lower metal film. Therefore, both end surfaces of the stacked gate electrode are substantially aligned or have a step-like shape, which has the effect of not impairing the coverage characteristics of the interlayer insulating layer formed thereon in the subsequent steps.
【0020】本発明の請求項9に記載の発明は、絶縁性
基板の上に半導体層、ゲート絶縁層、ゲート電極を順に
積層してなる薄膜トランジスタの製造工程において、ゲ
ート電極を形成する工程が、Moを主成分とする下層金
属膜とAlを主成分とする上層金属膜との積層膜を堆積
する工程と、前記積層膜を一度にエッチングし所定の形
状に加工する工程と、Alを主成分とする前記上層金属
膜を選択的にエッチングし除去する工程を有することを
特徴とする薄膜トランジスタの製造方法としたものであ
る。これは、積層ゲート電極エッチング後、上層金属膜
のみを選択的にエッチング除去する。これにより、下層
金属膜のみが残りゲート電極の端面形状が安定し、以降
工程でこの上に形成される層間絶縁層のカバレッジ特性
を損なうことがないという作用を有する。According to a ninth aspect of the present invention, in the manufacturing process of a thin film transistor in which a semiconductor layer, a gate insulating layer, and a gate electrode are sequentially laminated on an insulating substrate, the step of forming the gate electrode includes: Depositing a laminated film of a lower metal film mainly composed of Mo and an upper metal film mainly composed of Al, etching the laminated film at a time and processing it into a predetermined shape, And selectively removing the upper metal film by etching. This means that after etching the stacked gate electrode, only the upper metal film is selectively removed by etching. This has the effect that only the lower metal film remains and the end face shape of the gate electrode is stabilized, and the coverage characteristics of the interlayer insulating layer formed thereon in the subsequent steps are not impaired.
【0021】本発明の請求項10に記載の発明は、Al
を主成分とする上層金属膜を選択的にエッチングし所定
の形状に加工する工程において、少なくともりん酸を含
むエッチング液でエッチングすることを特徴とする請求
項8または請求項9記載の薄膜トランジスタの製造方法
としたものであるが、りん酸を含むエッチング液により
容易に選択的にエッチング加工でき、また上層金属膜以
外の薄膜がこのエッチング液に対するエッチング速度が
遅い場合に有用であるという作用を有する。[0021] The invention according to claim 10 of the present invention is characterized in that
10. The method of manufacturing a thin film transistor according to claim 8, wherein, in the step of selectively etching the upper metal film mainly composed of: and processing it into a predetermined shape, etching is performed with an etchant containing at least phosphoric acid. Although this method is employed, it can be easily and selectively etched by an etching solution containing phosphoric acid, and is effective when a thin film other than the upper metal film has a low etching rate with respect to this etching solution.
【0022】本発明の請求項11に記載の発明は、Al
を主成分とする上層金属膜を選択的にエッチングし所定
の形状に加工する工程において、有機系アルカリ性エッ
チング液でエッチングすることを特徴とする請求項8ま
たは請求項9記載の薄膜トランジスタの製造方法とした
ものであり、有機系アルカリ性エッチング液により容易
に選択的にエッチング加工でき、また上層金属膜以外の
薄膜がこのエッチング液に対するエッチング速度が遅い
場合に有用であるという作用を有する。The invention according to claim 11 of the present invention is characterized in that
10. The method of manufacturing a thin film transistor according to claim 8 or 9, wherein the step of selectively etching the upper metal film mainly composed of: and processing it into a predetermined shape is performed with an organic alkaline etchant. It has an effect that it can be easily and selectively etched by an organic alkaline etching solution, and is useful when a thin film other than the upper metal film has a low etching rate with respect to this etching solution.
【0023】本発明の請求項12に記載の発明は、Al
を主成分とする上層金属膜を選択的にエッチングし所定
の形状に加工する工程において、少なくともTMAHを
含むアルカリ性エッチング液でエッチングすることを特
徴とする請求項8または請求項9記載の薄膜トランジス
タの製造方法としたものであり、少なくともTMAHを
含むアルカリ性エッチング液により容易に選択的にエッ
チング加工でき、また上層金属膜以外の薄膜がこのエッ
チング液に対するエッチング速度が遅い場合に有用であ
るという作用を有する。According to a twelfth aspect of the present invention, Al
10. The method of manufacturing a thin film transistor according to claim 8, wherein in the step of selectively etching the upper metal film mainly composed of: and processing it into a predetermined shape, etching is performed with an alkaline etchant containing at least TMAH. This method can be easily and selectively etched by an alkaline etching solution containing at least TMAH, and is effective when a thin film other than the upper metal film has a low etching rate with respect to this etching solution.
【0024】本発明の請求項13に記載の発明は、Mo
を主成分とする下層金属膜が、少なくともWを0.5原
子%以上30原子%以下含む合金であることを特徴とす
る請求項8〜請求項12のいずれかに記載の薄膜トラン
ジスタの製造方法としたものであり、Mo−Wの合金を
用いることによってMo単体よりも耐湿性などの膜の安
定性が向上し、またWを0.5原子%以上10原子%以
下含む合金であれば硝酸を含むAlのエッチング液で容
易にエッチングが可能であり、W濃度によってエッチン
グ速度を制御できるという作用を有する。According to a thirteenth aspect of the present invention, Mo
13. The method of manufacturing a thin film transistor according to claim 8, wherein the lower metal film mainly composed of: an alloy containing at least W in an amount of 0.5 to 30 atomic%. The use of an Mo-W alloy improves the stability of the film such as moisture resistance as compared to Mo alone. In addition, if the alloy contains 0.5 to 10 atomic% of W, nitric acid is used. The etching can be easily performed with an Al etching solution containing Al, and the etching rate can be controlled by the W concentration.
【0025】本発明の請求項14に記載の発明は、Al
を主成分とする上層金属膜が、少なくともZrを0.5
原子%以上30原子%以下含む合金であることを特徴と
する請求項8〜請求項13のいずれかに記載の薄膜トラ
ンジスタの製造方法としたものであり、Al−Zr合金
はヒロックの発生に関する耐熱性が高いため、熱工程に
対する膜の安定性が良いという作用を有する。According to a fourteenth aspect of the present invention, there is provided
The upper metal film mainly composed of:
14. The method for manufacturing a thin film transistor according to claim 8, wherein the alloy is an alloy containing at least 30 at.% And at least 30 at.%, Wherein the Al-Zr alloy has heat resistance with respect to generation of hillocks. Has an effect that the stability of the film to the thermal process is good.
【0026】本発明の請求項15に記載の発明は、Al
を主成分とする上層金属膜が、少なくともNdを2原子
%以上5原子%以下含む合金であることを特徴とする請
求項8〜請求項13のいずれかに記載の薄膜トランジス
タの製造方法としたものであり、Al−Nd合金はヒロ
ックの発生に関する耐熱性が高いため、熱工程に対する
膜の安定性が良いという作用を有する。The invention according to claim 15 of the present invention is characterized in that
14. The method of manufacturing a thin film transistor according to claim 8, wherein the upper layer metal film mainly composed of: an alloy containing at least 2 at% and at most 5 at% of Nd. Since the Al—Nd alloy has high heat resistance with respect to the generation of hillocks, the Al—Nd alloy has an effect that the stability of the film in a heat process is good.
【0027】以下、本発明の実施の形態について、図1
と図2を用いて説明する。 (実施の形態1)図1は本発明の実施の形態1における
薄膜トランジスタ作製工程フロー(断面図)を示すもの
である。Hereinafter, an embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIG. (Embodiment 1) FIG. 1 shows a flow chart (cross-sectional view) of a manufacturing process of a thin film transistor according to Embodiment 1 of the present invention.
【0028】まず、ガラス基板1の上に、半導体層2の
前駆体として、プラズマCVD法により膜厚50nmの
非晶質シリコンを成膜し、フォトリソグラフィーおよび
エッチングを用いて島状に加工する。次に、真空中でも
450℃2時間の熱アニール処理を行い、次工程のレー
ザアニール処理時に非晶質シリコン中の水素が突沸して
膜質を悪化させないように、非晶質シリコン中の水素量
を減少させる。First, amorphous silicon having a thickness of 50 nm is formed as a precursor of the semiconductor layer 2 on the glass substrate 1 by a plasma CVD method, and is processed into an island shape using photolithography and etching. Next, thermal annealing is performed at 450 ° C. for 2 hours even in a vacuum, and the amount of hydrogen in the amorphous silicon is reduced so that the hydrogen in the amorphous silicon does not bump and deteriorate the film quality during the next laser annealing. Decrease.
【0029】レーザアニールは、例えば波長308nm
のXeClレーザを例えば300mJ−cm2程度で照
射し、結晶化させて半導体層2として多結晶シリコンを
形成する。その上に、ゲート絶縁膜4として常圧CVD
法により膜厚100nmの酸化シリコンを形成する。Laser annealing is performed, for example, at a wavelength of 308 nm.
Is irradiated at, for example, about 300 mJ-cm 2 to crystallize to form polycrystalline silicon as the semiconductor layer 2. On top of this, a normal pressure CVD is performed as a gate insulating film 4.
A 100-nm-thick silicon oxide is formed by a method.
【0030】さらに、第1のゲート電極5として膜厚1
00nmのMo−W10原子%と第2のゲート電極6と
して膜厚100nmのAl−Zr0.9原子%の積層膜
をスパッタ法により成膜し、フォトリソグラフィーおよ
びエッチングを用いて加工する。Further, the first gate electrode 5 has a thickness of 1
A laminated film of 100 nm Mo-W 10 atomic% and 100 nm thick Al-Zr 0.9 atomic% as the second gate electrode 6 is formed by a sputtering method, and is processed using photolithography and etching.
【0031】この時のゲート電極層の第1のエッチング
は、例えば40℃のりん酸(比重1.69):硝酸(比
重1.38):酢酸(比重1.05):水=16:1:
2:1(体積比)で混合した混酸のウェットエッチング
により行う。この時のエッチング端面形状は例えば図1
(a)に示すようにひさし状になっている。続いて、フ
ォトレジスト7を除去せずに、例えば40℃のりん酸:
水=16:3(体積比)でゲート電極層の第2のエッチ
ングをして第2のゲート電極層6のサイドエッチングを
進行させて、図1(b)に示す端面形状とする。この形
状制御により、以降工程で形成する層間絶縁層8のガバ
レッジ性を確保できる。The first etching of the gate electrode layer at this time is, for example, phosphoric acid (specific gravity 1.69): nitric acid (specific gravity 1.38): acetic acid (specific gravity 1.05): water = 16: 1 at 40 ° C. :
It is performed by wet etching of a mixed acid mixed at a ratio of 2: 1 (volume ratio). At this time, the etching end face shape is, for example, as shown in FIG.
It has an eaves shape as shown in FIG. Subsequently, without removing the photoresist 7, for example, phosphoric acid at 40 ° C .:
The second etching of the gate electrode layer is performed with water = 16: 3 (volume ratio), and the side etching of the second gate electrode layer 6 is advanced to obtain an end face shape shown in FIG. By this shape control, the coverage of the interlayer insulating layer 8 formed in the subsequent steps can be secured.
【0032】次に図1(c)に示すように、第1のゲー
ト電極層5および第2のゲート電極層6をマスクとして
ドナーとなる燐を半導体層2の一部領域に導入して、ソ
ース・ドレイン領域3を形成する。Next, as shown in FIG. 1C, phosphorus serving as a donor is introduced into a partial region of the semiconductor layer 2 using the first gate electrode layer 5 and the second gate electrode layer 6 as a mask. Source / drain regions 3 are formed.
【0033】このとき、例えば高周波放電プラズマによ
りガスを分解して少なくとも導入すべき元素を含むイオ
ンを生成しそのイオンを質量分離をせずに加速電圧によ
って加速して活性半導体薄層に導入する方法(イオン・
ドーピング法)によって、水素ガスで希釈したホスフィ
ンガスを用いてドナーとなる燐を導入することにより、
400℃30分程度の熱処理によって充分に不純物を活
性化することができる。At this time, for example, a method in which a gas is decomposed by high-frequency discharge plasma to generate ions containing at least the element to be introduced, and the ions are accelerated by an accelerating voltage without mass separation and introduced into the active semiconductor thin layer (ion·
Doping method), by introducing phosphorus as a donor using phosphine gas diluted with hydrogen gas,
Impurities can be sufficiently activated by heat treatment at 400 ° C. for about 30 minutes.
【0034】そして、図1(d)に示すように、層間絶
縁層8として例えば常圧CVDにより酸化シリコンを4
00nmを形成した後、フォトリソグラフィーおよびエ
ッチングによってコンタクトホールを形成する。Then, as shown in FIG. 1D, as the interlayer insulating layer 8, for example, silicon oxide
After forming a thickness of 00 nm, a contact hole is formed by photolithography and etching.
【0035】さらに、ソース・ドレイン電極9を、例え
ば膜厚100nmのTiおよび膜厚400nmのAlを
スパッタ法により成膜・エッチングして形成する。最後
に、水素雰囲気中で350℃60分アニール処理を施
し、半導体層2およびソース・ドレイン領域3の多結晶
シリコン中の欠陥を補償して薄膜トランジスタが完成す
る。Further, the source / drain electrodes 9 are formed by forming and etching, for example, Ti having a thickness of 100 nm and Al having a thickness of 400 nm by sputtering. Finally, annealing is performed at 350 ° C. for 60 minutes in a hydrogen atmosphere to compensate for defects in the polycrystalline silicon in the semiconductor layer 2 and the source / drain regions 3, thereby completing the thin film transistor.
【0036】以上のように構成されたこの実施の形態1
の薄膜トランジスタには、次の効果がある。ゲート電極
層の第1のエッチング後には、端面形状は例えば図1
(a)のようにひさし状になっている。その後のゲート
電極層の第2のエッチングにより、第2のゲート電極層
6のサイドエッチングにより形状制御し、図1(b)の
端面形状とする。これにより、層間絶縁層8のガバレッ
ジ性を良好にし、ゲート電極層5,6とソース・ドレイ
ン電極9との絶縁性の良い薄膜トランジスタが得られ
る。The first embodiment configured as described above
The thin film transistor has the following effects. After the first etching of the gate electrode layer, the end face shape is, for example, as shown in FIG.
As shown in FIG. The shape of the second gate electrode layer 6 is controlled by the side etching of the second gate electrode layer 6 by the second etching of the subsequent gate electrode layer to obtain the end face shape shown in FIG. As a result, the coverage of the interlayer insulating layer 8 is improved, and a thin film transistor having good insulating properties between the gate electrode layers 5 and 6 and the source / drain electrodes 9 is obtained.
【0037】(実施の形態2)図2は本発明の実施の形
態2における薄膜トランジスタ作製工程フロー(断面
図)を示すものである。以下に、この図を用いて実施の
形態2を説明する。まず、ガラス基板1の上に、半導体
層2の前駆体として、プラズマCVD法により膜厚50
nmの非晶質シリコンを成膜し、フォトリソグラフィー
およびエッチングを用いて島状に加工する。次に、真空
中で450℃2時間の熱アニール処理を行い、次工程の
レーザアニール処理時に非晶質シリコン中の水素が突沸
して膜質を悪化させないように、非晶質シリコン中の水
素量を減少させる。レーザアニールは、例えば波長30
8nmのXeClレーザを例えば300mJ/cm2程
度で照射し、結晶化させて半導体層2として多結晶シリ
コンを形成する。その上に、ゲート絶縁層4として常圧
CVD法により膜厚100nmの酸化シリコンおよびス
パッタ法により膜厚50nmのTaOxの積層膜を形成
する。(Embodiment 2) FIG. 2 shows a flow chart (cross-sectional view) of a manufacturing process of a thin film transistor according to Embodiment 2 of the present invention. The second embodiment will be described below with reference to FIG. First, a film thickness of 50 was formed on a glass substrate 1 as a precursor of a semiconductor layer 2 by a plasma CVD method.
An amorphous silicon film having a thickness of nm is formed and processed into an island shape using photolithography and etching. Next, thermal annealing at 450 ° C. for 2 hours is performed in a vacuum, and the amount of hydrogen in the amorphous silicon is reduced so that the hydrogen in the amorphous silicon does not boil during the next laser annealing to deteriorate the film quality. Decrease. Laser annealing is performed, for example, at a wavelength of 30.
An 8 nm XeCl laser is irradiated at, for example, about 300 mJ / cm 2 and crystallized to form polycrystalline silicon as the semiconductor layer 2. Thereon, a stacked film of 100 nm thick silicon oxide by a normal pressure CVD method and 50 nm thick TaOx film by a sputtering method is formed as the gate insulating layer 4.
【0038】さらに、第1のゲート電極5として膜厚1
00nmのMo−W10原子%と第2のゲート電極6と
して膜厚100nmのAlの積層膜をスパッタ法により
成膜し、フォトリソグラフィーおよびエッチングを用い
て加工する。この時のゲート電極層のエッチングは、例
えば40℃のりん酸(比重1.69):硝酸(比重1.
38):酢酸(比重1.05):水=16:1:2:1
(体積比)で混合した混酸のウェットエッチングにより
行う。この時のエッチング端面形状は例えば図2(a)
のようにひさし状になっている。次にフォトリソグラフ
ィおよびドライエッチングにより、ゲート絶縁膜4の上
層のTaOxを図2(b)の様に加工する。次に、第1
のゲート電極層5および第2のゲート電極層6をマスク
としてドナーとなる燐を半導体層2の一部領域にイオン
・ドーピング法を用いて導入し、ソース・ドレイン領域
3を形成する。また、このときTaOxで覆われていた
領域に注入される燐は、ソース・ドレイン領域3よりも
少なく、LDD(ライトリィー・ドープト・ドレイン)
領域10が形成される。Further, the first gate electrode 5 has a film thickness of 1
A 100 nm thick Al laminated film is formed as the second gate electrode 6 by sputtering with a thickness of 10 nm of Mo-W of 10 nm and processed by photolithography and etching. At this time, the gate electrode layer is etched by, for example, phosphoric acid (specific gravity 1.69): nitric acid (specific gravity 1.40) at 40 ° C.
38): acetic acid (specific gravity 1.05): water = 16: 1: 2: 1
It is performed by wet etching of a mixed acid mixed at (volume ratio). At this time, the shape of the etched end face is, for example, as shown in FIG.
It is shaped like an eave. Next, TaOx in the upper layer of the gate insulating film 4 is processed as shown in FIG. 2B by photolithography and dry etching. Next, the first
Using the gate electrode layer 5 and the second gate electrode layer 6 as masks, phosphorus serving as a donor is introduced into a partial region of the semiconductor layer 2 by using an ion doping method to form a source / drain region 3. At this time, the amount of phosphorus implanted in the region covered with TaOx is smaller than that in the source / drain region 3, and the region is doped with LDD (lightly doped drain).
Region 10 is formed.
【0039】本実施例の場合、100nmのMo−Wだ
けでは、イオンドーピング時のチャネル領域に対する不
純物の阻止能が不足しており、第2のゲート電極層6の
100nmのAlによって阻止能を確保している。その
後、第2のゲート電極層6をマスクとして、TaOxを
ドライエッチングにより除去する。このTaOxを除去
する工程は、本実施例により作成したLDD構造のトラ
ンジスタ特性を十分に引き出すために必要な工程であ
り、これはイオンドーピング工程などで発生したLDD
領域のTaOx中の電荷による影響を無くすために必要
である。In the case of this embodiment, the Mo-W of 100 nm alone does not have sufficient stopping power for impurities in the channel region during ion doping, and the stopping power is secured by 100 nm Al of the second gate electrode layer 6. doing. Thereafter, using the second gate electrode layer 6 as a mask, TaOx is removed by dry etching. This step of removing TaOx is necessary to sufficiently bring out the transistor characteristics of the LDD structure formed according to the present embodiment.
It is necessary to eliminate the influence of the charge in TaOx in the region.
【0040】また、このTaOx除去するときのマスク
としては、マスク合わせ精度に関係してくるフォトレジ
ストは使用できない。このため、ゲート電極層をマスク
にし、TaOxのドライエッチングを例えばCF4+O2
ガスで行うのが最も容易である。このエッチングに対し
て、Mo−W10原子%の第1のゲート電極層5はエッ
チングされるためマスクとして働かないので、その上層
に第2のゲート電極層のAlを使用しそれをマスクとし
ている。As a mask for removing the TaOx, a photoresist which is related to mask alignment accuracy cannot be used. Therefore, using the gate electrode layer as a mask, dry etching of TaOx is performed, for example, by CF 4 + O 2.
It is easiest to do with gas. For this etching, the first gate electrode layer 5 of 10 atomic% of Mo-W does not work as a mask because it is etched. Therefore, Al of the second gate electrode layer is used as an upper layer and used as a mask.
【0041】このTaOxを除去した後、例えば40℃
のりん酸:水=16:3(体積比)で第2のゲート電極
層として残るため、その端面形状は図2(c)のように
なる。したがって、以降工程で形成する層間絶縁層8の
ガバレッジ特性を確保できる。その層間絶縁層8として
例えば常圧CVDにより酸化シリコンを400nmを形
成した後、フォトリソグラフィーおよびエッチングによ
ってコンタクトホールを形成する。さらに、ソース・ド
レイン電極9を、例えば膜厚100nmのTiおよび膜
厚400nmのAlをスパッタ法により成膜・エッチン
グして形成する。最後に、水素雰囲気中で350℃60
分アニール処理を施し、半導体層2およびソース・ドレ
イン領域3の多結晶シリコン中の欠陥を補償して薄膜ト
ランジスタが完成する。After removing this TaOx, for example, at 40 ° C.
Since phosphoric acid: water = 16: 3 (volume ratio) remains as the second gate electrode layer, its end face shape is as shown in FIG. Therefore, the coverage characteristics of the interlayer insulating layer 8 formed in the subsequent steps can be secured. After 400 nm of silicon oxide is formed as the interlayer insulating layer 8 by, for example, normal pressure CVD, a contact hole is formed by photolithography and etching. Further, the source / drain electrodes 9 are formed by, for example, depositing and etching Ti having a thickness of 100 nm and Al having a thickness of 400 nm by a sputtering method. Finally, in a hydrogen atmosphere at 350 ° C. 60
A minute annealing process is performed to compensate for the defects in the polycrystalline silicon of the semiconductor layer 2 and the source / drain regions 3 to complete the thin film transistor.
【0042】以上のように構成されたこの実施の形態2
の薄膜トランジスタには、次の効果がある。ゲート電極
層の第1のエッチング後には、端面形状は例えば図2
(a)のようにひさし状になっている。その後のゲート
電極層の第2のエッチングにより、第2のゲート電極層
6のサイドエッチングにより形状制御し、図2(c)の
端面形状とする。これにより、層間絶縁膜8のガバレッ
ジ性を良好にし、ゲート電極層5,6とソース・ドレイ
ン電極9との絶縁性の良い薄膜トランジスタが得られ
る。また、第1のゲート電極層5に用いたMo系合金は
耐湿性などに関して比較的不安定な材料であるため、上
層に層間絶縁層8を形成する直前までの間に極力表面を
大気中に出さないで変質を防ぐ効果もある。The second embodiment configured as described above
The thin film transistor has the following effects. After the first etching of the gate electrode layer, the end face shape is, for example, as shown in FIG.
As shown in FIG. The shape of the second gate electrode layer 6 is controlled by the side etching of the second gate electrode layer 6 by the second etching of the gate electrode layer thereafter to obtain the end face shape shown in FIG. As a result, the coverage of the interlayer insulating film 8 is improved, and a thin film transistor having good insulation between the gate electrode layers 5 and 6 and the source / drain electrodes 9 is obtained. Further, since the Mo-based alloy used for the first gate electrode layer 5 is a material which is relatively unstable with respect to moisture resistance and the like, its surface is kept in the air as much as possible just before forming the upper interlayer insulating layer 8. There is also the effect of preventing deterioration without giving it out.
【0043】なお、実施の形態1,2では、半導体層の
前駆体の形成方法としてプラズマCVD法を用いたが、
減圧CVD法,スパッタ法,真空蒸着法,または光CV
D法など、所定の前駆体を形成できるものなら何でもよ
い。In the first and second embodiments, a plasma CVD method is used as a method for forming a precursor of a semiconductor layer.
Low pressure CVD, sputtering, vacuum deposition, or optical CV
Any method that can form a predetermined precursor, such as Method D, may be used.
【0044】なお、実施の形態1,2では、半導体層の
前駆体を結晶化するためにXeClレーザ光を照射した
が、これは前駆体を結晶化できる方法ならば何でもよ
く、Arイオンレーザ光の照射や炉による熱アニールな
どでもよい。In the first and second embodiments, XeCl laser light is applied to crystallize the precursor of the semiconductor layer. However, any method can be used as long as the precursor can be crystallized. Irradiation or thermal annealing in a furnace may be used.
【0045】なお、実施の形態1,2では、半導体層と
して多結晶シリコンを用いたが、半導体として働くもの
なら何でもよく、非晶質シリコン,微結晶シリコン,単
結晶シリコンや、ゲルマニウム,シリコンゲルマニウ
ム,ガリウム砒素などでもよい。In the first and second embodiments, polycrystalline silicon is used as the semiconductor layer. However, any material that functions as a semiconductor may be used, such as amorphous silicon, microcrystalline silicon, single crystal silicon, germanium, silicon germanium. Or gallium arsenide.
【0046】なお、実施の形態1,2では、ゲート絶縁
層として常圧CVD法により形成したSiO2を用いた
が、これは酸化シリコンなら何でもよく、例えば減圧C
VD法,プラズマCVD法,スパッタ法,またはECR
−CVD法などの成膜手法を用いて形成した酸化シリコ
ンなどでもよい。In the first and second embodiments, SiO2 formed by the normal pressure CVD method is used as the gate insulating layer, but any material may be used as long as it is silicon oxide.
VD method, plasma CVD method, sputtering method, or ECR
-Silicon oxide or the like formed using a film formation technique such as a CVD method may be used.
【0047】なお、実施の形態2では、ゲート絶縁膜と
してスパッタ法により形成したTaOxを用いたが、こ
れはゲート絶縁層として働くものなら何でもよく、例え
ば減圧CVD法,プラズマCVD法,スパッタ法,また
はECR−CVD法などの成膜手法を用いて形成したS
iNxなどでもよい。In the second embodiment, TaOx formed by a sputtering method is used as a gate insulating film. However, any material can be used as long as it functions as a gate insulating layer. For example, low-pressure CVD, plasma CVD, sputtering, Alternatively, S formed by using a film forming technique such as ECR-CVD
iNx or the like may be used.
【0048】なお、実施の形態1,2では、第1のゲー
ト電極5としてMo−W10原子%を用いたが、これ
は、Moを主成分とする材料で硝酸でエッチング可能で
ありりん酸でエッチングされないものなら何でもよく、
MoやMoを主成分とし少なくともWを0.5原子%以
上30原子%以下を含む合金などでもよい。In the first and second embodiments, the first gate electrode 5 is made of 10 atomic% of Mo-W, but is made of a material containing Mo as a main component, which can be etched with nitric acid and which is made of phosphoric acid. Whatever is not etched,
Mo or an alloy containing Mo as a main component and containing at least 0.5 atomic% or more and 30 atomic% or less of W may be used.
【0049】なお、実施の形態1,2では第2のゲート
電極6として、それぞれAl−Zr0.9原子%,Al
を用いたが、これはAlを主成分とする金属なら何でも
よく、AlやAlを主成分とし少なくともZrを0.5
原子%以上10原子%以下を含む合金などでもよく、ま
た例えばAlを主成分とし少なくともNdを2原子%以
上5原子%以下を含む合金などでもよい。In the first and second embodiments, the second gate electrode 6 is made of 0.9 atomic% of Al—Zr,
However, any metal may be used as long as it is a metal containing Al as a main component.
An alloy containing at least 10 atomic% and not more than atomic% may be used. For example, an alloy containing Al as a main component and containing at least Nd at least 2 atomic% and not more than 5 atomic% may be used.
【0050】なお、実施の形態1,2では、所定の元素
を導入する方法としてイオン・ドーピング法を用いた
が、これは所定の元素を導入できる方法ならば何でもよ
く、イオン注入法やプラズマドーピング法などでもよ
い。In the first and second embodiments, an ion doping method is used as a method for introducing a predetermined element. However, any method capable of introducing a predetermined element may be used. It may be a law.
【0051】なお、実施の形態1,2では、ソース・ド
レイン領域を形成するドナーとして燐を用いたが、これ
はnチャンネルの薄膜トランジスタを作製する場合には
砒素などドナーとして働くものならなんでもよく、pチ
ャネルの薄膜トランジスタを作製する場合にはアルミニ
ウムやほう素などアクセプターとして働くものならば何
でもよい。In the first and second embodiments, phosphorus is used as a donor for forming the source / drain regions. However, in the case of manufacturing an n-channel thin film transistor, any material that functions as a donor such as arsenic may be used. In the case of manufacturing a p-channel thin film transistor, any material that works as an acceptor, such as aluminum or boron, may be used.
【0052】なお、実施の形態1,2では、ソース・ド
レイン電極としてTiとAlの積層膜を用いたが、これ
は電極として働くものなら何でもよく、たとえばTi,
Cr,Ta,Mo,Alなどの金属や不純物を大量にド
ープした多結晶シリコンやITOなどの透明導電層など
でもよい。In the first and second embodiments, the laminated film of Ti and Al is used as the source / drain electrodes. However, any film that functions as an electrode may be used.
A transparent conductive layer such as polycrystalline silicon or ITO that is heavily doped with a metal such as Cr, Ta, Mo, or Al or an impurity may be used.
【0053】なお、実施の形態1,2では、層間絶縁層
として常圧CVD法により形成したSiO2を用いた
が、これは絶縁層として働くものなら何でもよく、例え
ば減圧CVD法,プラズマCVD法,スパッタ法,また
はECR−CVD法などの成膜手法を用いて形成した窒
化シリコンや酸化タンタルなどでもよい。In the first and second embodiments, SiO2 formed by the normal pressure CVD method is used as the interlayer insulating layer. However, any material can be used as long as it functions as an insulating layer. For example, low pressure CVD method, plasma CVD method, Silicon nitride, tantalum oxide, or the like formed using a film formation technique such as a sputtering method or an ECR-CVD method may be used.
【0054】なお、実施の形態1,2では、ガラス基板
を用いたが、これは表面が絶縁性のものならば何でもよ
く、プラスチック基板や表面に酸化シリコンを形成した
結晶シリコン基板や金属板などでもよい。In the first and second embodiments, a glass substrate is used, but any glass substrate may be used as long as it has an insulating surface, such as a plastic substrate, a crystalline silicon substrate having silicon oxide formed on the surface, a metal plate, or the like. May be.
【0055】なお、実施の形態1,2では、第2のゲー
ト電極層を選択的にエッチングする工程でりん酸:水=
16:3(体積比)を用いたが、これは第2のゲート電
極層6のエッチング選択比が第1のゲート電極層5に対
して充分あるものなら何でもよく、たとえばりん酸と酢
酸と水の酸性エッチング液やテトラ・メチル・アンモニ
ウム・ハイドロオキサンド(TMAH)を主成分とする
アルカリ性エッチング液などでもよい。In the first and second embodiments, the step of selectively etching the second gate electrode layer involves phosphoric acid: water =
A ratio of 16: 3 (volume ratio) was used as long as the etching selectivity of the second gate electrode layer 6 was sufficient for the first gate electrode layer 5, for example, phosphoric acid, acetic acid and water. Or an alkaline etching solution containing tetramethylammonium hydroxide (TMAH) as a main component.
【0056】[0056]
【発明の効果】以上のように本発明によれば、Moを主
成分とする下層金属膜とAlを主成分とする上層金属膜
との積層のゲート電極の端面形状を制御し、層間絶縁層
の絶縁特性を低下させない薄膜トランジスタの製造する
ことができるという有効な効果が得られる。As described above, according to the present invention, it is possible to control the shape of the end face of the gate electrode of the laminated layer of the lower metal film mainly composed of Mo and the upper metal film mainly composed of Al, and An effective effect of being able to manufacture a thin film transistor which does not deteriorate the insulating characteristics of the present invention can be obtained.
【図1】本発明の実施の形態1における薄膜トランジス
タの製造工程の断面図FIG. 1 is a cross-sectional view illustrating a manufacturing process of a thin film transistor in Embodiment 1 of the present invention.
【図2】本発明の実施の形態2における薄膜トランジス
タの製造工程の断面図FIG. 2 is a sectional view of a manufacturing process of a thin film transistor according to Embodiment 2 of the present invention.
【図3】従来例の薄膜トランジスタの断面図FIG. 3 is a sectional view of a conventional thin film transistor.
1 ガラス基板 2 半導体層 3 ソース・ドレイン領域 4 ゲート絶縁層 5 第1のゲート電極層 6 第2のゲート電極層 7 フォトレジスト 8 層間絶縁層 9 ソース・ドレイン電極 10 LDD領域 REFERENCE SIGNS LIST 1 glass substrate 2 semiconductor layer 3 source / drain region 4 gate insulating layer 5 first gate electrode layer 6 second gate electrode layer 7 photoresist 8 interlayer insulating layer 9 source / drain electrode 10 LDD region
フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/3205 H01L 21/88 R 21/336 29/78 617V (72)発明者 小林 郁典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内Continued on the front page (51) Int.Cl. 6 Identification symbol FI H01L 21/3205 H01L 21/88 R 21/336 29/78 617V (72) Inventor Ikunori Kobayashi 1006 Kazuma, Kazuma, Osaka Matsushita Electric Industrial Co., Ltd. In company
Claims (15)
主成分とする上層金属膜との積層膜のパターン形成にお
いて、前記積層膜を一度にエッチングする工程と、Al
を主成分とする前記上層金属膜を選択的にエッチングし
所定の形状に加工する工程を有することを特徴とする積
層膜の形状加工方法。In a pattern formation of a laminated film of a lower metal film mainly composed of Mo and an upper metal film mainly composed of Al, a step of etching the laminated film at a time,
A process of selectively etching the upper metal film mainly composed of: and processing the upper metal film into a predetermined shape.
にエッチングし所定の形状に加工する工程において、少
なくともりん酸を含むエッチング液でエッチングするこ
とを特徴とする請求項1記載の積層膜の形状加工方法。2. The lamination according to claim 1, wherein in the step of selectively etching the upper metal film mainly containing Al and processing it into a predetermined shape, etching is performed with an etching solution containing at least phosphoric acid. Method of processing the shape of the film.
にエッチングし所定の形状に加工する工程において、有
機系アルカリ性エッチング液でエッチングすることを特
徴とする請求項1記載の積層膜の形状加工方法。3. The laminated film according to claim 1, wherein in the step of selectively etching the upper metal film containing Al as a main component and processing it into a predetermined shape, the upper metal film is etched with an organic alkaline etchant. Shape processing method.
にエッチングし所定の形状に加工する工程において、少
なくともテトラ・メチル・アンモニウム・ハイドロオキ
サイドを含むアルカリ性エッチング液でエッチングする
ことを特徴とする請求項1記載の積層膜の形状加工方
法。4. The step of selectively etching an upper metal film containing Al as a main component and processing it into a predetermined shape is characterized by etching with an alkaline etching solution containing at least tetramethylammonium hydroxide. The method for processing the shape of a laminated film according to claim 1.
くともWを0.5原子%以上30原子%以下含む合金で
あることを特徴とする請求項1〜請求項4のいずれかに
記載の積層膜の形状加工方法。5. The metal film according to claim 1, wherein the lower metal film containing Mo as a main component is an alloy containing at least 0.5 atomic% and not more than 30 atomic% of W. Of forming a laminated film.
くともZrを0.5原子%以上10原子%以下含む合金
であることを特徴とする請求項1〜請求項5のいずれか
に記載の積層膜の形状加工方法。6. The method according to claim 1, wherein the upper metal film mainly composed of Al is an alloy containing at least 0.5 at% and at most 10 at% of Zr. Of forming a laminated film.
くともNdを2原子%以上5原子%以下含む合金である
ことを特徴とする請求項1〜請求項5のいずれかに記載
の積層膜の形状加工方法。7. The lamination according to claim 1, wherein the upper metal film containing Al as a main component is an alloy containing at least 2 at% to 5 at% of Nd. Method of processing the shape of the film.
層、ゲート電極を順に積層してなる薄膜トランジスタの
製造工程において、 ゲート電極を形成する工程が、Moを主成分とする下層
金属膜とAlを主成分とする上層金属膜との積層膜を堆
積する工程と、前記積層膜を一度にエッチングし所定の
形状に加工する工程と、前記エッチング時に使用したエ
ッチングマスク材を残したままAlを主成分とする前記
上層金属膜の端面を選択的にエッチングする工程を有す
ることを特徴とする薄膜トランジスタの製造方法。8. A manufacturing process of a thin film transistor in which a semiconductor layer, a gate insulating layer, and a gate electrode are sequentially stacked on an insulating substrate, wherein the step of forming the gate electrode includes the step of forming a lower metal film containing Mo as a main component. A step of depositing a laminated film with an upper metal film containing Al as a main component, a step of etching the laminated film at a time and processing it into a predetermined shape, and removing Al while leaving an etching mask material used at the time of the etching. A method for manufacturing a thin film transistor, comprising a step of selectively etching an end face of the upper metal film as a main component.
層、ゲート電極を順に積層してなる薄膜トランジスタの
製造工程において、 ゲート電極を形成する工程が、Moを主成分とする下層
金属膜とAlを主成分とする上層金属膜との積層膜を堆
積する工程と、前記積層膜を一度にエッチングし所定の
形状に加工する工程と、Alを主成分とする前記上層金
属膜を選択的にエッチングし除去する工程を有すること
を特徴とする薄膜トランジスタの製造方法。9. A manufacturing process of a thin film transistor in which a semiconductor layer, a gate insulating layer, and a gate electrode are sequentially stacked on an insulating substrate, wherein the step of forming the gate electrode comprises the steps of: A step of depositing a laminated film with an upper metal film mainly composed of Al, a step of etching the laminated film at a time and processing it into a predetermined shape, and selectively depositing the upper metal film mainly composed of Al. A method for manufacturing a thin film transistor, comprising a step of etching and removing.
的にエッチングし所定の形状に加工する工程において、
少なくともりん酸を含むエッチング液でエッチングする
ことを特徴とする請求項8または請求項9記載の薄膜ト
ランジスタの製造方法。10. A step of selectively etching an upper metal film mainly containing Al and processing it into a predetermined shape,
10. The method of manufacturing a thin film transistor according to claim 8, wherein the etching is performed with an etching solution containing at least phosphoric acid.
的にエッチングし所定の形状に加工する工程において、
有機系アルカリ性エッチング液でエッチングすることを
特徴とする請求項8または9記載の薄膜トランジスタの
製造方法。11. In a step of selectively etching an upper metal film mainly containing Al and processing it into a predetermined shape,
10. The method for manufacturing a thin film transistor according to claim 8, wherein etching is performed with an organic alkaline etching solution.
的にエッチングし所定の形状に加工する工程において、
少なくともテトラ・メチル・アンモニウム・ハイドロオ
キサイドを含むアルカリ性エッチング液でエッチングす
ることを特徴とする請求項8または請求項9記載の薄膜
トランジスタの製造方法。12. In a step of selectively etching an upper metal film mainly containing Al and processing it into a predetermined shape,
10. The method of manufacturing a thin film transistor according to claim 8, wherein etching is performed with an alkaline etching solution containing at least tetramethylammonium hydroxide.
なくともWを0.5原子%以上30原子%以下含む合金
であることを特徴とする請求項8〜請求項12のいずれ
かに記載の薄膜トランジスタの製造方法。13. The lower metal film containing Mo as a main component is an alloy containing at least W of 0.5 at% or more and 30 at% or less. Method for manufacturing thin film transistor.
なくともZrを0.5原子%以上10原子%以下含む合
金であることを特徴とする請求項8〜請求項13のいず
れかに記載の薄膜トランジスタの製造方法。14. The method according to claim 8, wherein the upper metal film containing Al as a main component is an alloy containing at least 0.5 at% and not more than 10 at% of Zr. Method for manufacturing thin film transistor.
なくともNdを2原子%以上5原子%以下含む合金であ
ることを特徴とする請求項8〜請求項13のいずれかに
記載の薄膜トランジスタの製造方法。15. The thin film transistor according to claim 8, wherein the upper metal film containing Al as a main component is an alloy containing at least 2 at% and 5 at% or less of Nd. Manufacturing method.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29925197A JPH11135797A (en) | 1997-10-31 | 1997-10-31 | Working method for shape of laminated film and manufacture of thin-film transistor by making use of the same |
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JP29925197A JPH11135797A (en) | 1997-10-31 | 1997-10-31 | Working method for shape of laminated film and manufacture of thin-film transistor by making use of the same |
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Publication Number | Publication Date |
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Country | Link |
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JP (1) | JPH11135797A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002110631A (en) * | 2000-09-29 | 2002-04-12 | Toshiba Corp | Manufacturing method of multi-layer thin film pattern |
KR20020067744A (en) * | 2001-02-17 | 2002-08-24 | 김동식 | Method for fabricating thin film transistor |
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-
1997
- 1997-10-31 JP JP29925197A patent/JPH11135797A/en active Pending
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