JP2598420B2 - A thin film transistor and manufacturing method thereof - Google Patents

A thin film transistor and manufacturing method thereof

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JP2598420B2 JP62225819A JP22581987A JP2598420B2 JP 2598420 B2 JP2598420 B2 JP 2598420B2 JP 62225819 A JP62225819 A JP 62225819A JP 22581987 A JP22581987 A JP 22581987A JP 2598420 B2 JP2598420 B2 JP 2598420B2
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【発明の詳細な説明】 〔発明の技術分野〕 本発明は、アクティブマトリクスディスプレイ等にスイッチング素子として使用される薄膜トランジスタ(Th DETAILED DESCRIPTION OF THE INVENTION The present invention TECHNICAL FIELD OF THE INVENTION, a thin film transistor (Th which is used as a switching element in an active matrix display,
in Film Transistor,以下TFTと称す)及びその製造方法に関する。 in Film Transistor, on hereinafter referred to as TFT) and a method of manufacturing the same.

〔従来の技術〕 [Prior art]

第3図はTV等の画像表示装置として利用されているアクティブマトリクスディスプレイ1の概念図である。 FIG. 3 is a conceptual diagram of an active matrix display 1, which is used as an image display device such as a TV. アクティブマトリクスディスプレイ1は、その一方の側にマトリクスパネル1aを備えている。 Active matrix display 1 is provided with a matrix panel 1a on one side thereof. このマトリクスパネル1aは、ガラスの如き透明な絶縁基板2上にマトリクス状に配列された各画素毎に設けられた透明画素電極5 The matrix panel 1a includes a transparent pixel electrode provided for each pixel arranged in a matrix on such a transparent insulating substrate 2 of glass 5
と、これら透明画素電極5間を交差するように走っている信号線(ドレイン線)3及び走査線(ゲート線)4 When the signal lines running to be crossed between them transparent pixel electrode 5 (drain lines) 3 and the scanning line (gate line) 4
と、各透明画素電極5毎に配設形成されたTFT6とからなっている。 If, it consists TFT6 Metropolitan disposed formed every 5 each transparent pixel electrode. また、マトリクスパネル1aと対向する側には、一面に透明電極8の形成されたガラス基板9を備え、マトリクスパネル1aと透明電極8との間に液晶7を封入することによってアクティブマトリクスディスプレイ1が構成されている。 Further, on the side facing the matrix panel 1a comprises a glass substrate 9 formed of a transparent electrode 8 on one side, an active matrix display 1 by encapsulating the liquid crystal 7 between the matrix panel 1a and the transparent electrode 8 It is configured.

第4図は、第3図に示したマトリクスパネル1a内の任意のTFT6及びその近傍における電極及び配線の配置状態を示した平面図である。 Figure 4 is a plan view showing the arrangement of the electrodes and the wiring in any TFT6 and its vicinity in the matrix panel 1a shown in FIG. 3. 第4図に示すように、TFT6の形成領域において、走査線4の信号線3との交差部分をわずかに突出させ、この突出部をTFT6のゲート電極14とすると共に、このゲート電極14上に半導体層16を介して位置する信号線3の一部をTFT6のドレイン電極12とし、またゲート電極14上の半導体16上から透明画素電極5上にかけて電極を形成し、これをTFT6のソース電極13としている。 As shown in FIG. 4, in the formation region of the TFT 6, the intersection between the signal line 3 of the scanning line 4 is slightly projected, the projecting portion with the gate electrode 14 of the TFT 6, on the gate electrode 14 part of the signal line 3 located over the semiconductor layer 16 and drain electrode 12 of the TFT6, also the electrode is formed over the over the semiconductor 16 transparent pixel electrode 5 from the top of the gate electrode 14, source electrode 13 of this TFT6 It is set to.

第5図は、第4図に示したTFT6及びその近傍のA−A Fig. 5, the TFT6 and the vicinity thereof shown in FIG. 4 A-A
拡大断面図である。 Enlarged cross-sectional views. 第5図に示すように、絶縁基板2上にゲート電極14が形成され、このゲート電極14上及び絶縁基板2上を覆って酸化シリコン若しくは窒化シリコン等の絶縁層(ゲート絶縁膜)11が形成される。 As shown in Figure 5, it is formed a gate electrode 14 on the insulating substrate 2, an insulating layer such as silicon oxide or silicon nitride covering the gate electrode 14 and the insulating substrate 2 on (gate insulating film) 11 is formed It is. ゲート電極14の上方及びその近辺には、絶縁層11を介してアモルファスシリコン(a−Si)等からなる半導体層16が形成される。 Above and around the gate electrode 14, semiconductor layer 16 made of amorphous silicon (a-Si) or the like through an insulating layer 11 is formed. 更に絶縁層11上には、半導体層16と近接した位置に、ITO(Indium(In)−Tin(Sn)−Oxide)等からなる透明画素電極5が形成される。 Further, on the insulating layer 11 is located in proximity to the semiconductor layer 16, ITO (Indium (In) -Tin (Sn) -Oxide) consists like the transparent pixel electrode 5 is formed. 半導体層16上であって、ゲート電極14の両端部の上方には、ハイドープのコンタクト層15を介してドレイン電極12とソース電極13が形成される。 A on the semiconductor layer 16, above the both end portions of the gate electrode 14, the drain electrode 12 and the source electrode 13 via a contact layer 15 of highly doped is formed. この際、ソース電極13の一部が透明画素電極5に接続される。 At this time, part of the source electrode 13 is connected to the transparent pixel electrode 5. このように構成されたTFT6は、ゲート電極14とドレイン及びソース電極12,13とが半導体層1 Thus configured TFT6, the semiconductor layer 1 and the gate electrode 14 and the drain and source electrodes 12 and 13
6に関して互いに異なる平面上にあるもので、逆スタガ型と称されている。 Those that are on the mutually different planes with respect to 6 are referred to as an inverted staggered.

〔従来技術の問題点〕 [Problems in the conventional technology]

第3図〜第5図で示したTFT6では、上述したように、 In TFT6 shown in FIG. 3-FIG. 5, as described above,
透明画素電極5とソース電極13及びドレイン電極12とが同一平面上に配設されている。 And the transparent pixel electrode 5 and the source electrode 13 and drain electrode 12 are arranged on the same plane. そのため、特に第4図に示した電極等の配置状態から明らかな様に、ドレイン電極12から延びた信号線3と透明画素電極5との間で短絡を生じ易いという問題がある。 Therefore, particularly as apparent from the arrangement state of the electrodes such as shown in FIG. 4, it is liable to occur a short circuit between the signal line 3 and the transparent pixel electrode 5 extending from the drain electrode 12.

そこで、このような短絡を防止するために、透明画素電極5と信号線3間には、これらを形成する場合の加工精度及びアライメント精度から決定される一定の間隔L Therefore, in order to prevent such a short circuit, between the transparent pixel electrode 5 and the signal line 3 at a constant spacing L which is determined from the machining accuracy and alignment accuracy when forming these
を設けるようにしている。 The are to be provided. この間隔Lは、通常、例えば The interval L is, usually, for example
20μm以上という大きな値である。 Is a large value of more than 20μm. ところが、このような広い間隔Lを設ければ、上記の短絡は防止されるが、 However, by providing such a wide spacing L, the above short-circuit is being prevented,
その反面、透明画素電極5の面積が小さくなり、すなわち、有効表示面積が小さくなってしまうという問題点が生じる。 On the other hand, the smaller the area of ​​the transparent pixel electrode 5, i.e., occurs a problem that the effective display area is reduced. 例えば、マトリクスパネル1aの上の1つの画素に割当てられた面積に対する透明画素電極5の面積の割合である開口率は、上記間隔Lを最小限の20μmとした場合であっても、50%程度と非常に小さくなってしまう。 For example, the aperture ratio is a ratio of the area of ​​the transparent pixel electrode 5 to the area assigned to one pixel on the matrix panel 1a, even when the minimum 20μm the distance L, 50% it becomes very small as.

〔発明の目的〕 [The purpose of the invention]

本発明は、上記従来の問題点に鑑み、透明画素電極とドレイン電極(信号線)間の短絡を無くし、これと同時に、有効表示面積を極めて広くとることができ、且つ透明画素電極に欠陥が生じることがない薄膜トランジスタ(TFT)及びその製造方法を提供することを目的とする。 The present invention is the light of the conventional problems, eliminating the short circuit between the transparent pixel electrode and the drain electrode (signal line), and at the same time, can take a very wide effective display area, it is defective and the transparent pixel electrode It caused it and to provide a no thin film transistors (TFT) and a manufacturing method thereof.

[発明の要点] 本発明は、上述の目的を達成するために、透明絶縁基板上に、トランジスタ領域上は薄く且該トランジスタ領域外は厚くして表面が平坦な透明絶縁膜を形成し、該透明絶縁膜上に薄膜トランジタのソース電極に接続された透明画素電極を形成するようにしたものである。 [SUMMARY OF THE INVENTION The present invention, in order to achieve the above object, transparent insulating substrate, over the transistor region is thin 且該 transistor region outside surface is thickened to form a flat transparent insulating film, the it is obtained so as to form a connected transparent pixel electrode to the source electrode of the thin film Toranjita on a transparent insulating film.

〔実施例〕 〔Example〕

以下、本発明の実施例について、図面を参照しながら説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

第1図(f)は本発明の一実施例のTFTの要部構成を示す断面図であり、第2図はこのFTFをアクティブマトリクスディスプレイ(第3図参照)に採用した場合の同 Figure 1 (f) is a sectional view showing a configuration of a main part of the TFT to an embodiment of the present invention, the case FIG. 2 employing an active matrix display this FTF (see FIG. 3)
TFT及びその近傍における電極及び配線の配置状態を示す平面図である。 Is a plan view showing the arrangement of the electrodes and the wiring in TFT and the vicinity thereof. すなわち、第2図のB−B拡大断面図が第1図(f)に相当する。 That, B-B enlarged sectional view of FIG. 2 corresponds to FIG. 1 (f).

まず、透明な絶縁基板2上には、第1図(f)に示すように厚さ1000Å程度のゲート電極14が形成され、更に第2図に示すように上記ゲート電極14に接続された走査線(ゲート線)4が長く延びて配設されている。 First, on a transparent insulating substrate 2, FIG. 1 (f) a gate electrode 14 having a thickness of about 1000Å as shown in formed, which is connected to the gate electrode 14 as further shown in Figure 2 scan line (gate line) 4 is disposed to extend long. これらゲート電極14及び走査線4は、第1図(f)に示すように、厚さ3000Å程度の絶縁層(ゲート絶縁膜)11で覆われている。 These gate electrodes 14 and the scanning line 4, as shown in FIG. 1 (f), is covered with a thickness 3000Å ​​about the insulating layer (gate insulating film) 11. ゲート電極14の上方及びその近辺には、絶縁層11を介して、アモルファスシリコン等からなる厚さ10 Above and around the gate electrode 14, through the insulating layer 11, a thickness of 10 made of amorphous silicon or the like
00Å程度の半導体層16が形成されている。 The semiconductor layer 16 of approximately 00Å is formed. この半導体層 The semiconductor layer
16上であってゲート電極14の両端部の上方には、高濃度のアモルファスシリコン等からなる厚さ500Å程度のコンタクト層15を介して、それぞれ厚さ1000Å程度のドレイン電極12とソース電極13が形成されている。 Above the both end portions of the gate electrode 14 a on 16, through the thickness of 500Å about the contact layer 15 made of a high concentration of amorphous silicon, the drain electrode 12 and the source electrode 13 having a thickness of about 1000Å, respectively It is formed. また絶縁層11上には、第2図に示すように、走査線4と交差して信号線(ドレイン線)3が長く延びて配設され、その半導体層16上の領域が上記ドレイン電極12となっている。 Also on the insulating layer 11, as shown in Figure 2, it is arranged to extend to intersect the scanning lines 4 signal lines (drain lines) 3 is long, the drain electrode 12 is a region on the semiconductor layer 16 It has become.

更に本実施例では、上述したようなゲート電極14、絶縁層11、半導体層16、コンタクト層15、ドレイン電極12 Further in this embodiment, the gate electrode 14 as described above, the insulating layer 11, semiconductor layer 16, contact layer 15, drain electrode 12
及びソース電極13から構成されるトランジスタ領域と、 A transistor region composed of the source electrode 13,
信号線3及び走査線4とが、第1図(f)に示すように、表面の平坦な透明絶縁層18によって覆われている。 A signal line 3 and the scanning line 4, as shown in FIG. 1 (f), is covered by a flat transparent insulating layer 18 on the surface.
透明絶縁層18の上面からドレイン電極12及びソース電極 Drain electrode 12 and the source electrode from the upper surface of the transparent insulating layer 18
13までの厚さは、例えば3000Å程度である。 Thickness of up to 13, for example, about 3000 Å. このような透明絶縁層18上に厚さ1000Å程度の透明画素電極5が形成され、これはコンタクトホール19を介してソース電極 The transparent insulating layer 18 transparent pixel electrode 5 having a thickness of about 1000Å on are formed, which source electrode through the contact hole 19
13に接続してある。 It is connected to 13.

以上のように構成された本実施例のTFTでは、第1図(f)に明らかなように、ドレイン電極12(及びこれに接続されて延びている信号線3)と透明画素電極5とが透明絶縁層18を介して互いに異なる平面上に形成されている。 In the TFT of this embodiment constructed as described above, as is apparent in FIG. 1 (f), and the transparent pixel electrode 5 (signal line 3 that extends and is connected and to) the drain electrode 12 via a transparent insulating layer 18 is formed on different planes from each other. このことから、第5図に示したように各電極を同一平面上に形成した従来のTFTの構造と比較して、信号線3と上記透明画素電極5間の距離(上下方向の距離) Therefore, as compared with the structure of a conventional TFT forming the respective electrodes on the same plane as shown in FIG. 5, the distance between the signal line 3 and the transparent pixel electrode 5 (distance in the vertical direction)
を大きくとることができ、よってその間の短絡を大幅に減少させることができる。 The larger it can take, thus it is possible to greatly reduce the short-circuit therebetween.

また、上述したように透明画素電極5が透明絶縁層18 The insulating transparent pixel electrode 5 as described above transparent layer 18
を介して他の電極及び配線とは別平面上にあって短絡を防止できることから、第2図に明らかなように、信号線(ドレイン線)3及び走査線(ゲート線)4に囲まれた全ての領域に透明画素電極5を配設することができ、すなわち第4図に示した間隔Lをゼロとすることもできる。 Since the other electrode and the wiring can prevent a short circuit be on a different plane through, as is clear in Figure 2, surrounded by the signal lines (drain lines) 3 and the scanning line (gate line) 4 can be arranged a transparent pixel electrode 5 in all regions, i.e., it may be the distance L shown in FIG. 4 to be zero. そればかりでなく、平面的に視て、透明画素電極5 It is not only, in plan view, the transparent pixel electrode 5
を信号線3及び走査線4上に重ねるように配設することもできる。 It may be disposed to overlap a onto the signal line 3 and the scanning line 4. このようにすることにより、不透明領域(TF In this way, the opaque region (TF
T領域及び配線領域)を除く全ての領域を有効表示エリアとすることができるので、有効表示面積はとりうる最大の値となる。 Since all the regions except for the T region and the wiring region) may be effective display area, the effective display area is the maximum value can take. 本実施例によれば、開口率70%以上(従来は50%以下)を実現できる。 According to this embodiment, the aperture ratio of 70% or more (the conventional 50% or less) can be realized.

次に、第1図(a)〜(f)を参照して、本発明の一実施例のTFTの製造方法を説明する。 Next, referring to FIG. 1 (a) ~ (f), explaining the manufacturing method of the TFT of an embodiment of the present invention.

まず、第1図(a)に示すように、表面の洗浄された透明な絶縁基板2上に、スパッタリング或いは蒸着等で例えば1000Å厚程度の金属膜を被着し、この金属膜をフォトリソグラフィ法等でパターニングすることによって、ゲート電極14及び走査線(ゲート線、第2図及び第3図参照)4を形成する。 First, as shown in FIG. 1 (a), on the cleaned transparent insulating substrate 2 of the surface, the sputtering or vapor deposition, for example, 1000Å thick about the metal film is deposited, a photolithography method the metal film by patterning the like, the gate electrode 14 and the scanning line (gate line, FIGS. 2 and 3 as shown) to form a 4. 絶縁基板2としてはガラス、 Glass as the insulating substrate 2,
石英、サファイア等を用いることができ、またゲート電極14及び走査線4としてはクロム、チタン、タングステン、タンタル、銅等の金属を用いることができる。 Quartz, it can be used such as sapphire, and as the gate electrodes 14 and the scanning line 4 can be used chromium, titanium, tungsten, tantalum, a metal such as copper.

その後、第1図(b)に示すように、ゲート電極14及び走査線(ゲート線)4を覆って、絶縁基板2の一面に絶縁層(ゲート絶縁膜)11を、プラズマCVD法等により例えば3000Å厚に形成する。 Thereafter, as shown in Fig. 1 (b), the gate electrode 14 and the scanning line over the (gate line) 4, an insulating layer on one surface of the insulating substrate 2 (gate insulating film) 11, for example, by a plasma CVD method or the like 3000Å ​​is formed to a thickness. 絶縁層11としては窒化シリコン(SiN)又は酸化シリコン(SiO 2 )等を使用できる。 A silicon nitride (SiN) or silicon oxide (SiO 2) or the like can be used as the insulating layer 11. 続いて、第1図(c)に示すように、絶縁層11上にアモルファスシリコン(a−i−Si)等からなる半導体層16と高濃度のアルモファスシリコン(a−n + −Si)等からなるコンタクト層15をプラズマCVD法等によりそれぞれ例えば1000Å,500Å厚に積層形成し、ゲート電極14 Subsequently, as shown in FIG. 1 (c), a semiconductor layer 16 made of amorphous silicon (a-i-Si) or the like on the insulating layer 11 high density alumoxane Fas silicon (a-n + -Si) such the contact layer 15 respectively, for example 1000Å by plasma CVD method or the like, and laminated to 500Å thickness consisting of the gate electrode 14
の上方及びその近辺だけを覆うようにフォトリソグラフィ法等を用いてパターニングする。 Patterned using the upper and its neighborhood by photolithography to cover the like. 半導体層16及びコンタクト層15としては、上述したアモルファスシリコン以外にも、アモルァスの炭化シリコン(SiC)、テルル、 As the semiconductor layer 16 and the contact layer 15, in addition to amorphous silicon as described above also, the silicon carbide of Amoruasu (SiC), tellurium,
セレン、ゲルマニウム、硫化カドミウム(CdS)、カドミウムセレン(CdSe)等を用いることができる。 Selenium, germanium, cadmium sulfide (CdS), can be used cadmium selenide (CdSe) or the like.

次に、コンタクト層15及び絶縁層11を覆うように蒸着もしくはスパッタリング等で例えば1000Å厚程度の金属膜を形成し、この金属膜及びコンタクト層15をフォトリングラフィ法等でパターニングすることにより、第1図(d)に示すようにゲート電極14の両端部の上方にドレイン電極12及びソース電極13を形成する。 Then, by forming a vapor deposition or sputtering or the like for example, 1000Å thick about the metal film so as to cover the contact layer 15 and the insulating layer 11, patterning the metal film and the contact layer 15 by a photolithography method or the like, the forming a drain electrode 12 and the source electrode 13 above the both end portions of the gate electrode 14 as shown in Figure 1 (d). この際、ドレイン電極12から延びた信号線(ドレイン線、第2図及び第3図参照)3をも同時に形成する。 At this time, extending the signal lines from the drain electrode 12 (the drain line, FIGS. 2 and 3 as shown) also 3 formed at the same time. ドレイン電極12、 Drain electrode 12,
ソース電極13及び信号線3としては、クロム、チタン、 The source electrode 13 and the signal line 3, chromium, titanium,
タングステン、タンタル、銅等の金属を用いることができる。 It can be used tungsten, tantalum, a metal such as copper.

以上の工程により、絶縁基板2上にトランジスタ領域 Through the above steps, the transistor region on the insulating substrate 2
17が形成される。 17 is formed. 次に、上記トランジスタ領域17、走査線(ゲート線)4及び信号線(ドレイン線)3の形成された絶縁層11上に覆って、第1図(e)に示す様に、表面の平坦化された透明絶縁層18をスピンコート法等により形成する。 Next, covered on the transistor region 17, the scanning line (gate line) 4 and a signal line (drain lines) 3 insulating layer 11 formed of, as shown in FIG. 1 (e), surface planarization has been a transparent insulating layer 18 is formed by spin coating or the like. 透明絶縁層18としてはポリイミド、アクリル、あるいはシラノール系化合物の塗布・焼成によって形成された絶縁膜(SOG膜)等の透明な絶縁膜を使用でき、その上面からソース及びドレイン電極13,12までの厚さが例えば3000Å程度となるようにする。 Polyimide as a transparent insulating layer 18, an acrylic or a transparent insulating film such as an insulating film formed by coating and baking of the silanol compound (SOG film) can be used, from the top surface to the source and drain electrodes 13 and 12, thickness so that, for example, is about 3000 Å. 続いて、通常のエッチングもしくはプラズマエッチング等を利用して、透明絶縁層18の上面からソース電極12にかけてコンタクトホール19を形成する。 Subsequently, by using a conventional etching or plasma etching or the like, to form a contact hole 19 toward the source electrode 12 from the upper surface of the transparent insulating layer 18.

そして最後に、第1図(f)に示す様に、透明絶縁層 Finally, as shown in FIG. 1 (f), a transparent insulating layer
18上及びコンタクトホール19内に透明電極材料を例えば 18 a transparent electrode material in the upper and in the contact holes 19, for example
1000Å厚にスパッタリングし、これをパターニングすることにより、各画素領域毎に透明画素電極5を形成する(第2図参照)。 1000Å by sputtering to a thickness, by patterned to form the transparent pixel electrode 5 in each pixel region (see Figure 2). この際、透明絶縁層18上の透明画素電極5ソース電極13とがコンタクトホール19を介して接続される。 In this case, the transparent pixel electrode 5 a source electrode 13 on the transparent insulating layer 18 is connected through a contact hole 19. 透明電極材料としては、酸化錫(SnO 2 )、酸化インジウム(InO 2 )、ITO等を使用できる。 The transparent electrode material, tin oxide (SnO 2), indium oxide (InO 2), an ITO or the like can be used.

上述した本実施例の製造方法では、一般に不良の発生しやすい透明画素電極5の形成工程が最終工程となるので、たとえこの工程で不良が発生した場合であっても、 In the manufacturing method of this embodiment described above, since the general failure of prone formation of the transparent pixel electrode 5 step is the final step, even if the even failure in this process occurs,
直前の工程からのやり直しが可能である。 It is possible to start over from the previous process. よって、ほとんど無欠陥でTFTマトリクスアレイを作成でき、ほぼ100 Thus, it is possible to create a TFT matrix array in most defect-free, almost 100
%完成品のアクティブマトリクスディスプレイとすることも可能である。 It is also possible that the active matrix display of% finished product.

また、TFT特性を測定する場合は、透明画素電極5を形成した時点で行うことができるという利点もある。 Also, when measuring the TFT characteristics, there is an advantage that can be done at the time of forming the transparent pixel electrode 5.

更に、透明絶縁層18の形成工程後はスパッタリングによる透明画素電極5の形成工程だけであることから、透明絶縁層18はスパッタリングの温度(高々150℃程度) Furthermore, since after the formation of the transparent insulating layer 18 step is only step of forming the transparent pixel electrode 5 by sputtering, the transparent insulating layer 18 of the sputtering temperature (at most about 0.99 ° C.)
に耐えうるものであればよく、よって上述したポリイミドやアクリル等のような耐熱性の低い材料も使用できる。 As long as it can withstand well, thus having a low heat resistance material such as polyimide or acrylic, etc. described above can also be used.

〔発明の効果〕 〔Effect of the invention〕

以上説明したように、本発明によれば、透明絶縁基板上に、トランジスタ領域上は薄く且該トランジスタ領域外は厚くして表面が平坦な透明絶縁膜を形成し、該透明絶縁膜上に薄膜トランジスタのソース電極に接続された透明画素電極を形成するようにしたので、透明画素電極とドレイン電極(信号線)との短絡をなくすることができ、しかも透明画素電極の面積を拡げて有効表示面積を著しく大きくとることができる。 As described above, according to the present invention, on a transparent insulating substrate, over the transistor region is thin 且該 transistor area outside surface forms a flat transparent insulating film is thick, a thin film transistor on the transparent insulating film since so as to form a transparent pixel electrode connected to the source electrode, it is possible to eliminate the short circuit between the transparent pixel electrode and the drain electrode (signal line), yet effective display area by expanding the area of ​​the transparent pixel electrode it can take considerably larger. また、透明画素電極が、薄膜トランジスタによる段差を平坦化した透明絶縁層の表面に形成されているため、この透明画素電極が断線することがなく、画素欠陥が生じることもない。 The transparent pixel electrode, which is formed on the surface of the planarized transparent insulating layer a step due to the thin film transistor, without having to break this transparent pixel electrode, it does not cause pixel defects. 更に、透明画素電極の形成工程が最終工程であるために、 Furthermore, since the formation process of the transparent pixel electrode is the last step,
この工程で多く発生しやすい不良を発見して単独で再形成が可能となり、既にマトリクスアレイとして形成済の他のTFTを無駄にすることもなくなる。 Allows remodeling solely found many prone defect in this step, already also eliminated wasting another TFT of already formed as matrix array.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図(a)〜(f)は本発明の一実施例の薄膜トランジスタ(TFT)とその製造方法を示す製造工程図、 第2図は第1図(f)に示したTFT及びその近傍における電極及び配線の配置状態を示す平面図、 第3図は従来のアクティブマトリクスディスプレイの概念図、 第4図は第3図のマトリクスパネル1a内の任意のTFT及びその近傍における電極及び配線の配置状態を示す平面図、 第5図は第4図に示したTFT及びその近傍のA−A拡大断面図である。 Figure 1 (a) ~ (f) are manufacturing process diagrams showing one embodiment of a thin film transistor (TFT) and a manufacturing method of the present invention, in Figure 2 the TFT and the vicinity thereof shown in FIG. 1 (f) plan view showing the arrangement of electrodes and wiring, Fig. 3 is a conceptual diagram of a conventional active matrix display, Fig. 4 arbitrary arrangement of the electrodes and the wiring in TFT and the vicinity thereof in the matrix panel 1a of FIG. 3 the plan view showing, Fig. 5 is an a-a enlarged sectional view of the TFT and the vicinity thereof shown in FIG. 4. 2……絶縁基板、 3……信号線(ドレイン線)、 4……走査線(ゲート線)、 5……透明画素電極、 11……絶縁層(ゲート絶縁膜)、 12……ドレイン電極、 13……ソース電極、 14……ゲート電極、 15……コンタクト層、 16……半導体層、 17……トランジスタ領域、 18……透明絶縁層、 19……コンタクトホール. 2 ...... insulating substrate, 3 ...... signal lines (drain lines), 4 ...... scanning line (gate line), 5 ...... transparent pixel electrode, 11 ...... insulating layer (gate insulating film), 12 ...... drain electrode, 13 ...... source electrode, 14 ...... gate electrode, 15 ...... contact layer, 16 ...... semiconductor layer, 17 ...... transistor region 18 ...... transparent insulating layer, 19 ...... contact hole.

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】透明絶縁基板上に形成され、少なくともゲート電極,ゲート絶縁層、半導体層、ドレイン電極及びソース電極より成るトランジスタ領域と、 前記透明絶縁基板上に前記トランジスタ領域を覆って形成された透明絶縁層と、 前記透明絶縁層上に形成され、前記ソース電極に接続された透明画素電極と、を具備してなり、前記透明絶縁層は前記トランジスタ領域上は薄く且前記トランジスタ領域外上は厚くして表面が平坦とされていることを特徴とする薄膜トランジスタ。 1. A formed on a transparent insulating substrate, at least a gate electrode, a gate insulating layer, semiconductor layer, and a transistor region consisting of the drain electrode and the source electrode, formed over the transistor region on the transparent insulating substrate a transparent insulating layer, formed on the transparent insulating layer, and comprises a, and the transparent pixel electrode connected to the source electrode, the transparent insulating layer is the upper transistor region is thin 且前 Symbol transistor region outside the can a thin film transistor wherein the thicker the surface is flat.
  2. 【請求項2】透明絶縁基板上に、少なくともゲート電極、ゲート絶縁層、半導体層、ドレイン電極及びソース電極より成るトランジスタ領域を形成する工程と、 前記透明絶縁基板上に前記トランジスタ領域上は薄く且前記トランジスタ領域外上は厚くして表面が平坦な透明絶縁膜を形成する工程と、 該透明絶縁層上の平坦な表面に、該透明絶縁層に設けられたコンタクトホールを介して前記ソース電極に接続された透明画素電極を形成する工程とを備えたことを特徴とする薄膜トランジスタの製造方法。 To 2. A transparent insulating substrate, at least a gate electrode, a gate insulating layer, semiconductor layer, and forming a transistor region consisting of the drain and source electrodes, said transistor region on said transparent insulating substrate is thin 且a step of surface the transistor region outside the is thick to form a flat transparent insulating film, a flat surface on the transparent insulating layer, the source electrode through a contact hole provided in the transparent insulating layer a method of manufacturing the thin film transistor characterized by comprising the step of forming the connected transparent pixel electrode.
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