JP2598420B2 - Thin film transistor and method of manufacturing the same - Google Patents
Thin film transistor and method of manufacturing the sameInfo
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、アクティブマトリクスディスプレイ等にス
イッチング素子として使用される薄膜トランジスタ（Th
in Film Transistor,以下TFTと称す）及びその製造方法
に関する。The present invention relates to a thin film transistor (Th) used as a switching element in an active matrix display or the like.
in Film Transistor (hereinafter referred to as TFT) and a method of manufacturing the same.
第３図はTV等の画像表示装置として利用されているア
クティブマトリクスディスプレイ１の概念図である。ア
クティブマトリクスディスプレイ１は、その一方の側に
マトリクスパネル1aを備えている。このマトリクスパネ
ル1aは、ガラスの如き透明な絶縁基板２上にマトリクス
状に配列された各画素毎に設けられた透明画素電極５
と、これら透明画素電極５間を交差するように走ってい
る信号線（ドレイン線）３及び走査線（ゲート線）４
と、各透明画素電極５毎に配設形成されたTFT6とからな
っている。また、マトリクスパネル1aと対向する側に
は、一面に透明電極８の形成されたガラス基板９を備
え、マトリクスパネル1aと透明電極８との間に液晶７を
封入することによってアクティブマトリクスディスプレ
イ１が構成されている。FIG. 3 is a conceptual diagram of an active matrix display 1 used as an image display device such as a TV. The active matrix display 1 includes a matrix panel 1a on one side. The matrix panel 1a includes a transparent pixel electrode 5 provided for each pixel arranged in a matrix on a transparent insulating substrate 2 such as glass.
And a signal line (drain line) 3 and a scanning line (gate line) 4 running so as to cross between the transparent pixel electrodes 5.
And a TFT 6 provided for each transparent pixel electrode 5. Further, on the side facing the matrix panel 1a, a glass substrate 9 having a transparent electrode 8 formed on one surface is provided, and the liquid crystal 7 is sealed between the matrix panel 1a and the transparent electrode 8 to form the active matrix display 1. It is configured.
第４図は、第３図に示したマトリクスパネル1a内の任
意のTFT6及びその近傍における電極及び配線の配置状態
を示した平面図である。第４図に示すように、TFT6の形
成領域において、走査線４の信号線３との交差部分をわ
ずかに突出させ、この突出部をTFT6のゲート電極14とす
ると共に、このゲート電極14上に半導体層16を介して位
置する信号線３の一部をTFT6のドレイン電極12とし、ま
たゲート電極14上の半導体16上から透明画素電極５上に
かけて電極を形成し、これをTFT6のソース電極13として
いる。FIG. 4 is a plan view showing an arrangement state of electrodes and wirings in an arbitrary TFT 6 and its vicinity in the matrix panel 1a shown in FIG. As shown in FIG. 4, in the area where the TFT 6 is formed, the intersection of the scanning line 4 and the signal line 3 is slightly protruded. A part of the signal line 3 located via the semiconductor layer 16 is used as the drain electrode 12 of the TFT 6, and an electrode is formed from the semiconductor 16 on the gate electrode 14 to the transparent pixel electrode 5, and this is formed as the source electrode 13 of the TFT 6. And
第５図は、第４図に示したTFT6及びその近傍のＡ−Ａ
拡大断面図である。第５図に示すように、絶縁基板２上
にゲート電極14が形成され、このゲート電極14上及び絶
縁基板２上を覆って酸化シリコン若しくは窒化シリコン
等の絶縁層（ゲート絶縁膜）11が形成される。ゲート電
極14の上方及びその近辺には、絶縁層11を介してアモル
ファスシリコン（ａ−Si）等からなる半導体層16が形成
される。更に絶縁層11上には、半導体層16と近接した位
置に、ITO（Indium（In）−Tin（Sn）−Oxide）等から
なる透明画素電極５が形成される。半導体層16上であっ
て、ゲート電極14の両端部の上方には、ハイドープのコ
ンタクト層15を介してドレイン電極12とソース電極13が
形成される。この際、ソース電極13の一部が透明画素電
極５に接続される。このように構成されたTFT6は、ゲー
ト電極14とドレイン及びソース電極12,13とが半導体層1
6に関して互いに異なる平面上にあるもので、逆スタガ
型と称されている。FIG. 5 is a cross-sectional view of the TFT 6 shown in FIG.
It is an expanded sectional view. As shown in FIG. 5, a gate electrode 14 is formed on the insulating substrate 2, and an insulating layer (gate insulating film) 11 such as silicon oxide or silicon nitride is formed on the gate electrode 14 and the insulating substrate 2. Is done. Above and near the gate electrode 14, a semiconductor layer 16 made of amorphous silicon (a-Si) or the like is formed via the insulating layer 11. Further, on the insulating layer 11, a transparent pixel electrode 5 made of ITO (Indium (In) -Tin (Sn) -Oxide) or the like is formed at a position close to the semiconductor layer 16. A drain electrode 12 and a source electrode 13 are formed on the semiconductor layer 16 and above both ends of the gate electrode 14 via a highly doped contact layer 15. At this time, a part of the source electrode 13 is connected to the transparent pixel electrode 5. In the TFT 6 configured as described above, the gate electrode 14 and the drain and source electrodes 12 and 13 are connected to the semiconductor layer 1.
6 are on different planes from each other and are called inverted staggered.
第３図〜第５図で示したTFT6では、上述したように、
透明画素電極５とソース電極13及びドレイン電極12とが
同一平面上に配設されている。そのため、特に第４図に
示した電極等の配置状態から明らかな様に、ドレイン電
極12から延びた信号線３と透明画素電極５との間で短絡
を生じ易いという問題がある。In the TFT 6 shown in FIGS. 3 to 5, as described above,
The transparent pixel electrode 5, the source electrode 13, and the drain electrode 12 are arranged on the same plane. Therefore, as is apparent from the arrangement of the electrodes and the like shown in FIG. 4, there is a problem that a short circuit easily occurs between the signal line 3 extending from the drain electrode 12 and the transparent pixel electrode 5.
そこで、このような短絡を防止するために、透明画素
電極５と信号線３間には、これらを形成する場合の加工
精度及びアライメント精度から決定される一定の間隔Ｌ
を設けるようにしている。この間隔Ｌは、通常、例えば
20μｍ以上という大きな値である。ところが、このよう
な広い間隔Ｌを設ければ、上記の短絡は防止されるが、
その反面、透明画素電極５の面積が小さくなり、すなわ
ち、有効表示面積が小さくなってしまうという問題点が
生じる。例えば、マトリクスパネル1aの上の１つの画素
に割当てられた面積に対する透明画素電極５の面積の割
合である開口率は、上記間隔Ｌを最小限の20μｍとした
場合であっても、50％程度と非常に小さくなってしま
う。Therefore, in order to prevent such a short circuit, a certain distance L between the transparent pixel electrode 5 and the signal line 3 is determined by the processing accuracy and the alignment accuracy when these are formed.
Is provided. This interval L is usually, for example,
This is a large value of 20 μm or more. However, if such a wide interval L is provided, the above short circuit is prevented,
On the other hand, there is a problem that the area of the transparent pixel electrode 5 is reduced, that is, the effective display area is reduced. For example, the aperture ratio, which is the ratio of the area of the transparent pixel electrode 5 to the area allocated to one pixel on the matrix panel 1a, is about 50% even when the interval L is a minimum of 20 μm. And it will be very small.
本発明は、上記従来の問題点に鑑み、透明画素電極と
ドレイン電極（信号線）間の短絡を無くし、これと同時
に、有効表示面積を極めて広くとることができ、且つ透
明画素電極に欠陥が生じることがない薄膜トランジスタ
（TFT）及びその製造方法を提供することを目的とす
る。In view of the above problems, the present invention eliminates a short circuit between a transparent pixel electrode and a drain electrode (signal line), and at the same time, enables an extremely large effective display area and a defect in the transparent pixel electrode. It is an object of the present invention to provide a thin film transistor (TFT) that does not occur and a method for manufacturing the same.
［発明の要点］ 本発明は、上述の目的を達成するために、透明絶縁基
板上に、トランジスタ領域上は薄く且該トランジスタ領
域外は厚くして表面が平坦な透明絶縁膜を形成し、該透
明絶縁膜上に薄膜トランジタのソース電極に接続された
透明画素電極を形成するようにしたものである。[Summary of the Invention] In order to achieve the above object, the present invention forms a transparent insulating film on a transparent insulating substrate, which is thin on a transistor region and thick outside the transistor region and has a flat surface. A transparent pixel electrode connected to a source electrode of a thin film transistor is formed on a transparent insulating film.
以下、本発明の実施例について、図面を参照しながら
説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図（ｆ）は本発明の一実施例のTFTの要部構成を
示す断面図であり、第２図はこのFTFをアクティブマト
リクスディスプレイ（第３図参照）に採用した場合の同
TFT及びその近傍における電極及び配線の配置状態を示
す平面図である。すなわち、第２図のＢ−Ｂ拡大断面図
が第１図（ｆ）に相当する。FIG. 1 (f) is a cross-sectional view showing the main configuration of a TFT according to an embodiment of the present invention, and FIG. 2 shows the same when the FTF is employed in an active matrix display (see FIG. 3).
FIG. 4 is a plan view showing an arrangement state of electrodes and wirings in a TFT and its vicinity. That is, the BB enlarged sectional view of FIG. 2 corresponds to FIG. 1 (f).
まず、透明な絶縁基板２上には、第１図（ｆ）に示す
ように厚さ1000Å程度のゲート電極14が形成され、更に
第２図に示すように上記ゲート電極14に接続された走査
線（ゲート線）４が長く延びて配設されている。これら
ゲート電極14及び走査線４は、第１図（ｆ）に示すよう
に、厚さ3000Å程度の絶縁層（ゲート絶縁膜）11で覆わ
れている。ゲート電極14の上方及びその近辺には、絶縁
層11を介して、アモルファスシリコン等からなる厚さ10
00Å程度の半導体層16が形成されている。この半導体層
16上であってゲート電極14の両端部の上方には、高濃度
のアモルファスシリコン等からなる厚さ500Å程度のコ
ンタクト層15を介して、それぞれ厚さ1000Å程度のドレ
イン電極12とソース電極13が形成されている。また絶縁
層11上には、第２図に示すように、走査線４と交差して
信号線（ドレイン線）３が長く延びて配設され、その半
導体層16上の領域が上記ドレイン電極12となっている。First, a gate electrode 14 having a thickness of about 1000 ° is formed on the transparent insulating substrate 2 as shown in FIG. 1 (f), and is further connected to the gate electrode 14 as shown in FIG. A line (gate line) 4 is provided to extend long. As shown in FIG. 1 (f), the gate electrode 14 and the scanning line 4 are covered with an insulating layer (gate insulating film) 11 having a thickness of about 3000 °. Above and in the vicinity of the gate electrode 14, a thickness 10 of amorphous silicon or the like is interposed via an insulating layer 11.
A semiconductor layer 16 of about 00 ° is formed. This semiconductor layer
A drain electrode 12 and a source electrode 13 each having a thickness of about 1000 mm are provided on a contact layer 15 made of high-concentration amorphous silicon or the like and having a thickness of about 500 mm above the gate electrode 14 and above both ends of the gate electrode 14. Is formed. As shown in FIG. 2, a signal line (drain line) 3 is provided on the insulating layer 11 so as to extend so as to intersect with the scanning line 4. It has become.
更に本実施例では、上述したようなゲート電極14、絶
縁層11、半導体層16、コンタクト層15、ドレイン電極12
及びソース電極13から構成されるトランジスタ領域と、
信号線３及び走査線４とが、第１図（ｆ）に示すよう
に、表面の平坦な透明絶縁層18によって覆われている。
透明絶縁層18の上面からドレイン電極12及びソース電極
13までの厚さは、例えば3000Å程度である。このような
透明絶縁層18上に厚さ1000Å程度の透明画素電極５が形
成され、これはコンタクトホール19を介してソース電極
13に接続してある。Further, in the present embodiment, as described above, the gate electrode 14, the insulating layer 11, the semiconductor layer 16, the contact layer 15, and the drain electrode 12
And a transistor region including a source electrode 13 and
The signal lines 3 and the scanning lines 4 are covered with a transparent insulating layer 18 having a flat surface as shown in FIG.
From the upper surface of the transparent insulating layer 18, the drain electrode 12 and the source electrode
The thickness up to 13 is, for example, about 3000 mm. A transparent pixel electrode 5 having a thickness of about 1000 mm is formed on such a transparent insulating layer 18, and is formed through a contact hole 19.
Connected to 13.
以上のように構成された本実施例のTFTでは、第１図
（ｆ）に明らかなように、ドレイン電極12（及びこれに
接続されて延びている信号線３）と透明画素電極５とが
透明絶縁層18を介して互いに異なる平面上に形成されて
いる。このことから、第５図に示したように各電極を同
一平面上に形成した従来のTFTの構造と比較して、信号
線３と上記透明画素電極５間の距離（上下方向の距離）
を大きくとることができ、よってその間の短絡を大幅に
減少させることができる。In the TFT of the present embodiment configured as described above, as is apparent from FIG. 1 (f), the drain electrode 12 (and the signal line 3 extending connected thereto) and the transparent pixel electrode 5 are connected. They are formed on mutually different planes with the transparent insulating layer 18 interposed therebetween. Thus, as shown in FIG. 5, the distance between the signal line 3 and the transparent pixel electrode 5 (the distance in the vertical direction) is different from the conventional TFT structure in which each electrode is formed on the same plane.
Can be increased, and the short circuit therebetween can be greatly reduced.
また、上述したように透明画素電極５が透明絶縁層18
を介して他の電極及び配線とは別平面上にあって短絡を
防止できることから、第２図に明らかなように、信号線
（ドレイン線）３及び走査線（ゲート線）４に囲まれた
全ての領域に透明画素電極５を配設することができ、す
なわち第４図に示した間隔Ｌをゼロとすることもでき
る。そればかりでなく、平面的に視て、透明画素電極５
を信号線３及び走査線４上に重ねるように配設すること
もできる。このようにすることにより、不透明領域（TF
T領域及び配線領域）を除く全ての領域を有効表示エリ
アとすることができるので、有効表示面積はとりうる最
大の値となる。本実施例によれば、開口率70％以上（従
来は50％以下）を実現できる。Further, as described above, the transparent pixel electrode 5 is
2, it is on a different plane from the other electrodes and wirings, and can prevent short-circuiting. Therefore, as is apparent from FIG. 2, it is surrounded by the signal lines (drain lines) 3 and the scanning lines (gate lines) 4. The transparent pixel electrodes 5 can be provided in all regions, that is, the interval L shown in FIG. 4 can be set to zero. In addition, the transparent pixel electrode 5 in a plan view
Can be arranged so as to overlap the signal line 3 and the scanning line 4. By doing so, the opaque area (TF
Since all the regions except the T region and the wiring region) can be used as the effective display area, the effective display area is the maximum possible value. According to this embodiment, an aperture ratio of 70% or more (conventionally, 50% or less) can be realized.
次に、第１図（ａ）〜（ｆ）を参照して、本発明の一
実施例のTFTの製造方法を説明する。Next, a method of manufacturing a TFT according to one embodiment of the present invention will be described with reference to FIGS.
まず、第１図（ａ）に示すように、表面の洗浄された
透明な絶縁基板２上に、スパッタリング或いは蒸着等で
例えば1000Å厚程度の金属膜を被着し、この金属膜をフ
ォトリソグラフィ法等でパターニングすることによっ
て、ゲート電極14及び走査線（ゲート線、第２図及び第
３図参照）４を形成する。絶縁基板２としてはガラス、
石英、サファイア等を用いることができ、またゲート電
極14及び走査線４としてはクロム、チタン、タングステ
ン、タンタル、銅等の金属を用いることができる。First, as shown in FIG. 1 (a), a metal film having a thickness of, for example, about 1000 mm is deposited on a transparent insulating substrate 2 whose surface has been cleaned by sputtering or vapor deposition, and this metal film is subjected to photolithography. The gate electrode 14 and the scanning line (gate line, see FIG. 2 and FIG. 3) 4 are formed by patterning. Glass as the insulating substrate 2,
Quartz, sapphire, or the like can be used, and a metal such as chromium, titanium, tungsten, tantalum, or copper can be used for the gate electrode 14 and the scanning line 4.
その後、第１図（ｂ）に示すように、ゲート電極14及
び走査線（ゲート線）４を覆って、絶縁基板２の一面に
絶縁層（ゲート絶縁膜）11を、プラズマCVD法等により
例えば3000Å厚に形成する。絶縁層11としては窒化シリ
コン（SiN）又は酸化シリコン（SiO2）等を使用でき
る。続いて、第１図（ｃ）に示すように、絶縁層11上に
アモルファスシリコン（ａ−ｉ−Si）等からなる半導体
層16と高濃度のアルモファスシリコン（ａ−n+−Si）等
からなるコンタクト層15をプラズマCVD法等によりそれ
ぞれ例えば1000Å,500Å厚に積層形成し、ゲート電極14
の上方及びその近辺だけを覆うようにフォトリソグラフ
ィ法等を用いてパターニングする。半導体層16及びコン
タクト層15としては、上述したアモルファスシリコン以
外にも、アモルァスの炭化シリコン（SiC）、テルル、
セレン、ゲルマニウム、硫化カドミウム（CdS）、カド
ミウムセレン（CdSe）等を用いることができる。Thereafter, as shown in FIG. 1B, an insulating layer (gate insulating film) 11 is formed on one surface of the insulating substrate 2 so as to cover the gate electrode 14 and the scanning line (gate line) 4 by, for example, a plasma CVD method. Formed 3000mm thick. As the insulating layer 11, silicon nitride (SiN), silicon oxide (SiO 2 ), or the like can be used. Subsequently, as shown in FIG. 1C, a semiconductor layer 16 made of amorphous silicon (a-i-Si) or the like and a high-concentration amorphous silicon (a-n + -Si) or the like are formed on the insulating layer 11. A contact layer 15 made of, for example, 1000Å and 500Å thickness is formed by plasma CVD or the like, respectively, and the gate electrode 14 is formed.
Is patterned using a photolithography method or the like so as to cover only above and in the vicinity thereof. As the semiconductor layer 16 and the contact layer 15, in addition to the above-described amorphous silicon, amorphous silicon carbide (SiC), tellurium,
Selenium, germanium, cadmium sulfide (CdS), cadmium selenium (CdSe), or the like can be used.
次に、コンタクト層15及び絶縁層11を覆うように蒸着
もしくはスパッタリング等で例えば1000Å厚程度の金属
膜を形成し、この金属膜及びコンタクト層15をフォトリ
ングラフィ法等でパターニングすることにより、第１図
（ｄ）に示すようにゲート電極14の両端部の上方にドレ
イン電極12及びソース電極13を形成する。この際、ドレ
イン電極12から延びた信号線（ドレイン線、第２図及び
第３図参照）３をも同時に形成する。ドレイン電極12、
ソース電極13及び信号線３としては、クロム、チタン、
タングステン、タンタル、銅等の金属を用いることがで
きる。Next, a metal film having a thickness of, for example, about 1000 mm is formed by vapor deposition or sputtering so as to cover the contact layer 15 and the insulating layer 11, and the metal film and the contact layer 15 are patterned by a photolinography method or the like. As shown in FIG. 1 (d), a drain electrode 12 and a source electrode 13 are formed above both ends of a gate electrode 14. At this time, a signal line (drain line, see FIGS. 2 and 3) 3 extending from the drain electrode 12 is also formed at the same time. Drain electrode 12,
As the source electrode 13 and the signal line 3, chromium, titanium,
Metals such as tungsten, tantalum, and copper can be used.
以上の工程により、絶縁基板２上にトランジスタ領域
17が形成される。次に、上記トランジスタ領域17、走査
線（ゲート線）４及び信号線（ドレイン線）３の形成さ
れた絶縁層11上に覆って、第１図（ｅ）に示す様に、表
面の平坦化された透明絶縁層18をスピンコート法等によ
り形成する。透明絶縁層18としてはポリイミド、アクリ
ル、あるいはシラノール系化合物の塗布・焼成によって
形成された絶縁膜（SOG膜）等の透明な絶縁膜を使用で
き、その上面からソース及びドレイン電極13,12までの
厚さが例えば3000Å程度となるようにする。続いて、通
常のエッチングもしくはプラズマエッチング等を利用し
て、透明絶縁層18の上面からソース電極12にかけてコン
タクトホール19を形成する。Through the above steps, the transistor region is formed on the insulating substrate 2.
17 is formed. Next, as shown in FIG. 1E, the surface is flattened over the insulating layer 11 on which the transistor region 17, the scanning lines (gate lines) 4 and the signal lines (drain lines) 3 are formed. The transparent insulating layer 18 thus formed is formed by a spin coating method or the like. As the transparent insulating layer 18, a transparent insulating film such as an insulating film (SOG film) formed by applying and baking a polyimide, acrylic, or silanol-based compound can be used, and from the upper surface to the source and drain electrodes 13 and 12 can be used. The thickness is set to, for example, about 3000 mm. Subsequently, a contact hole 19 is formed from the upper surface of the transparent insulating layer 18 to the source electrode 12 by using ordinary etching or plasma etching.
そして最後に、第１図（ｆ）に示す様に、透明絶縁層
18上及びコンタクトホール19内に透明電極材料を例えば
1000Å厚にスパッタリングし、これをパターニングする
ことにより、各画素領域毎に透明画素電極５を形成する
（第２図参照）。この際、透明絶縁層18上の透明画素電
極５ソース電極13とがコンタクトホール19を介して接続
される。透明電極材料としては、酸化錫（SnO2）、酸化
インジウム（InO2）、ITO等を使用できる。Finally, as shown in FIG. 1 (f), the transparent insulating layer
For example, a transparent electrode material is formed on 18 and in the contact hole 19.
A transparent pixel electrode 5 is formed for each pixel region by sputtering to a thickness of 1000 mm and patterning the same (see FIG. 2). At this time, the transparent pixel electrode 5 and the source electrode 13 on the transparent insulating layer 18 are connected via the contact hole 19. As the transparent electrode material, tin oxide (SnO 2 ), indium oxide (InO 2 ), ITO, or the like can be used.
上述した本実施例の製造方法では、一般に不良の発生
しやすい透明画素電極５の形成工程が最終工程となるの
で、たとえこの工程で不良が発生した場合であっても、
直前の工程からのやり直しが可能である。よって、ほと
んど無欠陥でTFTマトリクスアレイを作成でき、ほぼ100
％完成品のアクティブマトリクスディスプレイとするこ
とも可能である。In the manufacturing method of the present embodiment described above, since the step of forming the transparent pixel electrode 5 in which a defect is generally likely to occur is the final step, even if a defect occurs in this step,
It is possible to start over from the immediately preceding process. Therefore, a TFT matrix array can be created with almost no defects, and almost 100
% Finished product active matrix display is also possible.
また、TFT特性を測定する場合は、透明画素電極５を
形成した時点で行うことができるという利点もある。Further, there is an advantage that the measurement of the TFT characteristics can be performed at the time when the transparent pixel electrode 5 is formed.
更に、透明絶縁層18の形成工程後はスパッタリングに
よる透明画素電極５の形成工程だけであることから、透
明絶縁層18はスパッタリングの温度（高々150℃程度）
に耐えうるものであればよく、よって上述したポリイミ
ドやアクリル等のような耐熱性の低い材料も使用でき
る。Further, after the step of forming the transparent insulating layer 18, since only the step of forming the transparent pixel electrode 5 by sputtering is performed, the transparent insulating layer 18 is heated at a sputtering temperature (at most about 150 ° C.).
Any material can be used as long as it can withstand heat, and therefore, a material having low heat resistance such as the above-described polyimide or acrylic can be used.
以上説明したように、本発明によれば、透明絶縁基板
上に、トランジスタ領域上は薄く且該トランジスタ領域
外は厚くして表面が平坦な透明絶縁膜を形成し、該透明
絶縁膜上に薄膜トランジスタのソース電極に接続された
透明画素電極を形成するようにしたので、透明画素電極
とドレイン電極（信号線）との短絡をなくすることがで
き、しかも透明画素電極の面積を拡げて有効表示面積を
著しく大きくとることができる。また、透明画素電極
が、薄膜トランジスタによる段差を平坦化した透明絶縁
層の表面に形成されているため、この透明画素電極が断
線することがなく、画素欠陥が生じることもない。更
に、透明画素電極の形成工程が最終工程であるために、
この工程で多く発生しやすい不良を発見して単独で再形
成が可能となり、既にマトリクスアレイとして形成済の
他のTFTを無駄にすることもなくなる。As described above, according to the present invention, on a transparent insulating substrate, a transparent insulating film having a thin surface over a transistor region and a thick surface outside the transistor region and having a flat surface is formed, and a thin film transistor is formed over the transparent insulating film. Since the transparent pixel electrode connected to the source electrode is formed, a short circuit between the transparent pixel electrode and the drain electrode (signal line) can be eliminated, and the area of the transparent pixel electrode is increased to increase the effective display area. Can be significantly increased. Further, since the transparent pixel electrode is formed on the surface of the transparent insulating layer in which the step caused by the thin film transistor is flattened, the transparent pixel electrode is not disconnected and no pixel defect occurs. Further, since the step of forming the transparent pixel electrode is the final step,
In this step, defects that are likely to occur in this step can be found and re-formed alone, and other TFTs already formed as a matrix array are not wasted.
第１図（ａ）〜（ｆ）は本発明の一実施例の薄膜トラン
ジスタ（TFT）とその製造方法を示す製造工程図、 第２図は第１図（ｆ）に示したTFT及びその近傍におけ
る電極及び配線の配置状態を示す平面図、 第３図は従来のアクティブマトリクスディスプレイの概
念図、 第４図は第３図のマトリクスパネル1a内の任意のTFT及
びその近傍における電極及び配線の配置状態を示す平面
図、 第５図は第４図に示したTFT及びその近傍のＡ−Ａ拡大
断面図である。 ２……絶縁基板、 ３……信号線（ドレイン線）、 ４……走査線（ゲート線）、 ５……透明画素電極、 11……絶縁層（ゲート絶縁膜）、 12……ドレイン電極、 13……ソース電極、 14……ゲート電極、 15……コンタクト層、 16……半導体層、 17……トランジスタ領域、 18……透明絶縁層、 19……コンタクトホール．1 (a) to 1 (f) are manufacturing process diagrams showing a thin film transistor (TFT) according to an embodiment of the present invention and a method for manufacturing the same, and FIG. 2 is a diagram showing the TFT shown in FIG. 1 (f) and its vicinity. FIG. 3 is a plan view showing an arrangement state of electrodes and wirings. FIG. 3 is a conceptual diagram of a conventional active matrix display. FIG. 4 is an arrangement state of electrodes and wirings in and around an arbitrary TFT in the matrix panel 1a in FIG. FIG. 5 is an AA enlarged sectional view of the TFT shown in FIG. 4 and its vicinity. 2 ... insulating substrate, 3 ... signal line (drain line), 4 ... scanning line (gate line), 5 ... transparent pixel electrode, 11 ... insulating layer (gate insulating film), 12 ... drain electrode, 13 ... source electrode, 14 ... gate electrode, 15 ... contact layer, 16 ... semiconductor layer, 17 ... transistor region, 18 ... transparent insulating layer, 19 ... contact hole.
Claims (2)
ート電極，ゲート絶縁層、半導体層、ドレイン電極及び
ソース電極より成るトランジスタ領域と、 前記透明絶縁基板上に前記トランジスタ領域を覆って形
成された透明絶縁層と、 前記透明絶縁層上に形成され、前記ソース電極に接続さ
れた透明画素電極と、を具備してなり、前記透明絶縁層
は前記トランジスタ領域上は薄く且前記トランジスタ領
域外上は厚くして表面が平坦とされていることを特徴と
する薄膜トランジスタ。1. A transistor region formed on a transparent insulating substrate and including at least a gate electrode, a gate insulating layer, a semiconductor layer, a drain electrode and a source electrode, and formed on the transparent insulating substrate so as to cover the transistor region. A transparent insulating layer, comprising a transparent pixel electrode formed on the transparent insulating layer and connected to the source electrode, wherein the transparent insulating layer is thin on the transistor region and on the outside of the transistor region. A thin film transistor characterized by being thick and having a flat surface.
極、ゲート絶縁層、半導体層、ドレイン電極及びソース
電極より成るトランジスタ領域を形成する工程と、 前記透明絶縁基板上に前記トランジスタ領域上は薄く且
前記トランジスタ領域外上は厚くして表面が平坦な透明
絶縁膜を形成する工程と、 該透明絶縁層上の平坦な表面に、該透明絶縁層に設けら
れたコンタクトホールを介して前記ソース電極に接続さ
れた透明画素電極を形成する工程とを備えたことを特徴
とする薄膜トランジスタの製造方法。2. A step of forming a transistor region comprising at least a gate electrode, a gate insulating layer, a semiconductor layer, a drain electrode and a source electrode on a transparent insulating substrate; A step of forming a transparent insulating film having a thickness outside the transistor region and having a flat surface; and forming a transparent insulating film on the flat surface on the transparent insulating layer through a contact hole provided in the transparent insulating layer to the source electrode. Forming a connected transparent pixel electrode.
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| US07/503,268 US5003356A (en) | 1987-09-09 | 1990-04-02 | Thin film transistor array |
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-
1987
- 1987-09-09 JP JP62225819A patent/JP2598420B2/en not_active Expired - Lifetime
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