KR20020046699A - 반도체 장치 제조방법 - Google Patents
반도체 장치 제조방법 Download PDFInfo
- Publication number
- KR20020046699A KR20020046699A KR1020000077008A KR20000077008A KR20020046699A KR 20020046699 A KR20020046699 A KR 20020046699A KR 1020000077008 A KR1020000077008 A KR 1020000077008A KR 20000077008 A KR20000077008 A KR 20000077008A KR 20020046699 A KR20020046699 A KR 20020046699A
- Authority
- KR
- South Korea
- Prior art keywords
- deposited
- titanium
- tungsten
- semiconductor device
- oxide film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 27
- 238000004519 manufacturing process Methods 0.000 title description 12
- 239000010410 layer Substances 0.000 claims abstract description 25
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 24
- 239000010937 tungsten Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 19
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 239000010936 titanium Substances 0.000 claims abstract description 18
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000206 photolithography Methods 0.000 claims abstract description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 abstract 3
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
- H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 장치 제조방법에 관한 것으로, 종래 반도체 장치 제조방법은 반도체 장치의 고집적화가 심화됨에 따라 배선과 반도체 소자의 특정영역간의 접촉면적이 줄어들게 되며, 이에 따라 접촉저항이 증가하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 모스 트랜지스터가 제조된 기판의 상부전면에 산화막을 증착하고, 그 산화막을 패터닝하여 상기 모스 트랜지스터의 게이트 상부에 산화막을 잔존시키는 단계와; 상기 구조의 상부전면에 티타늄/질화티타늄층을 증착하고 열처리하여 상기 모스 트랜지스터의 소스 및 드레인영역의 상부에 실리사이드를 형성하는 단계와; 상기 구조의 상부전면에 텅스텐을 증착하고, 그 텅스텐을 평탄화하여 상기 게이트의 수준과 동일 수준의 텅스텐 패드를 형성하고, 상기 산화막의 상부에 증착된 티타늄/질화티타늄층을 식각하는 단계와; 상기 구조의 상부전면에 층간절연막을 증착하고, 사진식각공정을 통해 그 층간절연막에 콘택홀을 형성하여 상기 텅스텐 패드를 노출시키는 단계로 구성되어 반도체 소자의 실리콘 영역보다 표면적이 넓은 텅스텐 패드를 형성하여 배선과의 접촉저항을 줄일 수 있는 효과와 아울러 식각방지막을 사용하지 않음으로써, 보다 안정된 공정을 수행할 수 있는 효과가 있다.
Description
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 반도체 소자의 특정영역에 접속되는 패드의 면적을 증가시켜, 공정의 용이성을 향상시킴과 아울러 접촉저항을 줄일 수 있는 반도체 장치 제조방법에 관한 것이다.
도1a 내지 도1c는 종래 반도체 장치의 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자(2)가 형성된 기판(1)의 상부에 금속을 증착하고, 열처리하여 상기 반도체 소자(2)의 실리콘영역의 상부에 실리사이드(3)를 형성하고, 그 상부전면에 식각방지막(4)과 층간절연막(5)을 순차적으로 증착하는 단계(도1a)와; 사진식각공정을 통해 상기 층간절연막(5)에 콘택홀을 형성하여 그 하부의 식각방지막(4)을 노출시키는 단계(도1b)와; 상기 노출된 식각방지막(4)을 식각하여 그 하부의 실리사이드(3)를 노출시키는 단계(도1c)로 구성된다.
이하, 상기와 같이 구성된 종래 반도체 장치 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 반도체 소자(2)를 제조한다.
그 다음, 상기 반도체 소자(2)의 각 영역에 접촉저항을 줄이기 위해 금속을 증착하고, 그 금속과 상기 반도체 소자(2)의 실리콘 영역간에 반응이 일어나도록 열처리한 후, 잔존하는 금속을 제거하여, 상기 반도체 소자(2)의 실리콘 영역 상에실리사이드를 형성한다.
그 다음, 상기 실리사이드(3)가 형성된 기판(1)의 상부전면에 식각방지막(4)과 층간절연막(5)을 순차적으로 증착한다.
그 다음, 도1b에 도시한 바와 같이 상기 층간절연막(5)의 상부전면에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 상기 층간절연막(5)의 상부일부를 노출시키는 패턴을 형성한다.
그 다음, 상기 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 층간절연막(5)에 콘택홀을 형성하여 하부의 식각방지막(4)의 일부를 노출시킨다.
그 다음, 도1c에 도시한 바와 같이 상기 층간절연막(5)을 식각마스크로 사용하는 식각공정으로 상기 노출된 식각방지막(4)을 식각하여 실리사이드(3)의 일부를 노출시킨다.
이후의 공정에서는 상기 노출된 실리사이드(3)에 접속되는 배선을 형성하게 된다.
그러나, 종래 반도체 장치 제조방법은 반도체 장치의 고집적화가 심화됨에 따라 배선과 반도체 소자의 특정영역간의 접촉면적이 줄어들게 되며, 이에 따라 접촉저항이 증가하는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 반도체 장치의 고집적화가 심화되어도 반도체 소자의 특정영역과 배선이 접촉되는 면적을 일정면적 이상 확보할 수 있는반도체 장치 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1c는 종래 반도체 장치의 제조공정 수순단면도.
도2a 내지 도2d는 본 발명 반도체 장치의 제조공정 수순단면도.
*도면의 주요 부분에 대한 부호의 설명*
1:기판2:트랜지스터
3:산화막4:티타늄/질화티타늄층
5:실리사이드6:텅스텐 패드
7:층간절연막
상기와 같은 목적은 모스 트랜지스터가 제조된 기판의 상부전면에 산화막을 증착하고, 그 산화막을 패터닝하여 상기 모스 트랜지스터의 게이트 상부에 산화막을 잔존시키는 단계와; 상기 구조의 상부전면에 티타늄/질화티타늄층을 증착하고 열처리하여 상기 모스 트랜지스터의 소스 및 드레인영역의 상부에 실리사이드를 형성하는 단계와; 상기 구조의 상부전면에 텅스텐을 증착하고, 그 텅스텐을 평탄화하여 상기 게이트의 수준과 동일 수준의 텅스텐 패드를 형성하고, 상기 산화막의 상부에 증착된 티타늄/질화티타늄층을 식각하는 단계와; 상기 구조의 상부전면에 층간절연막을 증착하고, 사진식각공정을 통해 그 층간절연막에 콘택홀을 형성하여 상기 텅스텐 패드를 노출시키는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2d는 본 발명 반도체 장치 제조공정 수순단면도로서, 이에 도시한 바와 같이 모스 트랜지스터(2)가 제조된 기판(1)의 상부전면에 산화막(3)을 증착하고, 그 산화막(3)을 패터닝하여 상기 모스 트랜지스터(2)의 게이트 상부에 산화막(3)을 잔존시키는 단계(도2a)와; 상기 구조의 상부전면에 티타늄/질화티타늄층(4)을 증착하고 열처리하여 상기 모스 트랜지스터(2)의 소스 및 드레인영역의 상부에 실리사이드(5)를 형성하는 단계(도2b)와; 상기 구조의 상부전면에 텅스텐을 증착하고, 그 텅스텐을 평탄화하여 상기 게이트의 수준과 동일 수준의 텅스텐 패드(6)를 형성하고, 상기 산화막(3)의 상부에 증착된 티타늄/질화티타늄층(4)을 식각하는 단계(도2c)와; 상기 구조의 상부전면에 층간절연막(7)을 증착하고, 사진식각공정을 통해 그 층간절연막(7)에 콘택홀을 형성하여 상기 텅스텐 패드(6)를 노출시키는 단계(도2d)로 구성된다.
이하, 상기와 같이 구성된 본 발명 반도체 장치 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 필드산화막을 형성하여 소자형성영역을 정의하고, 그 소자형성영역에 모스 트랜지스터(2)를 형성한다.
그 다음, 상기 구조의 상부전면에 산화막(3)을 증착하고, 그 산화막(3)의 상부전면에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 상기 산화막(3)의 일부영역을 노출시키는 패턴을 형성한다.
이때, 산화막(3)의 두께는 1000~3000Å의 두께로 증착한다.
그 다음, 상기 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 산화막(3)을 식각하여 상기 모스 트랜지스터(2)의 게이트 상부에 산화막(3)을 잔존시킨다.
이때, 상기 산화막(3)을 식각하는 공정은 C-F계열의 가스를 사용하며 압력 30~100mT가 되도록 하고, 전력을 300~700W, 자기장을 0~50G로 인가한 상태의 건식식각방법으로 식각하며, 필드산화막이 식각되지 않도록 주의하여야 한다.
그 다음, 도2b에 도시한 바와 같이 상기 구조의 상부전면에 티타늄/질화티타늄층(4)을 증착하고 열처리하여 상기 모스 트랜지스터(2)의 소스 및 드레인영역의 상부에 실리사이드(5)를 형성한다.
이때, 티타늄/질화티타늄층(4)은 그 두께가 300~600Å의 두께가 되도록 스퍼터링법을 이용하여 티타늄을 증착한 후, 질소분위기에서 열처리하여 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 구조의 상부전면에 텅스텐을 증착하고, 그 텅스텐을 평탄화하여 상기 게이트의 수준과 동일 수준의 텅스텐 패드(6)를 형성한다.
이때, 증착되는 텅스텐은 화학 기상 증착법을 이용하여 3000~5000Å의 두께로 증착하고, 상기 평탄화공정은 5~50mT의 압력과, 200~600W의 전력, 자기장 50~100G의 분위기에서 SF6가스 50~200sccm, Cl220~50sccm을 사용한다.
그 다음, 상기 산화막(3)의 상부에 증착된 티타늄/질화티타늄층(4)을 식각한다.
이때의 식각공정은 5~50mT의 압력과, 200~500W의 전력, 자기장 50~100G의 분위기에서 Ar 50~200sccm, Cl220~50sccm을 사용한다.
그 다음, 도2d에 도시한 바와 같이 상기 구조의 상부전면에 층간절연막(7)을 증착하고, 사진식각공정을 통해 그 층간절연막(7)에 콘택홀을 형성하여 상기 텅스텐 패드(6)를 노출시킨다.
이후의 공정에서는 상기 텅스텐패드(6)에 접속되는 배선을 형성하게 된다.
상기한 바와 같이 본 발명 반도체 장치 제조방법은 반도체 소자의 실리콘 영역보다 표면적이 넓은 텅스텐 패드를 형성하여 배선과의 접촉저항을 줄일 수 있는효과와 아울러 식각방지막을 사용하지 않음으로써, 보다 안정된 공정을 수행할 수 있는 효과가 있다.
Claims (1)
- 모스 트랜지스터가 제조된 기판의 상부전면에 산화막을 증착하고, 그 산화막을 패터닝하여 상기 모스 트랜지스터의 게이트 상부에 산화막을 잔존시키는 단계와; 상기 구조의 상부전면에 티타늄/질화티타늄층을 증착하고 열처리하여 상기 모스 트랜지스터의 소스 및 드레인영역의 상부에 실리사이드를 형성하는 단계와; 상기 구조의 상부전면에 텅스텐을 증착하고, 그 텅스텐을 평탄화하여 상기 게이트의 수준과 동일 수준의 텅스텐 패드를 형성하고, 상기 산화막의 상부에 증착된 티타늄/질화티타늄층을 식각하는 단계와; 상기 구조의 상부전면에 층간절연막을 증착하고, 사진식각공정을 통해 그 층간절연막에 콘택홀을 형성하여 상기 텅스텐 패드를 노출시키는 단계를 포함하여 된 것을 특징으로 하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000077008A KR100595461B1 (ko) | 2000-12-15 | 2000-12-15 | 반도체 장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000077008A KR100595461B1 (ko) | 2000-12-15 | 2000-12-15 | 반도체 장치 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020046699A true KR20020046699A (ko) | 2002-06-21 |
| KR100595461B1 KR100595461B1 (ko) | 2006-07-03 |
Family
ID=27682215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000077008A KR100595461B1 (ko) | 2000-12-15 | 2000-12-15 | 반도체 장치 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100595461B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807163A (zh) * | 2017-06-05 | 2018-11-13 | 长鑫存储技术有限公司 | 一种半导体器件结构及其制备方法 |
-
2000
- 2000-12-15 KR KR1020000077008A patent/KR100595461B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807163A (zh) * | 2017-06-05 | 2018-11-13 | 长鑫存储技术有限公司 | 一种半导体器件结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100595461B1 (ko) | 2006-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100302894B1 (ko) | 이중(ｄｕａｌ) 두께 코발트 실리사이드 층을 갖는 집적 회로 구조 및 그 제조 방법 | |
| JP3300643B2 (ja) | 半導体装置の製造方法 | |
| JPH04233225A (ja) | 集積回路の製造方法 | |
| JPH0817930A (ja) | エッチング・ストップ層を利用する半導体装置構造とその方法 | |
| KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
| KR100469913B1 (ko) | 반도체소자의 제조방법 | |
| KR20010004598A (ko) | 반도체 소자의 게이트 형성방법 | |
| JP3539491B2 (ja) | 半導体装置の製造方法 | |
| US6093627A (en) | Self-aligned contact process using silicon spacers | |
| JPH06163578A (ja) | 接続孔形成法 | |
| KR100632115B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100595461B1 (ko) | 반도체 장치 제조방법 | |
| JP3724057B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| KR100537275B1 (ko) | 반도체 소자 제조방법 | |
| JP3722610B2 (ja) | 半導体装置の製造方法 | |
| KR100399066B1 (ko) | 반도체소자의 알루미늄 합금 박막 제조 방법 | |
| JP3353524B2 (ja) | 接続孔を形成する工程を有する半導体装置の製造方法 | |
| KR100265839B1 (ko) | 반도체 소자의 금속배선 형 성방법 | |
| WO2004012256A1 (en) | Process for manufacturing mosfets using amorphous carbon replacement gate and structures formed in accordance therewith | |
| KR100419068B1 (ko) | 모스 트랜지스터 제조 방법 | |
| KR960016230B1 (ko) | 단차비가 감소된 반도체 소자의 콘택홀 형성방법 | |
| JPH05226333A (ja) | 半導体装置の製造方法 | |
| JPH06232277A (ja) | 半導体装置の製造方法 | |
| KR100273322B1 (ko) | 반도체소자의 제조방법 | |
| KR100451492B1 (ko) | 반도체소자의콘택홀형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130524 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140519 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150518 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160518 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170529 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180517 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20190516 Year of fee payment: 14 |