KR20020035239A - 클럭발생기의 위상동기루프 회로 및 그 운용방법 - Google Patents

Abstract

본 발명은 클럭발생기의 위상동기루프에 있어서, CPU 부분을 FPGA에서 대체하도록 하여 위상동기루프를 소형화하고 회로를 원칩(One Chip)화하는 경향에 부합되도록 한 클럭발생기의 위상동기루프 회로 및 그 운용방법을 제공하기 위한 것으로,

이러한 본 발명은, 기준클럭을 입력받아 위상동기루프에서 출력되는 주파수 신호와 비교하여 위상오차를 검출하고 상기 위상오차를 보상하기 위한 이득값을 산정하기 위한 위상오차 검출부와; 상기 산정된 이득 보상값을 아날로그로 변환하기 위한 D/A 변환부와; 상기 아날로그 신호에 따라 제어되어 주파수 신호를 발진하기 위한 전압제어발진기로 이루어지는 장치와,

상기 장치에 적용되는 운용방법을 제공함으로써,

종래 CPU가 담당하던 기능을 FPGA를 포함한 위상오차검출부가 수행하도록 하여 위상동기루프의 연산처리 속도개선, 제조원가의 절감 및 회로구성의 단순화를 가능케 한다.

Description

클럭발생기의 위상동기루프 회로 및 그 운용방법 {Apparatus and Method for embodiment of phase locked loop in clock generator}

본 발명은 클럭발생기의 위상동기루프(Phase-Locked Loop) 구현방법에 관한 것으로, 특히 클럭발생기의 위상동기루프에 있어서, CPU(Central Processing Unit)를 사용하기 때문에 유발되던 위상동기루프의 느린 연산속도 및 높은 제조비 등 종래기술의 단점을 극복하기 위하여 CPU 부분을 FPGA(Field Programmable Gate Array)가 대체토록 함으로써, 위상동기루프를 소형화하고 회로를 원칩(One Chip)화하는 경향에 부합되도록 한 클럭발생기의 위상동기루프 회로 및 그 운용방법에 관한 것이다.

일반적으로 클럭발생기는 일정한 목적에 적합한 특성 및 주파수를 갖는 신호를 생성하여 해당 클럭을 요구하는 장치 또는 기능부 등에 제공하는 기능회로이다.

상기 클럭발생기에 의해 생성되는 클럭을 필요로 하는 장치로는 시스템간 연동을 필요로 하는 각종의 통신시스템이 대표적이다.

클럭발생기의 일반적인 구성은, 발진되는 신호와 비교기준 신호간의 위상차를 검출하는 기능부와, 상기 검출된 위상차를 연산하는 기능부와, 상기 위상차 연산 결과가 디지털인 경우에 그 값을 아날로그로 변환하기 위한 기능부와, 상기 아날로그 신호에 따라 제어되어 주파수를 발진하는 기능부로 이루어지게 된다.

그리고 클럭발생기를 구현함에 있어서는 기본적인 회로구성 뿐만 아니라 그 회로를 운용하여 목적한 기능을 달성할 수 있도록 하기 위한 알고리즘이 요구된다. 적절한 알고리즘에 따라 설계된 회로로 클럭발생기를 구성함으로써, 안정적인 클럭의 생성이 이루어지기 때문이다.

본 발명은 클럭발생기의 위상동기 루프에 있어서 CPU의 기능을 대신하는 FPGA 알고리즘을 구현하기 위한 것으로, 이에 대비되는 종래기술을 설명하면 다음과 같다.

먼저, 도1은 종래기술에 의한 클럭발생기의 위상동기루프 블록구성도이다.

상기 도1에 도시된 바와 같이 종래의 장치는, 발진되는 신호와 비교기준 신호간의 위상차를 검출하기 위한 위상오차 검출기(11)와; 상기 검출된 위상차를 연산하기 위한 CPU(12)와; 상기 위상차 연산 결과를 디지털에서 아날로그로 변환하기 위한 D/A 변환기(Digital/Analog Converter)(13)와; 상기 아날로그 신호에 따라 제어되어 주파수를 발진하기 위한 VCO(Voltage Controlled Oscillator)(14)를 포함하여 구성된다.

이처럼 구성된 장치에서 VCO(14)를 거쳐 나온 주파수 신호는 다시 위상오차검출기(11)로 귀환(Feedback)되어 입력되는 신호와 비교된다. 이때 위상오차검출기(11)는 FPGA(Field Programmable Gate Array)로써 이루어진다.

상기 위상오차검출기(11)에서 비교되는 두 개의 주파수 신호간 위상차가 있게 되면, 그에 따른 위상조정을 수행하여 위상동기루프의 출력 주파수 신호가 항상 일정하게 동기되도록 한다. 클럭발생기는 이러한 피드백에 의한 위상동기화를 수행하는 일련의 과정을 반복함으로써 일정하게 동기된 클럭을 생성하여 외부장치로 공급할 수 있게 된다.

보다 구체적으로 설명하기로 한다.

VCO(14)로부터 검출된 주파수 신호와 해당 루프로 입력되는 신호간의 위상차가 위상오차 검출기(11)에 의해 검출된다. 그러면 CPU(12)가 상기 검출된 위상오차에 대해 저대역 여파를 수행한다.

CPU(12)가 여파한 신호는 디지털 값이며, 상기 디지털값으로 VCO(14)를 직접조정할 수 없으므로 이를 아날로그 신호로 변환한다. 아날로그로의 변환은 D/A 변환기(13)에 의해 수행된다.

상기 변환된 아날로그 값은 전압으로 제어되는 VCO(14)의 발진 주파수를 조정하기에 적합하다. VCO(14)에 의해 발진되는 주파수 신호는 해당 루프에서 출력되는 주파수 신호가 된다.

이처럼 VCO(14)에서 조정되어 출력되는 신화가 외부로 공급되는데, 위상동기루프는 상기 VCO(14)의 출력을 검출하여 입력신호와 비교한 후 그 발진 주파수를 조정하는 피드백을 반복적으로 수행한다.

그러나 상기 설명한 종래의 장치는, 클럭발생기에서 CPU를 사용하고 있기 때문에 위상동기루프에서 연산처리를 수행하는 속도가 느릴 뿐만 아니라 MCU(Main Control Unit)와의 데이터 교환으로 인한 부하가 걸려 D/A 변환기로 전달하는 데이터의 전송속도 역시 저하되는 문제점이 있었다.

또한, CPU를 사용하는 경우에는 다른 회로소자에 비해 CPU의 가격이 상대적으로 높아 위상동기루프 회로의 제조비가 높고, 회로를 원칩(One Chip)화 하고 단순화하기가 어려운 단점이 있었던 것이다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 클럭발생기의 위상동기루프에 있어서, CPU(Central Processing Unit)를 사용하기 때문에 유발되던 위상동기루프의 느린 연산속도 및 높은 제조비 등 종래기술의 단점을 극복하기 위하여 CPU 부분을 FPGA(FieldProgrammable Gate Array)에서 대체하도록 함으로써, 위상동기루프를 소형화하고 회로를 원칩(One Chip)화하는 경향에 부합되도록 한 클럭발생기의 위상동기루프 회로 및 그 운용방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 클럭발생기의 위상동기 루프회로는, 기준클럭을 입력받아 위상동기루프에서 출력되는 주파수 신호와 비교하여 위상오차를 검출하고 상기 위상오차를 보상하기 위한 이득값을 산정하기 위한 위상오차 검출부와; 상기 산정된 이득 보상값을 아날로그로 변환하기 위한 D/A 변환부와; 상기 아날로그 신호에 따라 제어되어 주파수 신호를 발진하기 위한 전압제어발진기로 이루어짐을 그 기술적 구성상의 특징으로 한다.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 클럭발생기의 위상동기 루프회로의 운용방법은, 위상오차 검출부가 기준주파수 신호와 전압제어발진기의 출력주파수 신호를 각각 수신하여 위상 오차값을 검출하는 단계와; 위상오차 검출부가 상기 검출된 위상오차값에 따라 출력 주파수 신호의 위상을 조정하기 위한 이득값을 산정하면, 상기 이득값에 따라 전압제어발진기의 출력 주파수 신호의 위상이 제어되는 단계를 수행함을 그 기술적 구성상의 특징으로 한다.

도1은 종래기술에 의한 클럭발생기의 위상동기루프 블록구성도이고,

도2는 본 발명의 일실시예에 의한 클럭발생기의 위상동기루프 회로이고,

도3은 도2에 적용되는 위상동기루프 운용방법의 흐름도이며,

도4는 도2에 의한 알고리즘이 적용되는 위상오차의 상태도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 기준클럭 생성부22 : 위상오차 검출부

23 : D/A 변환부24 : 전압제어발진기(VCO)

이하, 상기와 같은 클럭발생기의 위상동기루프 회로 및 그 운용방법의 기술적 사상에 따른 실시예에 의거 본 발명의 구성 및 동작을 설명한다.

먼저, 도2는 본 발명의 일실시예에 의한 클럭발생기의 위상동기루프 회로이고, 도3은 도2에 적용되는 위상동기루프 운용방법의 흐름도이며, 도4는 도2에 의한 알고리즘이 적용되는 위상오차의 상태도이다.

상기 도2에 도시된 바와 같이 본 발명에 의한 장치는, 기준클럭을 입력받아 위상동기루프에서 출력되는 주파수 신호와 비교하여 위상오차를 검출하고 상기 위상오차를 보상하기 위한 이득값을 산정하는 위상오차 검출부(22)와; 상기 산정된 이득 보상값을 아날로그로 변환하기 위한 D/A 변환부(23)와; 상기 아날로그 신호에 따라 제어되어 주파수 신호를 발진하는 VCO(24)를 포함하여 구성된다.

그리고 도3에 도시된 바와 같이 본 발명에 의한 방법은, 위상오차 검출부(22)가 기준주파수 신호와 VCO(24)의 출력신호를 각각 수신하여 위상 오차값을 검출하는 단계(ST11~ST13)와; 위상오차 검출부(22)가 상기 검출된 위상오차값에 따라 출력 주파수 신호의 위상을 조정하기 위한 이득값을 산정하면, 상기 이득값에 따라 VCO(24)의 위상 이득이 제어되는 단계(ST14~ST17)를 포함하여 구성된다.

이와 같이 구성되는 장치 및 그 운용방법의 동작을 설명하면 다음과 같다.

본 발명이 제시하는 장치는 클럭발생기의 위상동기루프(PLL)를 구성함에 있어서, 위상오차의 검출을 위한 FPGA와 CPU를 각각 포함하여야 했던 종래기술과는 달리, FPGA의 알고리즘을 개선하여 FPGA가 위상동기루프내에서 요구되던 CPU 기능을 대치하도록 한다.

이러한 기능의 구현은 도1에 도시된 장치를 통하여 이루어질 수 있다.

도1에 제시된 장치에 있어서, 외부에서 공급되는 기준클럭은 위상동기루프(PLL)내에서 위상조정되어 위상기화가 이루어진 후 출력된다. 기준클럭에 대한 위상동기화는 위상동기루프에 요구되는 기능으로써, 전압으로 제어되는 VCO(24)의 발진주파수를 조정하면 기준클럭에 위상동기된 클럭을 출력할 수 있게 된다.

그리고 VCO(24)의 발진주파수 제어는 기준클럭과 VCO(24)에서 발진되는 클럭간의 위상치를 검출하고 그 차이를 보상하기 위한 일련의 회로구성에 의해 수행된다.

본 발명에서 상기 두 주파수 신호간의 위상오차 검출과 상기 검출된 위상오차값에 근거하여 VCO(24)를 제어하기 위한 이득값의 산정은 위상오차 검출부(22)가 담당한다.

상기 위상오차 검출부(22)는 FPGA에 의해 구현될 수 있으며, 본 발명이 제시하는 일련의 기능을 수행하기 위한 적절한 알고리즘에 따라 프로그래밍 되어야 한다.

그래서 시스템내 기준클럭 생성부(21)에 의해 생성된 기준 주파수 신호가 입력되면, 위상오차 검출부(22)가 VCO(24)의 출력 주파수 신호와 비교하여 위상오차 검출을 수행하게 된다. 위상오차 검출부(22)는 상기 검출된 위상오차값을 구비된 알고리즘에 따라 분석하여 그 오차값을 보상하기 위해 VCO(24)의 조정치를 산정한다. 상기 조정치는 VCO(24)의 전압제어를 위한 데이터를 지칭하는 것으로, 이하에서는 이득값으로 표기한다.

상기 이득값의 산정이 이루어지면, D/A 변환부(23)가 디지털 데이터인 이득값을 아날로그 신호로 변환하게 된다. VCO(24)는 상기 D/A 변환부(23)의 아날로그제어신호에 따라 발진주파수를 조정하게 된다.

이러한 일련의 블록에서 수행되는 동작에 따라 위상동기루프가 기준클럭에 위상동기된 클럭신호를 출력하게 되는 것이다.

상기 장치의 동작은 위상오차 검출부를 포함하고 있는 위상동기루프의 운용을 위한 방법에 대한 설명을 통해 보다 구체화될 수 있다. 이하, 본 발명에 의한 방법을 설명한다.

도4에는 본 발명의 적용시 위상동기루프내에서 기준 주파수 신호와 VCO(24)의 출력 주파수 신호간의 위상차에 대한 가능한 상태들이 도시되어 있다.

여기에서 노멀모드(Normal)는 위상동기루프의 출력을 안정하게 유지하는 상태를 의미하며, 자주발진모드(Free-run)는 위상동기루프로 입력되는 기준 주파수 신호가 비정상적인 상태로써 노멀모드의 주파수 평균치로 동작하도록 조정하여 입력 주파수 신호의 손실시에도 위상동기루프의 출력 주파수 신호의 위상변동을 최소화하게 된다.

그리고 유지모드(Holdover)는 주파수 제어 입력을 변경시키지 않고 현재의 주파수를 그대로 유지하는 상태이며, 고속모드(Fast)는 위상동기루프의 출력이 비정상적이었다가 정상으로 회복되는 상태를 지시한다.

상기 각 동작모드에 따라 위상동기루프가 동작하게 되는 바, 동작모드의 선택이 이루어지면 그에 따라 D/A 변환부(23)를 통하여 전압조정 발진기(VCO)(24)의 조정전압을 생성하게 된다. 이때의 조정전압은 이득값을 지시한다.

도3에서 상기 이득값 산정을 위하여 위상오차 검출부(22)가 기준주파수 신호와 VCO(24)의 출력신호를 각각 수신하여 위상 오차값을 검출하게 된다. 상기 검출된 위상 오차값의 보상을 위한 이득값의 산정은 동작모드에 따라 적절하게 수행된다.

본 발명이 제시하는 방법은 상기 동작모드에 따라 위상오차 보상용 이득값을 산정하는 일련의 알고리즘을 위상오차 검출부(22)에 구현하게 된다. 상기 이득값 산정의 기능은 종래 CPU가 담당하던 것이다.

즉, 위상오차 검출부(22)를 이루는 FPGA의 알고리즘을 변경하여 종래 CPU가 담당하던 VCO의 제어값 산정기능을 포함하여 수행할 수 있도록 하는 것이다.

우선, 위상오차 검출부(22)는 기준 주파수 신호와 VCO(24)에서 귀환된 출력 주파수 신호를 각각 수신하여, 상기 두 신호간 위상오차를 검출하게 된다(ST11~ST12).

위상오차가 검출되면, 위상오차 검출부(22)는 위상동기루프의 동작모드에 따라 위상오차를 보상할 이득값을 산정하게 된다(ST13). 이득값의 산정이 이루어지면, 기준 주파수 신호에 대해 출력신호가 선행되는지 지연되는지를 판단하여 이득값을 더하거나 빼게 된다(ST14~ST16).

다시 말해, 출력 주파수 신호가 기준 주파수 신호를 앞서는 경우에는 산정된 이득값을 기준 주파수 신호에 더하여 조정 주파수 신호를 생성하고, 상기 조정 주파수 신호를 이용하여 VCO(24)의 출력 주파수를 제어함으로써 그 신호위상을 조정하게 된다. 한편, 출력 주파수 신호가 기준주파수 신호에 비해 뒤지는 경우에는 산정된 이득값을 기준주파수 신호에 대해 감산하여 그 값을 이용하여 VCO(24)의 출력주파수를 제어한다(ST17).

상기 각 단계에서 수행된 일련의 동작을 반복해 감으로써, 위상동기루프로 입력되는 기준 주파수 신호에 대해 일정하게 동기된 주파수 신호를 출력하게 된다.

이처럼 본 발명은 위상동기루프에서 검출된 위상오차에 따라 전압제어발진기의 조정값을 산정하는 기능을 종래기술과는 달리 위상오차 검출부에 구비된 FPGA가 수행하도록 함으로써, 클럭발생기의 소형화를 가능케 하는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이 본 발명에 의한 클럭발생기의 위상동기루프 회로 및 그 운용방법은, FPGA를 포함한 위상오차검출부가 종래 클럭발생기의 CPU가 담당하던 기능을 구비하도록 함으로써 위상동기루프의 연산처리 속도개선, 제조원가의 절감 및 회로구성의 단순화를 가능케 하는 효과가 있다.

또한, 단순화되고 소형화된 회로구성을 통해 최근 디바이스 회로를 원칩화하는 경향에 적응할 수 있도록 하는 장점이 있다.

Claims (4)

1. 시스템의 운용에 있어서 기준이 되는 클럭 신호를 생성하는 기준클럭 생성부와,

   기준클럭을 입력받아 위상동기루프에서 출력되는 주파수 신호와 비교하여 위상오차를 검출하고 상기 위상오차를 보상하기 위한 이득값을 산정하기 위한 위상오차 검출부와;

   상기 산정된 이득 보상값을 아날로그로 변환하기 위한 D/A 변환부와;

   상기 아날로그 신호에 따라 제어되어 주파수 신호를 발진하기 위한 전압제어발진기를 포함하여 구성되는 것을 특징으로 하는 클럭발생기의 위상동기루프 회로.
2. 제 1항에 있어서, 상기 위상오차 검출부는,

   기준클럭과 출력 주파수 신호간의 위상오차 검출 및 상기 위상오차에 따라 전압제어발진기의 발진 주파수를 조정하기 위한 이득값을 산정하기 위한 일련의 알고리즘을 포함하는 것을 특징으로 하는 클럭발생기의 위상동기루프 회로.
3. 위상오차 검출부가 기준주파수 신호와 전압제어발진기의 출력주파수 신호를 각각 수신하여 위상 오차값을 검출하는 단계와;

   위상오차 검출부가 상기 검출된 위상오차값에 따라 출력 주파수 신호의 위상을 조정하기 위한 이득값을 산정하면, 상기 이득값에 따라 전압제어발진기의 출력 주파수 신호의 위상이 제어되는 단계를 포함하여 수행하는 것을 특징으로 하는 클럭발생기의 위상동기 루프회로의 운용방법.
4. 제 1항에 있어서, 상기 산정된 이득값에 따라 출력주파수 신호를 제어하는 단계는,

   출력주파수 신호가 기준주파수 신호에 비해 위상이 선행하게 되면, 상기 기준주파수 신호에 상기 산정된 이득값을 가산하여 전압제어발진기의 발진주파수 위상을 조정하고,

   출력주파수 신호가 기준주파수 신호에 비해 위상이 지연되면, 상기 기준주파수 신호에 상기 산정된 이득값을 감산하여 전압제어발진기의 발진주파수 위상을 조정하는 단계를 포함하여 수행하는 것을 특징으로 하는 클럭발생기의 위상동기 루프회로의 운용방법.