KR20020035135A

KR20020035135A - Ａｇｃ 회로

Info

Publication number: KR20020035135A
Application number: KR1020027003227A
Authority: KR
Inventors: 잔 반신더렌
Original assignee: 요트.게.아. 롤페즈; 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 2000-07-11
Filing date: 2001-06-28
Publication date: 2002-05-09
Also published as: WO2002005423A2; DE60113125T2; ATE303671T1; JP2004503163A; EP1303910B1; US20020015458A1; DE60113125D1; WO2002005423A3; EP1303910A2; US6862327B2; CN1636318A

Abstract

본 발명은 레벨 검출기, 임계 회로, 및 디지털 이득 제어 신호를 공급하는 디지털 제어 증폭기의 이득 제어 입력에 연결되는 디지털 이득 제어 신호 발생기를 포함하는 이득 제어 루프가 제공되는 디지털 제어 증폭기를 포함한 AGC 회로에 관한 것이다. 디지털 제어 증폭기의 비안정 이득 설정들이 발생하는 것을 방지하기 위해, 연속 제어 증폭기는 레벨 검출기와 디지털 제어 증폭기의 출력 사이에 연결되고, 레벨 검출기의 출력이 연속적인 이득 제어 신호를 공급하기 위한 연속 제어 증폭기의 이득 제어 입력에 연결되고, 연속 제어 증폭기의 이득 변화 범위는 적어도 상기 디지털 이득 제어 신호의 증가 단계에서 디지털 제어 증폭기의 이득 단계 변화에 대응한다.

Description

ＡＧＣ 회로{AGC circuit}

공지된 AGC는 디지털 제어 증폭기의 자동 디지털 이득 설정을 위해 제공되고, 출력 신호는 특정한 소정 레벨로 안정화된다. 디지털 제어 증폭기는 직렬 및/또는 병렬로 다수의 이득 스테이지들을 포함할 수 있고, 출력 신호 레벨을 안정화하는데 요구되는 이득 설정에 따라 스위치 오프 및 온될 수 있다. 각 이득 스테이지는 선형성, 신호 대 잡음비 및 그 동작 영역 내의 이득에 대해 최적화될 수 있다. 이러한 것은 디지털 제어 증폭기를 높은 이득 계수에서 적절한 신호 대 잡음비에 대해 작은 입력 신호 진폭들에서 최적화하게 한다. 디지털 제어 증폭기는 정밀한 선형성 및 낮은 이득 계수에 대해 큰 입력 신호 진폭들로 최적화될 수 있다.

그러나, 공지된 디지털 이득 제어 신호의 스위칭 레벨들 주위의 작은 편이들은 2개의 이득 설정들 간에 반복된 스위칭을 발생시킨다. 이러한 것은 디지털 제어 증폭기의 출력 신호를 변조하고, 비트 에러율의 증가를 유발하고, 예컨대, 가청 왜곡들이 발생하게 할 수도 있다.

본 발명은 레벨 검출기, 임계 회로 및 디지털 이득 제어 신호를 공급하기 위한 디지털 제어 증폭기의 이득 제어 입력뿐만 아니라 이러한 AGC 회로를 포함하는 DAB 수신기에 연결되는 디지털 이득 제어 신호 발생기를 포함하는 이득 제어 루프가 제공되는 디지털 제어 증폭기를 포함하는 AGC 회로에 관한 것이다. 이러한 종류의 AGC 회로는 그 자체가, 예컨대, 미국 특허 제 4 774 474 호로부터 널리 공지되어 있다.

도 1은 본 발명에 따른 AGC 회로의 바람직한 실시예를 도시하는 도면.

도 2는 본 발명에 따라 AGC 회로를 사용하여 DAB 수신기의 바람직한 실시예를 도시하는 도면.

그러므로, 본 발명의 목적은 이득 설정을 안정화하여 이득 설정들 간에 상기 반복된 스위칭을 회피하기 위한 것이다.

레벨 검출기, 임계 회로 및 본 발명에 따라 디지털 이득 제어 신호를 공급하기 위한 디지털 제어 증폭기의 이득 제어 입력에 연결되는 디지털 제어 신호 발생기를 포함하는 이득 제어 루프가 제공되는 디지털 제어 증폭기를 포함한 AGC 회로는 연속 제어 증폭기는 레벨 검출기와 디지털 제어 증폭기의 출력 사이에 연결되고, 상기 레벨 검출기의 출력은 연속적인 이득 제어 신호를 공급하기 위한 연속 제어 증폭기의 이득 제어 입력에 연결되고, 상기 연속 제어 증폭기의 이득 변화 범위는 적어도 상기 디지털 이득 제어 신호의 증가 단계에서 디지털 제어 증폭기의 이득 단계 변화에 대응하는 것을 특징으로 한다.

본 발명에 따른 방법을 적용함으로써, 코스 이득 설정(course gain setting)은 디지털 제어 증폭기로서 획득되고, 반면에, 연속적인 이득 설정은 연속 제어 증폭기로 획득된다. 적어도 상기 디지털 이득 제어 신호의 증가 단계에서 디지털 제어 증폭기의 이득 단계 변화에 대응하는 연속 제어 증폭기의 이득 변화 범위를 선택함으로써, 이득 설정들 간의 반복된 스위칭이 회피된다.

발진에 대한 이득 루프를 안정화하기 위해, 루프 필터는 한편으로는 레벨 검출기의 출력과, 다른 편으로는 임계 회로 및 연속 제어 증폭기의 이득 제어 입력 사이에 연결되는 것이 바람직하다.

비용 효율적인 실시를 허용하는 AGC 회로의 다른 바람직한 실시예는 임계 회로가 디지털 제어 증폭기의 이득의 단계적인 변화에 대해 디지털 이득 제어 신호 발생기를 개시시키기 위해 0 레벨 가까이의 음 및 양의 임계 레벨들과 레벨 검출기의 출력 신호를 비교하는 제 1 및 제 2 비교기들을 포함하는 것을 특징으로 한다.

디지털 이득 제어 신호 발생기는 클럭 신호를 공급하는 디지털 카운터의 클럭 신호 입력에 연결된 펄스 발생기를 포함하고, 임계 회로는 레벨 검출기의 출력 신호를 0 레벨과 비교하는 제 3 비교기를 포함하고, 제 3 비교기의 출력은 카운터의 업/다운 입력에 연결되는 것이 바람직하다.

본 발명에 따른 AGC 회로의 또다른 바람직한 실시예는 음의 임계 레벨과 양의 임계 레벨 간의 연속적인 이득 제어 신호의 범위에 의해 정의된, 초래된 상기 연속 제어 증폭기의 이득 변화 범위는 적어도 상기 디지털 이득 제어 신호의 한 증가 단계, 바람직하게는 2개 이상의 연속적인 증가 단계들에 대한 값을 초과하는 디지털 제어 증폭기의 이득 변화에 대응하는 것이 바람직하다. 이러한 것은 또한, 2개의 이득 설절들 간의 반복된 스위칭의 방지를 보장한다.

디지털로 변조된 신호들을 위한 수신기, 예컨대, DAB 수신기는 상기 디지털 제어 증폭기가 RF 입력 필터와 위상 직교 혼합 스테이지 간에 연결되고, 위상 직교 출력들은 주파수 선택 수단을 통해 한 쌍의 위상 직교 연속 제어 증폭기에 연결되고, 이러한 쌍의 위상 직교 연속 제어 증폭기들은 한 쌍의 위상 직교 아날로그 대디지털 변환기들을 통해 상기 레벨 검출기에 연결되는 것을 특징으로 한다.

본 발명은 이제 첨부한 도면들을 참조하여 기술될 것이다.

도면들은 축척대로 그려진 것은 아니다. 통상적으로, 동일한 참조번호들은 동일한 부품들로 간주한다.

도 1은 연속적으로 디지털 제어 증폭기(DCA)에 후속한 제어된 증폭기(VCA), 레벨 검출기(LD), 및 루프 필터(LF)를 연속적으로 포함하는 이득 제어 루프에 연결되는 그 출력을 포함하는 본 발명에 따른 AGC 회로의 바람직한 실시예를 도시한다. 루프 필터(LF)의 출력은 연속적인 이득 제어 신호를 그에 공급하기 위한 연속 제어 증폭기(VCA)의 이득 제어 입력뿐만 아니라 임계 회로(T)에 연결된다. 입력 회로(T)의 제 1 출력(TO1)은 펄스 발생기(PG)를 통해 디지털 카운터(c)의 클럭 신호 입력(CI)에 연결되고, 임계 회로(T)의 제 2 출력(TO2)은 상기 디지털 카운터(C)의 업/다운 제어 입력 입력(U/D)에 연결된다. 디지털 카운터(C)는 디지털 제어 증폭기(DCA)에 디지털 이득 제어 신호를 공급한다. 펄스 발생기(PG) 및 상기 디지털 카운터(C)는 동시에 디지털 이득 제어 신호 발생기로 기능한다.

연속 제어 증폭기(VCA)의 이득 변화 범위는 적어도 상기 디지털 이득 제어신호의 증가 단계에서 디지털 제어 증폭기(DCA)의 이득 단계 변화에 대응한다.

임계 회로(T)는 제 1 내지 제 3 비교기들(Ta 내지 T3)을 포함하고, 제 1 및 제 2 비교기들(T1, T2)은 루프 필터(LF)의 출력 신호 각각을 0 레벨(V0) 가까이의 음과 양의 임계 레벨(Vtp, Vtn)과 비교하기 위해 사용되고, 제 3 비교기(T3)는 레벨 검출기의 출력 신호를 0 레벨과 비교하기 위해 사용된다. 그러므로, 제 1 내지 제 3 비교기들(T1 내지 T3)은 음과 양의 입력들이 각각 제공되고, 상기 양의 입력들은 루프 필터(LF)의 출력에 공통으로 연결되고, 제 1 및 제 2 비교기들(T1, T2)의 음의 입력들은 각각의 양 및 음의 임계 전압 소스들(Vtp = +ΔV, Vtn=-ΔV)을 통해 매쓰(mass)에 연결되고, 제 3 비교기(T3)의 음의 입력은 0 전압 소스(전류원)를 통해 매쓰에 연결된다. 제 1 및 제 2 비교기들(T1, T2)의 출력들은 OR 게이트를 통해 임계 회로(T)의 제 1 출력(TO1)에 연결되고, 제 3 비교기(T3)의 출력은 임계 회로(T)의 제 2 출력(TO2)을 통해 디지털 카운터(C)의 업/다운 제어 입력(U/D)에 연결된다.

루프 필터(LF)의 출력 신호가 상기 양의 임계 레벨(Vtp)을 증가시키면, 제 1 비교기(T1)는 펄스 발생기(PG)로 하여금 카운터(C)에 클럭 펄스를 발생시켜 공급하게 한다. 루프 필터(LF)의 출력 신호가 음의 임계 레벨(Vtn) 아래로 감소되면, 제 2 비교기(T)는 펄스 발생기(PG)로 하여금 카운터(C)에 클럭 펄스를 발생시켜 공급하게 한다. 제 3 비교기(T3)는 루프 필터(LF)의 출력 신호가 양의 임계 레벨(Vtp) 이상으로 증가하는 경우, 펄스 발생기(PG)로부터의 클럭 펄스들의 수신에서 카운트 다운하도록 디지털 카운터(C)를 제어한다. 제 3 비교기(T3)는 루프 필터(LF)의 출력 신호가 양의 임계 레벨(Vt n) 아래로 감소하는 경우, 펄스 발생기(PG)로부터의 클럭 펄스의 수신시 카운트 업하도록 디지털 카운터(C)를 제어한다. 양 및 음의 임계 레벨들(Vtp, Vtn) 사이의 범위는 루프 필터(LF)의 출력 신호, 즉, 연속 제어 증폭기(VCA)에 대한 연속적인 이득 제어 신호가 디지털 제어 증폭기(DCA)의 이득 설정을 변화시키지 않고 변화할 수 있는 범위를 정의된다.

본 발명에 따라 선택함으로써, 적어도 상기 디지털 이득 제어 신호의 증가 단계에서 디지털 제어 증폭기(DGA)의 이득 단계 변화에 대응하는 연속 제어 증폭기(VCA)의 이득 변화 범위, 즉, 한 클럭 펄스의 업 카운트에서 디지털 제어 증폭기(PGA)에서 발생하는 이득 증가 및 한 클럭 펄스의 다운 카운트에서 발생하는 이득 감소는 디지털 제어 증폭기(DGA)의 비안정 이득 설정들이 회피된다.

바람직하게, 연속하여 제어된 증폭기(VCA)의 이득 변동 범위는, 상기 디지털 이득 제어 신호의 한 증가 단계, 바람직하게는 2개 이상의 증가 단계들에 대한 값을 초과하는 디지털 제어 증폭기(DGA)의 이득 변화에 대응하여 선택된다. 이것은 또한 두 이득 설정들 간의 디지털 제어 증폭기(DGA)의 이득의 반복 스위칭을 회피할 수 있게 한다.

그러나, 후속하는 이득 단계 변동들의 중첩에 의한 디지털 제어 증폭기(DGA)의 이득 제어에서의 오버슈트는, 두 연속적인 클럭 펄스들 간의 시간이, AGC 루프의 시정수에 의해 정의되는 특정 값 미만으로 감소할 때 발생할 수도 있다. 이것은 펄스 발생기(PG)의 속도를 적절히 제한함으로써 방지될 수 있다.

또한, 루프 필터(LF)의 시정수는 계속해서 제어되는 증폭기(VCA)의 이득 제어 신호의 재생 피드백을 방지하기에 충분히 크게 선택된다.

도 2는 본 발명에 따른 AGC 회로를 사용하는 DAB 수신기의 바람직한 실시예를 도시하며, RF 입력 필터(RF)와 위상 직교 혼합 스테이지(1) 사이에 연결되는 상기 언급된 디지털적으로 제어되는 증폭기(DCA)를 포함한다. 위상 직교 혼합 스테이지(1)의 위상 직교 출력들은 위상 직교 주파수 선택 수단(3)을 통해 계속해서 제어되는 위상 직교 증폭기(VCA)에 연결된다. 이 계속해서 제어되는 위상 직교 증폭기(VCA)는 한 쌍의 블록킹 커패시터들(4)을 통해 위상 직교 아날로그 대 디지털 변환기(5)에 연결된다. 위상 직교 아날로그 대 디지털 변환기(5)의 출력들은 위상 직교 데시메이션 필터(decimation filter; 7)를 통해 CORDIC 혼합기(8)에 연결되며, 위상 직교 DAB 채널 필터(9)가 그 뒤에 이어진다. 위상 직교 DAB 채널 필터(9)의 위상 직교 출력들은 AGC 제어된 위상 직교 증폭기(10)를 통해 고속 푸리에 변환 장치(12)의 위상 직교 입력들, 소망의 기저대역 DAB 변조 신호를 공급하는 변환 장치(12)의 신호 출력, 주파수 제어 신호를 CORDIC 변조기(8)에 공급하는 변환 장치(12)의 제 1 제어 출력, 및 시간 동기화 신호를 클럭-신호 발생기(6)에 공급하는 변환 장치(12)의 제 2 제어 출력에 연결된다. 클럭-신호 발생기(6)는 클럭-신호를 위상 직교 아날로그 대 디지털 변환기(5)에 공급한다.

회로(1 내지 12)에 의해 제공되는 DAB 수신기의 신호 처리는, 예를 들어, 미국 특허 제 6,021,165 호에 공지되어 있다. 본 발명의 적절한 이해를 위해, 그 상세한 지식이 필요한 것은 아니다. 그 이유는 상기 DAB 수신기 회로에 관하여 더 이상의 상세한 설명은 제공되지 않을 것이기 때문이다.

도 2에 도시된 바와 같이 DAB 수신기에서, 디지털로 제어되는 증폭기(DCA)는 광대역 증폭기로서 기능하며, 연속 제어 위상 직교 증폭기(VCA)는 협대역 증폭기로서 기능한다. 연속 제어 위상 직교 증폭기(VCA)의 위상 직교 출력 신호의 레벨은 위상 직교 수신기 신호 경로에서 2개의 특정 위치들, 즉, 위상 직교 주파수 선택 수단(9)의 출력과 위상 직교 아날로그 대 디지털 변환기(5)의 출력에서 검출된다. 레벨 검출기(LD)는 이 2개의 레벨 정보들을, 연속적으로 제어되는 위상 직교 증폭기(VCA)의 위상 직교 출력 신호의 적절한 레벨을 반영하는 단일 이득 제어 신호로 결합한다.

바람직하게, 본 발명에 따른 AGC 회로는, 수신동안 단계들에 의한 레벨 변화들에 비교적 민감한 DAB, GSM, DCS, UMTS, DECT, 블루투스(Bluetooth) 등과 같은 디지털로 변조된 신호들에 대한 수신기들에 적용된다.

도시된 바와 같은 DAB 수신기에 사용되는 AGC 회로는 도 1에 따라 설명된 것에 대한 동작에 대응한다.

본 발명의 정신과 범위를 벗어나지 않고 도 1 및 도 2에 설명된 바와 같이 본 발명의 다양한 변형들이 이루어질 수도 있다는 것이 명백하다.

Claims

레벨 검출기, 임계 회로, 및 디지털 이득 제어 신호를 공급하기 위한 디지털 제어 증폭기의 이득 제어 입력에 연결되는 디지털 이득 제어 신호 발생기를 포함하는 이득 제어 루프가 제공되는 상기 디지털 제어 증폭기를 포함하는 AGC 회로에 있어서,

연속 제어 증폭기가 상기 레벨 검출기와 디지털 제어 증폭기의 출력 사이에 연결되고, 상기 레벨 검출기의 출력은 연속적인 이득 제어 신호를 공급하기 위해 상기 연속 제어 증폭기의 이득 제어 입력에 연결되고, 상기 연속 제어 증폭기의 이득 변화 범위는 적어도 상기 디지털 이득 제어 신호의 증가 단계에서 상기 디지털 제어 증폭기의 이득 단계 변화에 대응하는 것을 특징으로 하는, AGC 회로.
제 1항에 있어서,

루프 필터는 한편으로는 상기 레벨 검출기의 출력과, 다른 편으로는 상기 연속 제어 증폭기의 이득 제어 입력 및 임계 회로 사이에 연결되는 것을 특징으로 하는, AGC 회로.
제 1항 또는 제 2항에 있어서,

상기 임계 회로는 상기 디지털 제어 증폭기의 이득의 단계적인 변화에 대해 상기 디지털 이득 제어 신호 발생기를 개시시키기 위해 0 레벨 근처의 양 및 음의임계 레벨들과 상기 레벨 검출기의 출력 신호를 비교하는 제 1 및 제 2 비교기들을 포함하는 것을 특징으로 하는, AGC 회로.
제 1항 내지 제 3항 중 어느 한 항에 있어서,

상기 디지털 이득 제어 신호 발생기는 클럭 신호를 공급하기 위한 디지털 카운터의 클럭 신호 입력에 연결된 펄스 발생기를 포함하고, 상기 임계 회로는 상기 레벨 검출기의 출력 신호를 0 레벨과 비교하는 제 3 비교기를 포함하고, 상기 제 3 비교기의 출력은 상기 카운터의 업/다운 입력에 연결되는 것을 특징으로 하는, AGC 회로.
제 3항 또는 제 4항에 있어서,

상기 음의 임계 레벨과 양의 임계 레벨 간의 상기 연속적인 이득 제어 신호의 범위에 의해 정의된, 초래된 상기 연속 제어 증폭기의 이득 변화 범위는 상기 디지털 이득 제어 신호의 2개의 연속적인 증가 단계들을 통해 적어도 디지털 제어 증폭기의 이득 변화에 대응하는 것을 특징으로 하는, AGC 회로.
제 4항 또는 5항에 있어서,

상기 클럭 신호의 2개의 연속적인 클럭 펄스들 간의 시간 기간은 상기 디지털 제어 증폭기의 후속한 이득 단계 변화들의 중첩이 발생하는 것을 방지하기 위해 충분히 크게 선택되는 것을 특징으로 하는, AGC 회로.
제 1항 내지 제 6항 중 어느 한 항에 있어서,

상기 루프 필터의 시정수는 상기 AGC 루프의 상기 이득 제어 신호의 재생 피드백이 발생하는 것을 방지하기 위해 충분히 크게 선택되는 것을 특징으로 하는, AGC 회로.
제 1항 내지 제 7항 중 어느 한 항에 청구된 바와 같은 AGC 회로를 포함하는 디지털로 변조된 신호들을 위한 수신기에 있어서,

상기 디지털 제어 증폭기는 RF 입력 필터와 위상 직교 혼합기 스테이지 사이에 연결되고, 위상 직교 출력들은 주파수 선택 수단을 통해 한 쌍의 위상 직교 연속 제어 증폭기들에 연결되고, 이 쌍의 위상 직교 연속 제어 증폭기들은 상기 레벨 검출기에 한 쌍의 위상 직교 아날로그 디지털 변환기들을 통해 연결되는 것을 특징으로 하는, 수신기.
제 8항에 있어서,

상기 수신기는 DAB 수신기인 것을 특징으로 하는, DAB 수신기.