KR20020034321A - 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 배선막의 스트레스를 완화시키기 위한 하드마스크를 포함하는 반도체소자의 제조 방법에 관한 것으로, 반도체기판상에 배선막을 형성하는 단계; 상기 배선막상에 하드마스크로서 플라즈마화학기상증착법 또는 저압화학기상증착법을 이용한 제 1 하드마스크를 형성하는 단계; 및 상기 제 1 하드마스크상에 저압화학기상증착법 또는 플라즈마화학기상증착법을 이용한 제 2 하드마스크를 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 비트라인 또는 워드라인내 존재하는 스트레스(Stress)를 보상시키도록 한 비트라인의 제조 방법에 관한 것이다.
일반적으로, 비트라인은 폴리실리콘(Polysilicon), 텅스텐실리사이드(W-Silicide; WSix), 캡핑물질(Capping material)로 디자인룰(Design rule)에 따라 마스크산화막(Mask oxide) 또는 마스크질화막(Mask nitride)을 증착하고 이를 패터닝하므로써 형성하는데, 폴리실리콘과 텅스텐실리사이드의 비저항이 소자 집적도 가증가함에 따른 요구를 충족시키지 못하는 문제점이 발생하여 이를 해결하기 위해 텅스텐실리사이드 대신 낮은 저항의 텅스텐(W)을 적용하고 있다.
그러나, 비트라인의 배선막으로서 폴리실리콘(Polysilcon)에서 텅스텐(W)으로 바꾸면서 저항이 많이 감소하였지만 보다 집적화하기 위해서는 이를 최소화하는 기술의 개발이 필요시되고 있다.
또한, 최근에 소자의 집적도가 증가함에 따라 비트라인 폭(Width) 값이 작아져 비트라인의 저항값이 커져 센스증폭기(Sense amplifier; SA)의 센싱(Sensing)과 리스토어링(Restoring) 시간이 증가하게 될 뿐아니라 비트라인 이퀄라이징 (Equalizing) 시간도 증가하여 소자의 특성을 저하시키는 원인이 되고 있다.
이러한 문제를 해결하기 위해 WF6가스를 사용하여 화학적기상증착법 (Chemical Vapor Deposition; CVD)으로 증착된 비트라인 텅스텐막은 텐실 스트레스 (Tensile stress)를 받게되는데 그 위에 실리콘질화막(Silicon nitride)을 증착하므로써 컴프레시브 스트레스(Compressive stress)를 가하여 텅스텐에 존재하는 스트레스를 보상시켜줄 수 있다.
그리고 플라즈마화학기상증착법(Plasma Enhanced CVD; PECVD)으로 증착된 실리콘질화막보다는 보다 높은 온도에서 진행되는 저압화학기상증착법(Low Pressure CVD)으로 증착한 실리콘나이트라이드를 하드마스크(Hardmask)로 사용할 경우에 텅스텐에 보다 큰 컴프레시브 스트레스가 걸리게 된다.
현재 비트라인의 하드마스크로 플라즈마질화막(PE-nitride)이나 저압질화막 (LP-nitride)또는 산화막(Oxide layer)을 사용하고 있는데, 산화막을 사용하는 경우에는 스트레스를 보상시켜줄 수 없으므로 비트라인 텅스텐막이 스트레스를 지니고 있어 격자부정합(Lattice distortion)에 의한 저항 증가가 존재한다.
또한 비트라인폭에 따라 차이가 있지만 플라즈마질화막만으로는 비트라인에 걸리는 스트레스를 모두 보상시켜주지 못할 수 있고, 반면에 저압질화막만을 사용하여서는 오히려 텅스텐에 컴프레시브 스트레스를 유도하게 되어 비트라인의 저항이 증가될 수 있다.
통상적으로, 워드라인에 이용되는 텅스텐은 공정 단순화 및 불소(F) 원자에 의한 게이트산화막의 열화를 방지하기 위해 물리적기상증착법(PVD)에 의해 증착되며 비트라인의 텅스텐은 비트라인 콘택부분의 매립을 동시에 해주기 위해 화학기상증착법(CVD)이 널리 사용되고 있어 비트라인의 경우 텐실 스트레스를 받고 있다.
도 1a는 종래기술에 따른 텅스텐막의 증착방법을 도시한 도면으로서, 물리적기상증착법(Physical Vapor Deposition; PVD) 즉, 스퍼터링(Sputtering)법을 이용하여 반도체기판(11)상에 텅스텐막(12)을 증착한다.
이 때, 텅스텐막(12) 증착시, 텅스텐막(12)내에 크기가 큰 아르곤(Ar) 가스가 텅스텐막(12)내에 유입되어 즉, 텅스텐 원자보다는 아르곤 원자가 더 크므로 증착된 텅스텐막(12)이 압축 스트레스(13)를 받게 된다.
도 1b는 종래기술에 따른 텅스텐막의 증착방법을 도시한 도면으로서, 화학적기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 반도체기판(11)상에 텅스텐막(12a)을 증착한다.
이 때, 주로 소스가스로서 WF6를 사용하는데 상기 텅스텐막(12a)내에 유입되는 불소 원자(F)의 경우, 텅스텐(W) 원자보다 작기 때문에 증착된 텅스텐막(12a)은 텐실 스트레스(14)를 받는다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 비트라인 배선막 또는 워드라인 배선막내에 존재하는 스트레스를 상쇄시켜 스트레스에 의한 비트라인 또는 워드라인의 표면저항 증가를 방지하는데 적합한 반도체소자의 제조 방법을 제공하는데 목적이 있다.
도 1a는 종래기술에 따른 비트라인배선막의 형성 방법을 간략히 도시한 도면,
도 1b는 종래기술의 다른 예에 따른 비트라인배선막의 형성 방법을 간략히 도시한 도면,
도 2a는 본 발명의 제 1 실시예에 따른 비트라인배선막의 제조 방법을 도시한 도면,
도 2b는 본 발명의 제 2 실시예에 따른 비트라인배선막의 제조 방법을 도시한 도면,
도 3a는 본 발명의 제 3 실시예에 따른 워드라인배선막의 제조 방법을 도시한 도면,
도 3b는 본 발명의 제 4 실시예에 따른 워드라인배선막의 제조 방법을 도시한 도면,
도 4a는 하드마스크의 종류에 따른 워드라인의 스트레스변화를 비교한 그래프,
도 4b는 하드마스크의 종류에 따른 비트라인의 스트레스 변화를 비교한 그래프,
도 5a는 하드마스크의 종류에 따른 워드라인바의 표면저항을 비교한 그래프,
도 5b는 하드마스크의 종류에 따른 비트라인바의 표면저항을 비교한 그래프.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 폴리실리콘
23 : 비트라인 배선막 24 : 하드마스크
24a : PE-Si3N424b : LP-Si3N4
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 배선막을 형성하는 단계; 상기 배선막상에 하드마스크로서 플라즈마화학기상증착법을 이용한 제 1 하드마스크를 형성하는 단계; 및 상기 제 1 하드마스크상에 저압화학기상증착법을 이용한 제 2 하드마스크를 형성하는 단계를 포함하여 이루어짐을 특징으로 하고, 본 발명의 반도체소자의 제조 방법은 반도체기판상에 배선막을 형성하는 단계; 상기 배선막상에 하드마스크로서 저압화학기상증착법을 이용한 제 1 하드마스크를 형성하는 단계; 및 상기 제 1 하드마스크상에 플라즈마화학기상증착법을 이용한 제 2 하드마스크를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에서는 비트라인 또는 워드라인의 배선막 형성시의 스트레스를 완화시키기 위한 방법을 제안한다.
도 2a는 본 발명의 제 1 실시예에 따른 반도체소자의 제조 방법을 간략히 도시한 도면으로서, 비트라인의 제조 방법을 도시하고 있다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 폴리실리콘(22)을 형성한 후, 폴리실리콘(22)상에 비트라인 배선막(23)을 형성한다. 이 때, 비트라인 배선막(23)으로는 텅스텐(W), 알루미늄(Al), 몰리브덴(Mo), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta) 또는 크롬(Cr) 중 어느 하나의 금속을 이용하거나 또는 이들 금속의 실리사이드막(Silicide)을 이용한다.
계속해서, 비트라인배선막(23)상에 비트라인배선막의 저항을 감소시키기위한 하드마스크(24)로서 PECVD-Si3N4(24a)을 증착하고 계속해서 LPCVD-Si3N4(24b)을 증착한다. 이 때, PECVD-Si3N4(24a)은 100Å∼3000Å의 두께로 증착되고, LPCVD-Si3N4(24b)은 100Å∼3000Å의 두께로 증착된다.
도 2b는 본 발명의 제 2 실시예에 따른 반도체소자의 제조 방법을 도시한 도면으로서, 반도체기판(31)상에 폴리실리콘(32)을 형성한 후, 폴리실리콘(32)상에 비트라인 배선막(33)을 형성한다. 이 때, 비트라인 배선막(33)으로는 텅스텐(W), 알루미늄(Al), 몰리브덴(Mo), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta) 또는 크롬(Cr)중 어느 하나의 금속을 이용하거나 또는 이들 금속의 실리사이드막(Silicide)을 이용한다.
계속해서, 비트라인배선막(33)상에 비트라인배선막(33)의 저항을 감소시키기위한 하드마스크(34)로서 LPCVD-Si3N4(34a)을 증착한 후, 계속해서 PECVD-Si3N4(34b)을 증착한다.
이 때, LPCVD-Si3N4(34a)은 100Å∼3000Å의 두께로 증착되고, PECVD-Si3N4(34b)은 100Å∼3000Å의 두께로 증착된다.
도 3a는 본 발명의 제3실시예에 따른 반도체소자의 제조 방법을 도시한 도면으로서, 워드라인의 제조 방법을 도시하고 있다.
반도체기판(41)상에 폴리실리콘(42)을 형성한 후, 폴리실리콘(42)상에 워드라인 배선막(43)을 형성한다. 이 때, 워드라인 배선막(43)으로는 텅스텐(W), 알루미늄(Al), 몰리브덴(Mo), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta) 또는 크롬(Cr) 중 어느 하나의 금속을 이용하거나 또는 이들 금속의 실리사이드막(Silicide)을 이용한다. 이 때, 폴리실리콘(42) 하부에는 게이트산화막이 형성된다.
계속해서, 워드라인 배선막(43)상에 워드라인배선막(43)의 저항을 감소시키기위한 하드마스크(44)로서 PECVD-Si3N4(44a)을 증착하고 계속해서 LPCVD-Si3N4(44b)을 증착한다. 이 때, PECVD-Si3N4(44a)은 100Å∼3000Å의 두께로 증착되고, LPCVD-Si3N4(44b)은 100Å∼3000Å의 두께로 증착된다.
도 3b는 본 발명의 제 4 실시예에 따른 반도체소자의 제조 방법을 도시한 도면으로서, 워드라인의 제조 방법을 도시하고 있다.
반도체기판(51)상에 폴리실리콘(52)을 형성한 후, 폴리실리콘(52)상에 워드라인 배선막(53)을 형성한다. 이 때, 워드라인 배선막(53)으로는 텅스텐(W), 알루미늄(Al), 몰리브덴(Mo), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta) 또는 크롬(Cr) 중 어느 하나의 금속을 이용하거나 또는 이들 금속의 실리사이드막(Silicide)을 이용한다.
계속해서, 워드라인배선막(53)상에 워드라인배선막(53)의 저항을 감소시키기위한 하드마스크(54)로서 LPCVD-Si3N4(54a)을 증착한 후, 계속해서 PECVD-Si3N4(54b)을 증착한다.
이 때, LPCVD-Si3N4(54a)은 100Å∼3000Å의 두께로 증착되고, PECVD-Si3N4(54b)은 100Å∼3000Å의 두께로 증착된다.
도면에는 도시되지 않았지만, 워드라인상부에 하드마스크를 형성할 때, 워드라인과 하드마스크의 스트레스를 완화시켜 저항 증가를 억제하기 위해 산화막을 사이에 형성하는데, 이 때 산화막은 30Å∼1500Å의 두께로 증착된다.
아울러, 비트라인의 경우에도 산화막을 하드마스크와 비트라인 사이에 형성할 수 있으며, LPCVD-Si3N4과 PECVD-Si3N4의 적층막으로 이루어지는 하드마스크의 두께(100Å∼3000Å)는 비트라인 또는 워드라인에 존재하는 스트레스를 최소화시킬 수 있는 두께이다.
도 4a는 하드마스크의 종류에 따른 워드라인의 스트레스 변화를 도시한 그래프이고, 도 4b는 하드마스크의 종류에 따른 비트라인의 스트레스 변화를 도시한 그래프이다.
도 4a에 도시된 것처럼, 워드라인 형성시 하드마스크로서 플라즈마질화막을 이용하는 경우에 대해 살펴보면, 1500Å의 플라즈마질화막(PE-nitride) 증착전에는 하부 텅스텐막이 받는 스트레스는 20 정도였으나, 증착후 40의 값을 갖고, 식각후 20∼25의 스트레스를 받는다.
그리고, 1500Å의 저압질화막(LP-nitride)을 이용하는 경우, 증착전에는 20정도, 증착후 40∼50정도이고, 식각후에는 40∼50정도의 스트레스를 받는다. 또한 저압질화막(300Å)과 플라즈마질화막(1200Å)의 적층막(LP-nitride/PE-nitride)인 경우, 증착전 20, 증착후 60의 값을 갖고 식각후 90∼100정도의 스트레스를 받는다.
한편, 도 4b에 도시된 것처럼, 비트라인 형성시, 텅스텐막상에 하드마스크로서 플라즈마질화막(PE-nitride), 플라즈마질화막/저압질화막(PE-nitride/LP-nitride), 저압질화막(LP-nitride)을 적용했을 경우, 증착전에는 20∼40, 증착후 30∼80, 식각후 60∼105 정도의 스트레스를 받음을 알 수 있다.
도 4a 및 도 4b에 나타난 바와 같이, 비트라인 또는 워드라인 상부에 하드마스크로서 플라즈마질화막을 이용하는 경우보다 저압질화막을 이용하는 경우가 스트레스를 더 받으며, 플라즈마질화막/저압질화막의 적층막을 이용할 경우 저압질화막을 이용하는 경우보다 스트레스를 적게 받는다.
도 5a는 워드라인의 하드마스크로 PECVD-Si3N41500Å, PECVD-Si3N41200Å/ LPCVD-Si3N4300Å, LPCVD-Si3N41500Å을 각가 증착하였을 때의 표면저항을 비교한 그래프로서, -◇-, -□-, -△-, -×-는 워드라인바(/WL)의 폭(0.16㎛, 0.18㎛, 0.20㎛, 0.30㎛)을 각각 나타낸다.
워드라인의 경우, 하드마스크를 PECVD-Si3N4를 사용하였을 경우보다 PECVD-Si3N4/ LPCVD-Si3N4의 적층막을 사용했을 경우에 저항이 보다 크며, LPCVD-Si3N4만을 사용하였을 경우에 저항이 가장 큼을 알 수 있다.
도 5b는 비트라인의 하드마스크로 PECVD-Si3N41200Å, PECVD-Si3N4900Å/ LPCVD-Si3N4300Å, LPCVD-Si3N41200Å을 각가 증착하였을 때의 표면저항(RS, ohm/□)을 비교한 그래프로서, -◇-, -□-, -△-, -×-는 비트라인바(/BL)의 폭(0.16㎛, 0.18㎛, 0.20㎛, 0.30㎛)을 나타낸다.
비트라인의 경우, 하드마스크를 PECVD-Si3N4를 사용하였을 경우보다 LPCVD-Si3N4을 사용하였을 경우에 비트라인저항이 작고, PECVD-Si3N4/ LPCVD-Si3N4의 적층막을 사용했을 경우에 저항이 가장 작음을 알 수 있다. 이는 보다 컴프레시브 스트레스를 가하는 LPCVD-Si3N4을 사용시 PECVD-Si3N4를 사용할 때 보다 스트레스 보상효과가 높지만, PECVD-Si3N4/ LPCVD-Si3N4의 적층막을 사용한 경우보다 저항이 큰 것은 LPCVD-Si3N4만을 사용시에는 컴프레시브 스트레스가 너무 커서 보상효과를 넘어 오히려 컴프레시브 스트레스를 비트라인에 유발하기 때문이다.
도 5a 및 도 5b에서 알 수 있듯이, 비트라인과 워드라인의 폭과 두께에 따라 다른 스트레스에 맞추어 PECVD-Si3N4의 두께와 LPCVD-Si3N4의 두께를 각각 조절하여 스트레스 보상효과를 최대화한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 반도체소자의 제조 방법은 비트라인 또는 워드라인 상부의 하드마스크로서 플라즈마질화막(저압질화막)과 저압질화막(플라즈마질화막)의 적층구조를 이용하므로써, 비트라인 또는 워드라인 내에 존재하는 컴프레시브 스트레스를 상쇄시켜 스트레스에 의한 표면저항 증가를 억제할 수 있는 효과가 있다.

Claims (12)

  1. 반도체소자의 제조 방법에 있어서,
    반도체기판상에 배선막을 형성하는 단계;
    상기 배선막상에 하드마스크로서 플라즈마화학기상증착법을 이용한 제 1 하드마스크를 형성하는 단계; 및
    상기 제 1 하드마스크상에 저압화학기상증착법을 이용한 제 2 하드마스크를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 배선막은 비트라인 또는 워드라인 중 어느 하나인 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 배선막은 텅스텐, 알루미늄, 몰리브덴, 코발트, 티타늄, 탄탈륨 또는 크롬 중 어느 하나의 금속을 이용하거나 또는 이들 금속의 실리사이드막을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 하드마스크는 Si3N4이며, 100Å∼3000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 하드마스크는 Si3N4이며, 100Å∼3000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 배선막과 제 1 하드마스크 사이에 30Å∼1500Å두께의 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 반도체소자의 제조 방법에 있어서,
    반도체기판상에 배선막을 형성하는 단계;
    상기 배선막상에 하드마스크로서 저압화학기상증착법을 이용한 제 1 하드마스크를 형성하는 단계; 및
    상기 제 1 하드마스크상에 플라즈마화학기상증착법을 이용한 제 2 하드마스크를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 배선막은 비트라인 또는 워드라인 중 어느 하나인 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 배선막은 텅스텐, 알루미늄, 몰리브덴, 코발트, 티타늄, 탄탈륨 또는 크롬 중 어느 하나의 금속을 이용하거나 또는 이들 금속의 실리사이드막을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 제 1 하드마스크는 Si3N4이며, 100Å∼3000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제 7 항에 있어서,
    상기 제 2 하드마스크는 Si3N4이며, 100Å∼3000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제 7 항에 있어서,
    상기 배선막과 제 1 하드마스크 사이에 30Å∼1500Å두께의 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
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