KR20020031871A - Method for Fabricating of Semiconductor Device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로 특히, 스토리지 노드 콘택의 계면저항을 줄이어 소자의 특성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device for improving the characteristics of the device by reducing the interface resistance of the storage node contact.
최근, 반도체 소자가 고집적화되고 사이즈(Size)가 줄어듦에 따라서 발생되는 노드(Node)와 비트 라인(Bit Line)간의 숏트 현상을 방지하기 위하여 스트로지 노드 콘택의 측면에 사이드 월(Side-Wall)을 형성하고 있다.Recently, in order to prevent shorting between the node and the bit line, which occurs as the semiconductor device is highly integrated and the size is reduced, a side wall is formed on the side of the straw node contact. Forming.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.1A to 1E are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the prior art.
종래 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정으로 반도체 기판(11)의 소정영역에 필드 산화막(12)을 형성하여 활성영역을 정의한다.In the conventional method of manufacturing a semiconductor device, as shown in FIG. 1A, a field oxide film 12 is formed in a predetermined region of a semiconductor substrate 11 by a shallow trench isolation (STI) process to define an active region.
그리고, 상기 반도체 기판(11)에 게이트 산화막을 개재하여 복수개의 게이트(13)를 형성한다. 예컨대, 상기 게이트(13)는 폴리 실리콘막과 텅스텐 실리사이드막과 실리콘 질화막이 차례로 적층되어 구성된다.A plurality of gates 13 are formed in the semiconductor substrate 11 via a gate oxide film. For example, the gate 13 is formed by sequentially stacking a polysilicon film, a tungsten silicide film, and a silicon nitride film.
그리고, 상기 반도체 기판(11)의 표면상에 절연막을 증착하고 상기 게이트(13)의 양측면에만 남도록 상기 절연막을 에치백하여 제 1 절연막 측벽(14)을 형성한다.The first insulating film sidewall 14 is formed by depositing an insulating film on the surface of the semiconductor substrate 11 and etching back the insulating film so as to remain only on both sides of the gate 13.
그리고, 상기 반도체 기판(11)상에 소정 두께의 제 1 층간 절연막(15)을 증착한다.A first interlayer insulating film 15 having a predetermined thickness is deposited on the semiconductor substrate 11.
이어, 포토 및 식각 공정으로 상기 반도체 기판(11)이 소정 부분 노출되도록 상기 제 1 층간 절연막(15)을 선택적으로 제거하여 복수개의 제 1 콘택홀(도시하지 않음)을 형성한다.Subsequently, the first interlayer insulating layer 15 is selectively removed to expose a predetermined portion of the semiconductor substrate 11 by a photo and etching process to form a plurality of first contact holes (not shown).
그리고, 상기 제 1 콘택홀을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘막을 증착하고 전면에 에치백 공정을 실시하여 상기 제 1 콘택홀 내부에 플러그(16)를 형성한다.A first polysilicon film is deposited on the entire surface of the semiconductor substrate 11 including the first contact hole, and an etch back process is performed on the entire surface to form a plug 16 in the first contact hole.
그리고, 상기 반도체 기판(11)상에 제 2 층간 절연막을 증착하고 상기 플러그(16) 중 일부개의 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막을 제거하여 제 2 콘택홀(도시하지 않음)을 형성한다.Then, a second interlayer insulating film is deposited on the semiconductor substrate 11, and the second interlayer insulating film is removed to expose a part of the surface of the plug 16 to form a second contact hole (not shown). do.
여기서 상기 제 2 층간 절연막은 산화막이다.The second interlayer insulating film is an oxide film.
그리고, 상기 제 2 콘택홀을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘막을 증착한 후, 포토 및 식각 공정으로 상기 제 2 폴리 실리콘막을 선택적으로 제거하여 상기 제 2 콘택홀을 통해 상기 플러그(16)에 연결되는 비트 라인(18)을 형성한다.After depositing a second polysilicon film on the entire surface of the semiconductor substrate 11 including the second contact hole, the second polysilicon film is selectively removed by a photo and etching process, and the plug is connected through the second contact hole. Bit line 18 connected to 16 is formed.
그리고, 도 1b에 도시된 바와 같이 상기 반도체 기판(11)의 표면상에 비트 라인 캡 실리콘 질화막(19)을 증착한다.1B, a bit line cap silicon nitride film 19 is deposited on the surface of the semiconductor substrate 11.
그리고, 도 1c에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 소정 두께의 제 3 층간 절연막(20)을 형성한다.As shown in FIG. 1C, a third interlayer insulating film 20 having a predetermined thickness is formed on the entire surface of the semiconductor substrate 11.
이어, 포토 및 식각 공정으로 상기 플러그(16) 중 어느 하나가 노출되도록 상기 제 3 층간 절연막(20)과 비트 라인 캡 실리콘 질화막(19)과 제 2 층간 절연막(17)을 선택적으로 제거하여 제 3 콘택홀(21)을 형성한다.Subsequently, the third interlayer insulating film 20, the bit line cap silicon nitride film 19, and the second interlayer insulating film 17 may be selectively removed to expose any one of the plugs 16 by a photo and etching process. The contact hole 21 is formed.
그리고, 도 1d에 도시된 바와 같이, 셀 사이즈 축소에 따른 스토리지 노드 콘택과 비트 라인간의 숏트 현상을 방지하기 위하여 상기 반도체 기판(11)의 표면상에 실리콘 질화막(SiN)을 증착하고 상기 제 3 콘택홀(21) 내부의 측면에만 남도록 상기 실리콘 질화막을 선택적으로 제거하여 제 2 절연막 측벽(22)을 형성한다.As illustrated in FIG. 1D, a silicon nitride layer (SiN) is deposited on the surface of the semiconductor substrate 11 to prevent a short circuit between the storage node contact and the bit line due to the reduction of the cell size. The silicon nitride film is selectively removed to remain only at the side surface of the hole 21 to form the second insulating film sidewall 22.
그리고, 도 1e에 도시된 바와 같이 상기 제 3 콘택홀(21)을 포함한 반도체 기판(11)의 전면에 제 3 폴리 실리콘막을 증착하고 전면에 에치백 공정을 실시하여 상기 제 3 콘택홀(21) 내부에 스토리지 노드 콘택(23)을 형성하여 종래 반도체 소자를 완성한다.As illustrated in FIG. 1E, a third polysilicon film is deposited on the entire surface of the semiconductor substrate 11 including the third contact hole 21 and an etch back process is performed on the entire surface of the third contact hole 21. A storage node contact 23 is formed therein to complete a conventional semiconductor device.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.However, the conventional method of manufacturing a semiconductor device as described above has the following problems.
셀 사이즈가 축소됨에 따라서 발생되는 스토리지 노드 콘택과 비트 라인간의 숏트 현상을 방지하기 위하여 스토리지 노드 콘택 측면에 형성하는 절연막 측벽으로 인하여 상기 스토리지 노드 콘택의 하부 면적이 감소된다.In order to prevent a short circuit between the storage node contact and the bit line generated as the cell size is reduced, the lower surface area of the storage node contact is reduced due to an insulating layer sidewall formed on the side of the storage node contact.
따라서, 스토리지 노드 콘택 하부에서의 계면저항이 증가되므로 소자의 특성이 열화되는 문제점이 있다.Therefore, since the interface resistance under the storage node contacts is increased, there is a problem in that the characteristics of the device are deteriorated.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 스토리지 노드 콘택의 하부 면적을 증가시키어 소자의 특성을 향상시키기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a semiconductor device for improving the characteristics of the device by increasing the lower area of the storage node contact.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도1A to 1E are cross-sectional views of a manufacturing process of a semiconductor device according to the related art.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도2A to 2D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
31 : 반도체 기판 32 : 필드 산화막31 semiconductor substrate 32 field oxide film
33 : 게이트 34 : 제 1 절연막 측벽33: gate 34: first insulating film sidewall
35 : 제 1 층간 절연막 36 : 플러그35 first interlayer insulating film 36 plug
37 : 제 2 층간 절연막 38 : 비트 라인37: second interlayer insulating film 38: bit line
39 : 비트 라인 캡 실리콘 질화막 40 : 제 3 층간 절연막39: bit line cap silicon nitride film 40: third interlayer insulating film
41 : 제 3 콘택홀 42 : 제 2 절연막 측벽41: third contact hole 42: second insulating film sidewall
43 : 스토리지 노드 콘택43: Storage Node Contact
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 복수개의 게이트가 형성된 반도체 기판에 제 1 층간 절연막을 형성하는 단계와, 상기제 1 층간 절연막을 관통하여 상기 반도체 기판에 연결되는 복수개의 플러그를 형성하는 단계와, 상기 반도체 기판상에 상기 플러그 중 일부개의 표면을 노출시키는 제 1 콘택홀을 갖는 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막상에 상기 제 1 콘택홀을 통해 하부의 플러그에 연결되는 비트 라인을 형성하는 단계와, 상기 반도체 기판상에 제 1 절연막과 제 3 층간 절연막을 차례로 형성하는 단계와, 상기 플러그 상부의 상기 제 1 절연막의 일영역이 노출되도록 상기 제 3 층간 절연막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계와, 상기 반도체 기판의 표면상에 제 2 절연막을 증착하고 상기 제 2 콘택홀 측면에 남도록 상기 제 2 절연막을 선택적으로 제거하여 제 2 절연막 측벽을 형성함과 동시에 상기 제 2 콘택홀 하부의 상기 제 1 절연막과 제 2 층간 절연막을 제거하는 단계와, 전세정 공정으로 상기 제 2 콘택홀에 인접한 상기 제 2 층간 절연막을 제거하여 상기 제 2 콘택홀의 하부 면적을 증가시키는 단계와, 상기 제 2 콘택홀 내부에 도전성 물질을 매립하여 스토리지 노드 콘택을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of forming a first interlayer insulating film on a semiconductor substrate formed with a plurality of gates, and a plurality of connected to the semiconductor substrate through the first interlayer insulating film Forming two plugs, forming a second interlayer insulating film having a first contact hole exposing a surface of a portion of the plug on the semiconductor substrate, and forming the first contact hole on the second interlayer insulating film. Forming a bit line connected to the lower plug through the semiconductor substrate, sequentially forming a first insulating film and a third interlayer insulating film on the semiconductor substrate, and exposing a region of the first insulating film over the plug to be exposed; Selectively removing the third interlayer insulating film to form a second contact hole, and second insulating on the surface of the semiconductor substrate Depositing and selectively removing the second insulating film so as to remain on the side of the second contact hole to form a second insulating film sidewall, and simultaneously removing the first insulating film and the second interlayer insulating film under the second contact hole; And removing the second interlayer insulating layer adjacent to the second contact hole by a pre-cleaning process to increase a lower area of the second contact hole, and filling a conductive material in the second contact hole to form a storage node contact. It characterized by including the step of forming.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.2A through 2D are cross-sectional views illustrating a manufacturing process of a semiconductor device in accordance with an embodiment of the present invention.
우선, 도 2a에 도시된 바와 같이 STI 공정으로 반도체 기판(31)의 소정영역에 필드 산화막(32)을 형성하여 활성영역을 정의한다.First, as shown in FIG. 2A, a field oxide film 32 is formed in a predetermined region of the semiconductor substrate 31 by an STI process to define an active region.
그리고, 상기 반도체 기판(31)상에 게이트 산화막을 개재하여 복수개의 게이트(33)를 형성하고 상기 반도체 기판(31)의 표면상에 절연막을 증착한다.A plurality of gates 33 are formed on the semiconductor substrate 31 via a gate oxide film, and an insulating film is deposited on the surface of the semiconductor substrate 31.
이어, 상기 게이트(33)의 양측면에 남도록 상기 절연막을 에치백(Etch-back)하여 제 1 절연막 측벽(34)을 형성한다.Subsequently, the insulating film is etched back to remain on both sides of the gate 33 to form a first insulating film sidewall 34.
그리고, 상기 반도체 기판(31)의 전면에 소정 두께의 제 1 층간 절연막(35)을 증착하고, 포토 및 식각 공정으로 상기 반도체 기판(31)이 소정 부분 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 제 1 콘택홀(도시하지 않음)을 형성한다.In addition, a first interlayer insulating layer 35 having a predetermined thickness is deposited on the entire surface of the semiconductor substrate 31, and the first interlayer insulating layer is selectively removed to expose a predetermined portion of the semiconductor substrate 31 by photo and etching processes. To form a first contact hole (not shown).
그리고, 상기 제 1 콘택홀을 포함한 반도체 기판(31)의 전면에 제 1 폴리 실리콘막을 증착한 후, 전면을 에치백하여 상기 제 1 콘택홀 내부에 플러그(36)를 형성한다.The first polysilicon layer is deposited on the entire surface of the semiconductor substrate 31 including the first contact hole, and then the back surface is etched to form a plug 36 in the first contact hole.
그리고, 상기 반도체 기판(31)의 전면에 제 2 층간 절연막(37)을 증착하고 포토 및 식각 공정으로 상기 플러그(36) 중 일부개가 노출되도록 상기 제 2 층간 절연막(37)을 선택적으로 제거하여 제 2 콘택홀(도시하지 않음)을 형성한다.A second interlayer insulating film 37 is deposited on the entire surface of the semiconductor substrate 31, and the second interlayer insulating film 37 is selectively removed so that some of the plugs 36 are exposed by photo and etching processes. 2 form contact holes (not shown).
이때, 상기 제 2 층간 절연막(37)은 산화막이다.In this case, the second interlayer insulating film 37 is an oxide film.
그리고, 상기 제 2 콘택홀을 포함한 반도체 기판(31)의 전면에 제 2 폴리 실리콘막을 증착하고 포토 및 식각 공정으로 상기 제 2 콘택홀 및 그에 인접한 상기 제 2 층간 절연막(37)상에 남도록 상기 제 2 폴리 실리콘막을 제거하여 비트 라인(38)을 형성한다.The second polysilicon layer is deposited on the entire surface of the semiconductor substrate 31 including the second contact hole, and the second polysilicon layer is left on the second contact hole and the second interlayer insulating layer 37 adjacent thereto by a photolithography process. The polysilicon film is removed to form the bit line 38.
그리고, 상기 반도체 기판(31)의 표면상에 비트 라인 캡 실리콘 질화막(39)을 증착한다.A bit line cap silicon nitride film 39 is deposited on the surface of the semiconductor substrate 31.
그리고, 도 2b에 도시된 바와 같이, 상기 반도체 기판(31)상에 제 3 층간 절연막(40)을 증착하고, 포토 및 식각 공정으로 상기 플러그(36) 상부의 상기 비트 라인 캡 실리콘 질화막(39)의 일영역이 노출되도록 상기 제 3 층간 절연막(40)을 선택적으로 제거하여 제 3 콘택홀(41)을 형성한다.As shown in FIG. 2B, a third interlayer insulating film 40 is deposited on the semiconductor substrate 31, and the bit line cap silicon nitride layer 39 on the plug 36 is formed by photo and etching processes. The third interlayer insulating film 40 is selectively removed to expose one region of the third insulating hole 40 to form a third contact hole 41.
이어, 상기 제 3 콘택홀(41)을 포함한 반도체 기판(31)의 표면상에 실리콘 질화막을 증착하고 상기 제 3 콘택홀(41)의 측면에 남도록 상기 실리콘 질화막을 에치백하여 제 2 절연막 측벽(42)을 형성한다.Subsequently, a silicon nitride film is deposited on the surface of the semiconductor substrate 31 including the third contact hole 41, and the silicon nitride film is etched back so as to remain on the side of the third contact hole 41 to form a second insulating film sidewall ( 42).
이때, 상기 제 3 콘택홀(41) 하부의 비트 라인 캡 실리콘 질화막(39)과 그 하부의 제 2 층간 절연막(37)도 제거되어 플러그(36)의 표면이 노출되어 진다.At this time, the bit line cap silicon nitride film 39 under the third contact hole 41 and the second interlayer insulating film 37 under the third contact hole 41 are also removed to expose the surface of the plug 36.
그리고, 전세정 공정을 실시하여 도 2c에 도시된 바와 같이 상기 제 3 콘택홀(41)에 인접한 상기 제 2 층간 절연막(37)을 선택적으로 제거하여 상기 제 3 콘택홀(41)의 하부 면적을 증가시킨다.In addition, a pre-cleaning process may be performed to selectively remove the second interlayer insulating layer 37 adjacent to the third contact hole 41 to reduce the bottom area of the third contact hole 41 as illustrated in FIG. 2C. Increase.
그리고, 도 2d에 도시된 바와 같이, 상기 제 3 콘택홀(41)을 포함한 반도체 기판(31)의 전면에 제 3 폴리 실리콘막을 증착하고 전면에 에치백 공정을 실시하여 상기 제 3 콘택홀(41) 내부에 스토리지 노드 콘택(43)을 형성하여 본 발명에 따른 반도체 소자를 완성한다.As shown in FIG. 2D, a third polysilicon film is deposited on the entire surface of the semiconductor substrate 31 including the third contact hole 41 and an etch back process is performed on the entire surface of the third contact hole 41. The semiconductor device according to the present invention is completed by forming a storage node contact 43 therein.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device of the present invention as described above has the following effects.
전세정 공정으로 상기 제 3 콘택홀의 하부 면적을 증가시키어 스토리지 노드콘택의 계면 저항을 줄일 수 있으므로 반도체 소자의 특성을 향상시킬 수 있다.The pre-cleaning process may increase the lower area of the third contact hole to reduce the interface resistance of the storage node contact, thereby improving characteristics of the semiconductor device.
Claims (3)
Priority Applications (1)
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|---|---|---|---|
| KR1020000062632A KR20020031871A (en) | 2000-10-24 | 2000-10-24 | Method for Fabricating of Semiconductor Device |
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| KR20020031871A true KR20020031871A (en) | 2002-05-03 |
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