KR20020026865A - 초격자 물질들을 제조하기 위한 급속 램핑 어닐링 방법 - Google Patents

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Abstract

적층 초격자 물질을 형성하기 위해 액상 전구물질이 집적회로 기판(122, 224, 508)에 도포된다(324). 전구물질 코팅은 급속 램핑 어닐링("RRA") 기술(328)을 사용하여 50℃/초의 램핑율로 650℃의 홀딩 온도에서 30분의 홀딩 시간동안 산소에서 어닐링된다.

Description

초격자 물질들을 제조하기 위한 급속 램핑 어닐링 방법{RAPID RAMPING ANNEAL METHOD FOR FABRICATING SUPERLATTICE MATERIALS}
강유전성 화합물들은 비휘발성 집적회로 메모리에 사용하기에 바람직한 특성을 갖고 있다. 밀러(Miller)의 미국 특허 제 5,046,043 호 참조. 캐패시터와 같은 강유전성 소자는 높은 잔류 분극, 양호한 보자력 필드, 높은 피로 저항, 및 낮은 누설 전류와 같은 바람직한 전기 특성을 가질때 비휘발성 메모리로서 유용하다. 적층 초격자 물질 산화물들은 집적 회로에 사용하기 위하여 연구되어 왔다. 1995년 7월 18일에 허여된 와타나베(Watanabe) 등의 미국 특허 제 5,434,102 호, 및 1995년 11월 21일 허여된 요시모리(Yoshimori) 등의 미국 특허 제 5,468,684 호는 이러한 물질들을 실제 집적 회로들에 집적하기 위한 공정들을 개시하고 있다. 적층 초격자 물질들은 PZT 및 PLZT 화합물들의 차수보다 높은 차수들인 강유전성 메모리의 특성을 나타낸다.
집적회로의 전형적인 강유전성 메모리는 강유전성 소자, 일반적으로 강유전성 캐패시터에 전기적으로 접속된 세미컨덕터 기판 및 금속-산화 세미컨덕터 전계-효과 트랜지스터(MOSFET)를 포함한다. 현재 사용 및 개발중인 적층 초격자 물질들은 금속 산화물들을 포함한다. 통상적인 제조 방법에서, 소정의 전자적 특성을 생성시키기 위한 금속 산화물들의 결정화는 상승된 온도에서 산소-함유 가스의 열처리를 필요로한다. 산소의 제공시 가열 단계들은 전형적으로 800℃ 내지 900℃ 범위의 온도에서 30분 내지 2시간동안 수행된다. 상승된 온도에서 반응성 산소의 제공결과, 댕글링 결합(dangling bond)와 같은 다수의 결함들이 세미컨덕터 실리콘 기판의 단일 결정에 발생되어, MOSFET의 전자적 특성의 악화를 초래한다. 양호한 강유전성 특성들은 적층 초격자 물질을 결정화하기 위해서 약 700℃에서 가열 온도 공정을 사용하는 종래 기술에서 달성되었다. 1996년 4월 16일에 허여된 이토(Ito) 등의 미국 특허 제 5,508,226 호 참조. 그럼에도 불구하고, 종래 기술에 기술된 저온 방법에서 어닐링 및 다른 가열 시간들은 3 내지 6 시간의 범위이여서, 이는 경제적으로 적당하지 않다. 더 중요하게는, 산소에 대한 몇시간의 장시간 노출은, 다소 감소된 온도범위에서 조차, 세미컨덕터 기판 및 CMOS 회로의 다른 요소들에 산소 손상(oxygen damage)을 초래한다.
집적회로의 완성이후, 산소의 존재는 여전히 문제점들을 야기시키는데, 왜냐하면 금속 산화 적층 초격자 물질의 박막에서 나온 산소 원자들은 집적 회로에 포함된 다수의 물질들을 거쳐 확산하며 기판 및 세미컨덕터층의 원자들과 결합하는 경향때문에, 바람직하지 않은 산화물을 형성한다. 결과의 산화물들은 집적 회로의기능을 방해한다; 예를 들면, 산화물들은 세미컨덕터 영역에서 유전체로서 작동하므로, 가상 캐패시터를 형성한다. 하부 기판 및 다른 회로층들로부터 강유전성 금속 산화물로 원자의 확산이 또한 문제점이다; 예를 들면, 실리콘 기판 및 다결정 실리콘 접촉 층들로부터 나온 실리콘은 적층 초격자 물질로 확산하며 그 강유전성 특성을 저하시키는 것으로 공지되어 있다. 상대적으로 저밀도 어플리케이션에 대해, 강유전성 메모리 캐패시터는 하부 CMOS 회로의 측면상에 위치되어 있으며, 이는 회로 요소들간의 원자들의 바람직하지 않은 확산의 문제점을 다소 감소시킨다. 그럼에도 불구하고, 고밀도 회로들을 만들기 위한 시장 수요 및 기술적 능력이 증가함에 따라, 회로 요소들간의 간격은 감소되고, 요소들간의 분자 및 원자 확산의 문제점은 더 중요하다. 회로 면적을 감소시킴으로써 높은 회로 밀도를 이루기 위해서, 메모리 셀의 강유전성 캐패시터는 스위치 요소, 전형적으로 전계-효과 트랜지스터(이하 "FET"라함)의 상부에 가상적으로 위치되며, 캐패시터의 스위치 및 하부 전극은 전도성 플러그에 의해 전기적으로 접속되어 있다. 바람직하지 않은 확산을 억제하기 위해서, 장벽층은 캐패시터의 하부 전극과 하부 층들간의 강유전성 산화물 아래에 위치되어 있다. 장벽층은 문제점들을 야기시키는 산소 및 다른 화학종들의 확산을 억제할 뿐만 아니라; 캐패시터와 스위치간의 전기적 접속을 가능하게 하도록 전기적으로 전도성이어야 한다. 전류 장벽 기술로서 허용가능한 최대 공정 온도는 약 700℃이다. 700℃ 이상의 온도에서, 가장 높은-온도 장벽 물질들은 그들의 확산-장벽 특성들을 저하 및 상실한다. 다른 한편으로, 종래 기술에서 사용된 적층 초격자 물질들의 적절한 최소 제조 공정 온도는 약 800℃이며, 이는 스트론튬 비스무스 탄탈레이트와 같은 증착된 적층 초격자 물질들이 양호한 결정화를 이루기 위해 어닐링되는 온도이다.
증착된 금속 산화물 박막들, 특히 적층 초격자 물질들의 강유전성 또는 유전성 특성들을 개선시키는 로(furnace) 어닐링이전에 급속 열처리(rapid thermal processing;"RTP")를 사용하는 것은 당 기술에서 일반적이다. 산소 어닐링 이전에 RTP를 사용하는 방법들은 1997년 7월 15일에 허여된 패즈 데 아라우조(Paz de Araujo) 등의 미국 특허 제 5,648,114 호 및 1998년 10월 20일 허여된 와타나베 등의 미국 특허 제 5,825,057 호에 개시되어 있다. 종래 기술에 개시된 RTP는 일반적으로 700℃ 내지 850℃의 온도에서 약 30초의 홀딩 시간동안 수행되고, 다음으로 800℃에서 30 내지 60분동안 산소 로 어닐링에 의해 수행된다. 이러한 공정 온도들은 상기 기술된 700℃ 이하의 바람직한 범위를 초과한다.
따라서, 상기 이유들 때문에, 상승된 온도에서 산소에 노출 시간을 최소화시킬 뿐만 아니라 사용된 최대 온도들을 감소시키는 강유전성 집적 회로들에 적층 초격자 물질을 제조하기 위한 저온 방법을 사용하는 것이 유용할 것이다.
발명의 요약
본 발명의 실시예들은 제조 공정 온도를 감소시키며 상승된 온도에서 산소 가스에 집적 회로의 노출 시간을 감소시킨다.
발명에 따른 방법의 중요 특징은 급속 램핑 어닐링(rapid ramping anneal;"RRA") 기술이다. RRA시, 금속 부분들의 증착된 박막의 온도는 급속 램핑율의 "홀딩 온도"로 램핑되고 5분 이상의 시간 주기, "홀딩 시간"동안 홀딩 온도에서유지된다. 전형적으로, 액상 전구물질은 기판상에 증착되며, 고형 필름을 형성하도록 건조되고, 그 후 RRA가 수행된다. 발명에 따른 RRA 기술은 또한 CVD 증착 기술과 결합하여 사용될 수 있다.
RRA 방법은 통상적인 급속 열처리("RTP") 장치에 유사한 또는 동일한 RRA 장치에서 수행될 수 있다. 발명에 따른 RRA 기술과 RTP 기술간의 중요한 차이점은 RRA의 홀딩 시간이 전형적인 RTP의 홀딩 시간보다 상당히 더 길다는 것이다. 발명에 따라, 홀딩 온도에서의 홀딩 시간은 5분 이상이며, 일반적으로 120분이다. 바람직하게는, 홀딩 시간은 약 30분이다. 발명에 따라, RRA 기술은 다결정 적층 초격자 물질들 및 다른 강유전성 또는 유전성 화합물의 금속 산화 결합의 형성을 증가시키기 위해 산소-함유 대기에서 수행된다. 그러나, 무산소 비반응성 대기가 홀딩 시간의 상당 부분동안 사용될 것이 예상된다.
발명에 따른 방법은 RRA 장치의 오븐의 온도를 홀딩 온도로 급속히 램핑시키는 것을 포함한다. 그러나, 다수의 홀딩 온도들이 사용될 것으로 예상된다. 상기 RRA의 결과, 적층 초격자 물질, 또는 다른 유전성 또는 강유전성 금속 산화물의 어닐링은 더 낮은 온도 영역보다는 대체로 홀딩 온도에서 발생한다. 즉, RRA를 사용하는 결정화 공정은 고온의 결정상(crystalline phase)으로 직접 진행하므로, 저온 결정상의 발생을 함께 감소 또는 제거하며, 이는 "형석상(fluorite phases)"으로서 당 기술에 언급된다. 실제 램핑율은 전형적으로 초 당 10℃ 내지 100℃ 범위이며, 바람직하게는 초 당 약 50℃이다. 전형적으로, 홀딩 온도는 RRA중 도달되는 최대 온도이다. RRA 홀딩 온도에서 어닐링이후, 기판은 종래의 냉각 기술들을 사용하여냉각될 것이다.
발명에 따라, 적층 초격자 물질, 또는 강유전성 또는 유전성 물질의 결정화는 다수의 요인에 좌우된다. 이러한 요인들은 램핑율, 홀딩 시간, 홀딩 온도, 및 RRA 대기의 산소-함유량 뿐만 아니라 액상 전구물질 및 소정의 금속 산화 물질의 조성물을 포함한다.
금속 산화물 SrBi2Ta2O9(SBT) 및 SrBi2(Ta1-xNbx)2O9(SBTN), 여기서 0≤x≤1과 같은 강유전성 적층 초격자 물질들은 FeRAM 및 비파괴성 판독 강유전성 FET와 같은 비휘발성 메모리 활용에 특히 유용하다. 이러한 적층 초격자 물질들 뿐만 아니라 다른 적층 초격자 물질들의 다결정 박막들은 본 발명에 따라 제조될 수 있다.
본 발명에 따라, 적층 초격자 물질을 형성하기에 적합한 RRA 홀딩 온도는 500℃ 내지 750℃의 범위이며, 바람직하게는 600℃와 700℃ 사이이다. 스트론튬 비스무스 탄탈레이트(SrBi2Ta2O9) 및 스트론튬 비스무스 탄탈레이트(SrBi2(Ta1-xNbx)2O9), 여기서 0≤x≤1와 같은 강유전성 적층 초격자 물질들에 대해, 명목상 100℃/초의 램핑율과 650℃의 홀딩 온도에서 30분의 홀딩 시간으로 RRA를 수행하는 것은 높은 잔류 분극값을 초래한다.
RRA 이후, 산소 로 어닐링을 수행할 필요가 없는 것이 본 발명의 특징이다. 따라서, 본 발명에 따른 일정 실시예들에서, RRA는 증착된 박막의 반응과 결정화를 촉진시키기 위해 산소-함유 대기에서 수행되는 유일한 가열 기술이며 소정의 다결정 적층 초격자 물질을 형성한다. RRA에 의한 강유전성 또는 유전성 금속 산화 박막의 가열은 로(furnace) 어닐링과 같은 다른 가열 기술들에 비하여 매우 효율적이기 때문에, 전체 제조 공정에 사용되는 최대 온도들과 상승된 온도에서 산소에 노출되는 총 시간은 최소화된다.
RRA가 수행된 이후, 적층 초격자 물질 박막을 포함하는 기판은 선택적으로 산소 로 어닐링에 주어질 수 있다. RRA이후 수행되는 산소 로 어닐링은 적층 초격자 물질의 잔류 분극을 증가시키는 경향이 있다.
기판상에 액상 코팅으로서 액상 전구물질이 증착되는 발명의 실시예에서, RRA는 전형적으로 산소-함유 앰비언트(ambient), 일반적으로 O2가스에서 400℃를 초과하지 않는 온도에서 기판상의 코팅을 베이킹 단계에 의해 진행된다.
본 발명의 일 태양에서, 기판은 제 1 전극을 포함하고, 방법은 RRA이후 메모리 캐패시터를 형성하기 위해 적층 초격자 물질의 박막상에 제 2 전극을 형성하고, 그후 후-어닐링(post-anneal)의 단계를 실행하는 단계를 포함한다. 후-어닐링은 "후-RRA"로 인용된 RRA 기술을 사용하여 수행될 것이다. 바람직한 실시예에서, 제 1 전극 및 제 2 전극은 플래티넘과 티타늄을 함유한다. 후-RRA는 500℃ 내지 750℃의 범위인 온도에서, 바람직하게는 박막을 어닐링하기 위해 수행된 RRA와 유사한 홀딩 온도에서 그리고 홀딩 시간동안 수행된다. 본 발명의 일 실시예에서, 후-어닐링은 산소-함유 엠비언트, 일반적으로 O2가스에서 수행된다. 바람직하게는, 전기적으로 전도성 장벽층은 전구물질 코팅을 도포하기 이전에 기판상에 형성된다.
적층 초격자 물질의 박막은 일반적으로 40nm 내지 500nm, 바람직하게는 40nm내지 200nm 범위의 두께를 갖는다.
본 발명의 다수의 다른 특징, 목적 및 이점들은 첨부 도면과 관련하여 해석할때 다음의 설명으로 명백해 질 것이다.
본 발명은 일반적으로 적층 초격자 물질들의 제조, 더 상세하게는 저온 급속 램핑 어닐링을 사용함으로써 높은-분극성, 낮은 피로 및 낮은-누설 전류 특성을 갖는 적층 초격자 물질들의 박막들을 포함하는 강유전성 집적 회로 디바이스를 제공하는 제조 방법에 관한 것이다.
도 1은 캐패시터가 스위치상에 위치된 비휘발성 강유전성 메모리 셀을 나타내는 본 발명의 방법에 의해 제조될 수 있는 집적 회로의 개략적인 단면도;
도 2는 본 발명에 따른 방법을 사용하여 제조될 수 있는 강유전성 FET 메모리의 일부분의 단면도;
도 3은 본 발명에 따른 적층 초격자 물질의 박막을 증착시키기 위한 바람직한 방법의 순서도;
도 4는 본 발명에 따라 제조된 박막 캐패시터들이 매우 확대되어 도시된 예시적인 웨이퍼의 상면도;
도 5는 본 발명에 따라 제조된 예시적인 박막 캐패시터를 도시한, 도 4의 라인 5-5를 따라 취해진 부분 단면도;
도 6은 본 발명에 따른 강유전성 박막을 형성하기 위한 LSMCD 장치의 개략도; 및
도 7은 650℃에서 RRA를 사용하여 형성된 캐패시터에서, 5볼트에서 측정되어, 홀딩 시간의 함수로서 도시된, 잔류 분극, 2Pr(단위 μC/cm2)의 그래프.
1.개요
집적회로를 도시하는 도 1과 2는 실제 집적회로 소자들의 실제 평면 또는 어느 특정 부분의 단면도인것을 의미하지 않음이 이해되어야 한다. 실제 소자들에서, 상기 층들은 표준일 수 없으며 두께들은 서로다른 비례를 가질 수 있다. 실제 소자들에서, 다양한 층들은 종종 만곡이며 중복 에지를 갖는다. 대신, 도면들은 달리 가능한것 보다는 본 발명의 방법을 더 명확하게 그리고 완전히 설명하는데 사용되는 이상적인 도면들을 도시하고 있다. 또한, 도면들은 본 발명의 방법을 사용하여 제조될 수 있는 강유전성 및 유전성 소자들의 무수한 변형예들중 한가지만을 도시하고 있다. 예를 들면, 도 1은 강유전성 캐패시터(128)와 전기적 접속한 전계 효과 트렌지스터(114) 형태의 스위치를 포함하는 강유전성 메모리(100)의 일부분을 도시하고 있다. 도 1에 도시된 강유전성 요소(124)는 대체로 스위치 요소(114)위에 있지만, 예를 들면, 본 발명은 스위치의 측면으로 옮겨진 요소에 박막의 적층 초격자 물질을 제조하도록 사용될 수 있다. 게다가, 본 발명에 따른 방법은 또한 적층 초격자 물질을 포함하는 강유전성 원소가 스위치 요소에 채용되는 강유전성 FET 메모리를 제조하는데 사용될 수 있다. 도 2에 도시된 것처럼, 그러한 강유전성 FET는 1996년 6월 4일 허여된 맥밀란의 미국 특허 제 5,523,964 호와 1999년 8월 2일 제출된 미국 특허 출원 제 09/365,628 호에 기술되어 있다.
도 1은 본 발명에 따라 제조된 예시적인 비휘발성 강유전성 메모리(100)의 단면도이다. MOSFET와 강유전성 캐패시터 요소를 포함하는 집적회로를 제조하기 위한 일반적인 제조 단계들은 미하라의 미국 특허 제 5,466,629 호와 요시모리의 미국 특허 제 5,468,684 호에 기술되어 있다. 일반적인 제조 방법들은 또한 다른 참조문헌에 기술되어 있다. 따라서, 도 1의 회로 요소들은 본문에서 식별될 것이다.
도 1은 강유전성 램덤 액세스 메모리(100)의 메모리 셀(50)을 도시한다. 메모리 셀(50)은 세미컨덕터 웨이퍼(101)상에 형성된 트랜지스터 스위치(114)와 캐패시터(128)를 포함한다. 도시된 실시예에서, 트랜지스터(114)는 MOSFET이며 소스 영역(106), 드레인 영역(108), 채널 영역(107), 게이트 절연층(110) 그리고 게이트 전극(112)을 포함한다. 캐패시터(128)는 하부 전극(122), 강유전성층(124), 및 상부 전극(126)을 포함한다. 필드 산화 영역(104)은 실리콘 기판(102)의 표면상에 형성된다. 소스 영역(106)과 드레인 영역(108)은 실리콘 기판(102)에서 서로 이격되어 형성된다. 게이트 절연층(110)은 소스와 드레인 영역(106과 108)사이의 실리콘 기판(102)상에 형성된다. 게다가, 게이트 전극(112)은 게이트 절연층(110)상에 형성된다.
BPSG(붕소-도핑된 인-규산염 글래스)로 이루어진 제 1 층간 절연층(interlayer dielectric layer;ILD)(116)은 기판(102)과 필드 산화 영역(104)에 형성된다. ILD(116)는 각각 소스 영역(106)과 드레인 영역(108)에 바이어(via)(117, 118)들을 형성하도록 패턴지워진다. 바이어(117, 118)들은 각각 플러그(119, 120)을 형성하도록 충전된다. 플러그(119, 120)는 전기적으로 전도성이며 일반적으로 다결정 실리콘을 포함한다. 확산 장벽층(121)은 플러그(120)와 전기적 접촉되도록 ILD(116)상에 형성 및 패턴지워진다. 상기 확산 장벽층(121)은, 예를 들면, 티타늄 니트라이드로 이루워지며 일반적으로 10nm 내지 20nm의 두께를 갖는다. 티타늄 니트라이드와 같은 확산 장벽층들은 메모리(100)의 하부 및 상부층들간에 화학적 종(species)의 확산을 방지한다.
도 1에 도시된 것처럼, 플래티넘으로 이루워지며 100nm의 두께를 갖는 하부 전극층(122)은 확산 장벽층(121)상에 증착된다. 그후 적층 초격자 물질의 강유전성 박막(124)은 본 발명에 따라 하부 전극층(122)상에 형성된다. 플래티넘으로 이루워지며 100nm의 두께를 갖는 상부 전극층(126)은 강유전성 박막(124)상에 형성된다.
웨이퍼 기판(120)은 실리콘, 갈륨 비소 또는 다른 세미컨덕터, 또는 이산화규소, 글래스 또는 산화마그네슘(MgO)과 같은 절연체를 포함할 수 있다. 강유전성 캐패시터들의 하부 및 상부 전극들은 통상적으로 플래티넘을 포함한다. 하부 전극은 플래티넘, 팔라듐, 은, 및 금과 같은 비산화 귀금속을 포함하는 것이 바람직하다. 귀금속에 부가하여, 알루미늄, 알루미늄 합금, 알루미늄 실리콘, 알루미늄 니켈, 니켈 합금, 구리 합금, 및 알루미늄 구리와 같은 금속은 강유전성 메모리의 전극으로 유용하다. 티타늄과 같은 접착층(도시되지 않음)은 회로의 하부 및 상부층에 인접하도록 전극의 접착력을 증가시킨다.
NSG(비-도핑된 규산염 글래스)로 이루워진 제 2 층잔 절연층(ILD)(136)은 ILD(116), 확산 장벽층(121), 및 강유전성 캐패시터(128)를 커버하도록 증착된다. PSG(인-균산염 글래스) 필름 또는 BPSG(붕소 인-규산염 글래스) 필름은 층(136)에 또한 사용될 수 있다.
ILD(136)는 플러그(119)에 바이어(137)를 형성하도록 패턴지워진다. 금속화 와이어링 필름은 ILD(136)를 커버하고 바이어(137)를 충전시키도록 증착되고 그후플러그(137), 소스 전극 와이어링(138) 및 상부 전극 와이어링(139)을 형성하도록 패턴지워진다. 바람직하게는 와이어링(138, 139)은 약 200nm 내지 300nm의 두께를지닌 Al-Si-Cu 표준 상호연결 금속을 포함한다.
도 2는 본 발명의 실시예에 따른 방법을 사용하여 제조될 수 있는 강유전성 FET 메모리(210)의 일 부분의 단면도를 도시한다. 메모리(210)는 웨이퍼(211)상에 형성된 강유전성 FET(250)을 포함하며, 표준 세미컨덕터 물질(212), 바람직하게는 p-100 실리콘 물질을 포함한다. 세미컨덕터 기판(214)은 고도로 도핑된 소스 영역(216)과 고도로 도핑된 드레인 영역(218)을 포함하며, 이는 도핑된 채널 영역(220)에 형성된다. 도핑된 소스 영역(216), 드레인 영역(218) 및 채널 영역(220)은 바람직하게 n-형 도핑된 영역이지만, 또한 n-형 세미컨덕터에 형성된 p-형 영역일 수 있다. 전형적으로 세미컨덕터 기판(214)은 채널 영역(220)위에 일반적으로 위치한, 게이트 산화물(222)를 포함하지만, 이는 소스 영역(216), 드레인 영역(218)의 부분들 및 세미컨덕터 물질의 다른 부분들을 커버하도록 채널 영역(220)이상으로 확장될 수 있다. 일반적으로, 게이트 산화물(222)은 고온 처리 단계중 세미컨덕터 물질(212)로부터 형성된다. 세미컨덕터 물질(212)이 실리콘일 때, 그후 게이트 산화물(222)은 일반적으로 이산화규소를 포함한다. 인터페이스 절연층(224)은 채널(220)위의, 일반적으로 게이트 산화물(222)상의 세미컨덕터 기판(224)위에 형성될 수 있다. 본 발명에 따라 형성된, 강유전성 박막(226)은 인터페이스 절연층(224)과 채널 영역(218)위에, 일반적으로 인터페이스 절연층(224)상에 위치된다. 게이트 전극(230)은 강유전성 박막(226)위에, 일반적으로 강유전성박막(226)상에 형성된다. 인터페이스 절연층(224), 강유전성 박막(226) 및 게이트 전극(230)과 더불어 소스 영역(216), 드레인 영역(218), 채널 영역(220), 및 게이트 산화물(222)을 포함하는 세미컨덕터 기판(214)은 강유전성 FET 메모리(210)를 형성한다. 일반적으로, 메모리(210)는 글래스 산화물, 바람직하게는 붕소-도핑된 인 규산염 글래스("BPSG")를 포함하는, 층간 유전체("ILD")에 의해 커버된다. 간략화 및 명확화를 위해, ILD와 일부 다른 구조 요소들 및 절연층들은 당 기술에 잘 공지되어 있기 때문에 도시되어 있지 않다.
1996년 5월 21일 허여된 카를로스 에이. 파즈 디 아라우조(Carlos A. Paz de Araujo) 등의 미국 특허 제 5,519,234 호는 스트론튬 비스무스 탄탈레이트와 같은 적층 초격자 화합물들이 대개의 종래 물질들에 비하여 강유전성 어플리케이션에 우수한 특헝을 가지며 높은 유전율과 낮은 누설 전류를 구비함을 개시한다. 1995년 7월 18일 허여된 와타나베(Watanabe) 등의 미국 특허 제 5,434,102 호와 1995년 11월 21일 허여된 요시모리(Yoshimori) 등의 미국 특허 제 5,468,684 호는 이들 물질들을 실제 집적 회로에 집적하는 공정을 개시한다.
상기 적층 초격자 물질들은 일반적으로 하기 식으로 요약될 수 있다:
여기서, A1, A2..Aj는 페로브스키트류 구조에서 A-사이트 원소를 나타내며, 이는 스트론튬, 칼슘, 바륨, 비스무스, 리드(lead) 등과 같은 요소들을 나타낸다; S1, S2...Sk는 초격자 제너레이터 원소들을 나타내며, 이는 비스무스이지만, 또한이트륨, 스칸듐, 란탄(lanthanum), 안티몬, 크로뮴, 탈륨, 및 +3의 원자가를 지닌 다른 원소들과 같은 물질들일 수 있다; B1, B2...Bl은 페로브스키트류 구조에서 B-사이트 원소를 나타내며, 이는 티타늄, 탄탈륨, 하프늄, 텅스텐, 니오브, 지르코늄, 및 다른 원소들과 같은 원소들일 수 있다; 그리고 Q는 음이온을 나타내며, 이는 일반적으로 또한 플루오르, 클로르(chlorine), 그리고 옥시플루오라이드, 옥시클로라이드 등과 같은 이들 원소들의 하이브리드와 같은 다른 원소들일 수 있다. 식 (1)의 윗첨자들은 각각 원소들의 원자가를 가리킨다; 예를 들면, Q가 산소라면, q=2이다. 아래첨자는 화합물의 몰에서 물질의 몰수, 또는 단위 셀에 관하여, 단위셀에서 평균 원소의 원자수를 가리킨다. 상기 아래첨자들은 정수 또는 분수일 수 있다. 즉, 식 (1)은 단위 셀이 물질을 통하여 획일적으로 변화할 경우를 포함한다; 예를 들면, SrBi2(Ta0.75Nb0.25)2O9에서, B-사이트의 75%는 스트론튬 원자들에 의해 점유되며, B-사이트의 25%는 바륨 원자들에 의해 점유된다. 만일 상기 화합물에 하나의 A-사이트 원소만이 있다면, "A1"으로써 표현되고 w2...wj 모두는 제로이다. 만일 상기 화합물에 하나의 B-사이트 원소만이 있다면, "B1" 원소로써 표현되고, y2...yl 모두는 제로이며, 초격자 제너레이터 원소들에 대해서도 마찬가지이다. 식 (1)은, 본 발명이 상기 사이트들과 초격자 제너레이터중 어느 것이 다중 원소를 가질 수 있는 경우를 포함하도록 의도되기 때문에, 더 일반적인 형식으로 표기되어 있지만, 하나의 A-사이트 원소, 하나의 초격자 제너레이터 원소, 그리고 하나 또는 두개의 B-사이트 원소들이 있는 것이 일반적인 경우이다. z의 값은 다음 식으로부터 구하여 진다:
식 (1)은 상기에 참조되고 있는 1996년 5월 21일 허여된 미국 특허 제 5,519,234 호에 논의된, 스몰렌스키형 화합물중 3가지 모두를 포함한다. 적층 초격자 물질들은 식 (1)에 적합할 수 있는 모든 물질을 포함하지 않고, 특유의 교호층(alternating layer)들을 갖는 결정 구조에 스스로 자발적으로 형성하는 것들 만을 포함한다.
1998년 9월 8일 허여된 아주매(Azuma) 등의 미국 특허 제 5,803,961 호는 스트론튬 비스무스 탄탈륨 니오베이트와 같은 혼합 적층 초격자 물질들이 강유전성 어플리케이션에서 더 개선된 특성을 가질 수 있음을 기술한다. 상기 혼합 적층 초격자 물질들은 A-사이트와 B-사이트 원소들의 비화학양론양에 의해 특징지워진다. 예를 들면, 본 발명에 따라 사용된 바람직한 전구물질은 화학양론적으로 불안정한 식 Sr0.8Bi2(Ta0.7Nb0.3)2O8.8에 상응하는 상대적 몰 농도 비율의 금속을 갖는 금속 유기 전구물질 화합물을 포함한다.
현재, 금속 산화물 SrBi2Ta2O9(SBT), SrBi2(Ta1-xNbx)2O9(SBTN), 여기서 0≤x≤1, 그리고 특히 SraBib(Ta1-xNbx)cO[9+(a-1)+(b-2)(1.5)+(x-2)(2.5)], 여기서 0.8≤a≤1, 2≤b≤2.2, 0≤x≤0.3 및 1.9≤c≤2.1(SBTN)와 같은 강유전성 적층 초격자 물질들이 사용되며 FeRAM 및 비파괴성 판독 강유전성 FET에서와 같은 비휘발성 메모리 어플리케이션에 캐패시터 유전체로서 사용하기 위해 더 개발중이다. 이러한 적층 초격자 물질들 뿐만 아니라 식 (1)에 의해 표현된 다른 적층 초격자 물질들의 다결정 박막들은 본 발명에 따라 제조 및 사용될 수 있다.
용어 "기판(substrate)"은 집적 회로가 형성될 수 있는 하부 세미컨덕터 물질(102, 212) 뿐만 아니라 박막층이 증착되는 임의의 물체를 의미한다. 본 설명에서, "기판"은 일반적으로 관심의 층이 도포되는 물체를 의미한다. 예를 들면, 도 1의 강유전성 박막(124)에 대해 이야기할 때, 그것이 형성되는 기판은 다양한 요소들, 특히, 하부 전극(122)을 포함할 수 있다. 용어 "세미컨덕터 기판(semiconductor substrate)"은 기판보다는 더 구체적이다. 예를 들면, 도 2에 도시된 것처럼, "세미컨덕터 기판(214)"은 도 2의 p-100 다결정 실리콘 물질(212)로부터와 같이 개시 웨이퍼의 본래 세미컨덕터 물질에 기원을 갖는 회로의 그러한 요소들을 언급한다. 따라서, 도 2의 구조의 예에서, "세미컨덕터 기판(214)"은 요소(212, 216, 218, 220)들을 포함한다.
세미컨덕터 기판(214)과 세미컨덕터 물질(102)의 긴 치수는 본문의 "수평" 평면인 것으로 고려되는 평면들을 정의하며, 이 평면에 직각 방향은 "수직"인 것으로 고려된다. 용어 "측면의" 또는 "측면으로"는 세미컨덕터 기판의 평편한 평면, 즉, 수평 방향에 평행한 방향을 언급한다.
본문에서 "위에(above)", "위의(top)", "상부의(upper)", "아래에(below)", "아래의(bottom)" 및 "하부의(lower)"와 같은 방위의 용어들은 기판(102, 214)에 상대적인 의미이다. 즉, 제 2 요소가 제 1 요소 "위에(above)" 있다면, 그것은 세미컨덕터 기판(120, 214)으로부터 더 멀리 있음을 의미한다; 그리고 또 다른 요소"아래에(below)" 있을 때, 그것은 다른 요소보다는 세미컨덕터 기판(102, 214)에 더 가까이 있다. "위에(above)" 및 "아래에(below)"와 같은 용어는, 자체적으로, 직접 접촉을 의미하지 않는다. 그러나, "위에(on)" 또는 "위로(onto)"와 같은 용어는 하부층을 지닌 1개 층의 직접 접촉을 의미한다.
용어 "박막(thin film)"은 집적회로 기술에 사용되는 것처럼 본문에 사용된다. 일반적으로, 박막은 두께가 미크론이하의 필름을 의미한다. 본문에 기술된 박막들은 전형적으로 두께가 500nm 이하이다. 본 발명에 따른 방법에 의해 제조된 적층 초격자 물질의 박막은 전형적으로 40nm 내지 500nm의 범위, 바람직하게는 40nm 내지 300n의 범위인 최종적인 두께를 갖는다. 집적회로 기술의 이러한 박막들은 집적회로 기술과 공존할 수 없는 완전히 상이한 공정에 의해 형성되는 마이크로스코픽 캐패시터 기술의 적층 캐패시터들과 혼동되지 말아야 한다.
본문의 용어 "화학양론의(stoichiometric)"는 적층 초격자 물질과 같은 물질의 고형 필름 모두에, 또는 물질을 형성하기 위한 전구물질에 적용될 수 있다. 이것이 고형 박막에 적용될 때는, 최종적인 고형 박막에서 각 요소의 실제적인 상대 양을 나타내는 식과 관련된다. 전구물질에 적용될 때, 전구물질의 금속의 몰 농도 비율을 가리킨다. "평형의(balanced)" 화학양론식은, 실제 실행에서 상온의 결정에 어떤 결함들이 항상 존재할 지라도, 결정격자의 모든 사이트들이 점유된 물질의 완전한 결정 구조체를 형성하기에 충분하도록 식이다. 예를 들어, SrBi2(TaNb)O9와 SrBi2(Ta1.5Nb0.5)O9는 평형의 화학양론식이다. 대조적으로, 스트론튬, 비스무스, 탄탈륨, 및 니오브의 몰 농도 비율이 각각 0.9, 2.18, 1.5, 및 0.5인 스트론튬 비스무스 탄탈륨 니오브용 전구물질은 평형의 "화학양론"식 Sr0.9Bi2.18(Ta1.5Nb0.5)O9으로 본문에 표시되는데, 그것은 B-사이트 요소 탄탈륨 및 니오브에 비례하여 과다한 비스무스와 미달의 스트론튬을 함유하기 때문이다. 산소 기호의 아래첨자가 금속들의 아래첨자값과 완전히 평행하도록 조정되지 않은 금속 산화물의 불평형의 화학양론식을 표기하는 것은 당 기술에서 일반적인 것이다.
본문에 사용된 용어 "전구물질(precursor)"은 중간 전구물질 또는 최종 전구물질을 형성하기 위해 다른 전구물질들과 혼합되는 하나의 금속 유기 용질을 함유하는 용액을 의미할 수 있으며, 또는 최종 액상 전구물질 용액, 즉, 제조중 특정 표면에 도포되는 용액을 언급한다. 기판에 도포되는 전구물질은 일반적으로 "최종 전구물질", "전구물질 혼합물", 또는 간단히 "전구물질"로서 언급된다. 어쨋든, 그 의미는 분문으로부터 명확해진다.
본 설명에서, "전구물질 화합물"은 본 발명에 따라 형성된 박막의 소정의 적층 초격자 물질에 포함된 적어도 하나의 금속을 함유하는 금속 유기 화합물을 언급한다. 본문에 기술된 금속 유기 전구물질 화합물들은 유기 액상 전구물질 용액에 쉽게 용해될 수 있기 때문에 유용하되, 사용될 때 까지 저장될 수 있다. 본 발명에 따른 소정의 액상-소스 연무 화학 증착("LSMCD") 방법에서, 1개 이상의 액상 전구물질 용액들은 소정의 박막 형태에 적합한 전구물질 화합물을 함유하는 연무를 형성하도록 원자화된다. 전구물질 용액의 조성물은 2가지 방식으로 기술될 수 있다.실제 용해된 금속 유기 전구물질 화합물(용질)과 용매 그리고 농도가 상술된다; 또는, 명확히 하기 위해서, 상기 전구물질로 형성된 최종 산화 화합물의 조성물을 나타내는 화학양론식이 상술된다. 유사하게, 상기 전구물질 화합물은 그 명칭 또는 화학양론식을 사용하여 기술될 수 있거나, 함유하고 있는 금속 원자에 의해 간단히 식별될 수 있다.
본 발명에 따라 사용되는 금속 유기 전구물질 화합물과 액상 전구물질 용액들이 확실하게 제조될 수 있다. 필요하다면, 그 조성물은 쉽게 제어 및 변형될 수 있다. 그것들은 6개월까지 장기간동안 안전하게 저장될 수 있다. 그것들은 종래 기술의 수 많은 전구물질들에 비하여 상대적으로 비독성이며 비휘발성이다. 본 발명에 따라 형성된 박막층들은 스무드(smooth)하고, 연속적이며 균일한 표면을 갖고, 중요한 구조 및 전기적 특성을 유지하며, 40nm 내지 500nm 범위의 두께를 갖도록 제조될 수 있다.
본문에 기술된 특정의 공정들과 전자 소자들은 예시적인것으로 이해되어야 한다; 즉, 본 발명은 도 1 및 도 2의 층들이 상기 언급되고 하기 기술된것과 다른 수 많은 물질들로 이루워질 수 있음을 기대한다. 이와 같이 문헌에 포함될 수 있는 것보다 방법 발명의 수 많은 다른 변형들이 있으며, 상기 방법과 물질들은 집적 회로 소자(100 및 210)와 다른 수많은 다른 전자 소자들에 사용될 수 있다.
용어 "실제 램핑율(actual ramping rate)"은 집적회로 기판에서 실제로 경험되는 온도 증가율에 적용된다. 용어 "명목상의 램핑율(nominal ramping rate)"은 RRA 또는 RTP 장치의 제어 설정을 명시하기위해 사용된다. 예를 들면, 초(second)당 100℃의 명목상의 램핑율에 대해, 실제 램핑율은 일반적으로 초 당 약 60℃이다.
"가열(heating)", "건조(drying)", "베이킹(baking)", "급속 램핑 어닐링(RRA)", "급속 열처리(RTP)", "로 어닐링(furnace anneal)", 및 다른 모든 것들은 어플리케이션의 가열을 수반한다. 명확히 하기 위해, 일정한 기술들과 방법 단계들을 서로 구별하기 위해서 다양한 용어들이 당 기술에 사용된다. 그럼에도 불구하고, 상이하게 명명된 공정 단계들을 수행하기 위해서 유사한 기술들이 사용될 수 있음이 명백하다; 예를 들면, 건조, 베이킹 및 로 어닐링은 일반적으로 동일 장치를 사용하여 수행되며, 유일한 차이점은 제조 순서에서 그 기능과 위치, 또는 특정 온도가 사용된다는 것이다. 결국, 가열 단계로서 어닐링 단계, 또는 베이킹 단계로서 건조 단계를 가리키는 것이 가능하다. 따라서, 혼동을 피하기 위해, 일반적인 용어 "가열"은 또한 제조 단계를 기술하기 위해서 사용될 수 있다. 본 발명에 따른 급속 램핑 어닐링(RRA) 기술은, RTP 기술처럼, 일반적으로 초 당 10℃ 내지 100℃의 실제 램핑율로 온도의 매우 빠른 상승을 특징으로 하는 다른 가열 기술들과 구별된다. 당 기술의 당업자는 본문에 기술되어 있지만, 본문에 사용된 용어와 다른 용어로서 공정을 언급하는 가열 기술을 사용하여 소정의 처리 결과를 달성할 것으로 이해된다.
2. 방법 설명
일반적으로, 상승된 온도의 산소에서 증착된 금속-함유 필름의 가열 또는 어닐링의 일부 형태는 소정의 금속 산화 적층 초격자 물질의 바람직한 형성 및 결정화를 위해 필요하다. 발명의 실시예의 중요 특징은 상승된 온도에서 최대 온도와 총 가열시간은 종래 기술에 비하여 최소화된다는 것이다. 본 명세서에 상세히 기술된 실시예에서, RRA와 어닐링 처리는 산소-함유 가스에서 수행된다. 그러나, 본 발명은 총 시간동안 산소-함유 가스에서의 어닐링이 비반응 가스에서의 어닐링에 의해 수행되는 실시예를 또한 포함한다. 본문에 사용되는 용어 "상승된 온도(elevated temperature)"는 일반적으로 300℃를 초과하는 온도를 언급한다. 용어 "가스"는 순수 가스 또는 몇 가지 가스의 혼합물의 폭 넓은 의미로 사용된다. 용어 "산소-함유"는 제공된 산소의 상대적인 양이 적이도 1몰-퍼센트임을 의미한다.
적층 초격자 물질 박막을 제조하기 위한 전구물질 용액의 개개의 전구물질 화합물들은 금속 베타-디케토네이트(metal beta-diketonate), 금속 폴리알콕사이드(metal polyalkoxide), 금속 디피발로일메타네이트(metal dipivaloylmethanate), 금속 시클로펜타디에닐(metal cyclopentadienyl), 금속 알콕시카르복실레이트(metal alkoxycarboxylate), 금속 카르복실레이트(metal carboxylate), 금속 알콕사이드(metal alkoxide), 금속 에틸헥사노에이트(metal ethylhexanoate), 옥타노에이트(octanoate), 및 네오데카노에이트(neodecanoate)를 포함하는 그룹으로부터 선택될 것이다. 바람직하게는, 금속 전구물질 화합물은, 액상-소스 연무 화학 증착("LSMCD") 기술에 사용하기에 적합한 금속 2-에틸헥사노에이트(ethylhexanoate)를 포함한다. 개개의 금속 유기 분해("MOD") 전구물질 화합물은, 예를 들면, 소정의 화합물의 개개의 금속, 예를 들면, 스트론튬, 비스무스, 탄탈륨 또는 니오브, 또는 금속의 알콕사이드를 카르복시산과, 또는 카르복시산과 알코올과 상호반응 시킴으로써, 그리고 용매에 반응 생성물을 용해시킴으로서 형성된다. 사용될 수 있는 카르복시산들은 2-에틸헥사노산, 옥타노산, 그리고 네오데카노산, 바람직하게는 2-에틸헥사노산을 포함한다. 사용될 수 있는 알코올은 2-메톡시에탄올, 1-부탄올, 1-펜탄올, 그리고 2-펜탄올을 포함한다. 사용될 수 있는 용매는 크실렌, -옥탄, n-부틸 아세테이트, n-디메틸포름아미드, 2-메톡시에틸 아세테이트, 메틸 이소부틸 케톤, 및 메틸 이소아밀 케톤 뿐만 아니라 수많은 다른 것들을 포함한다. 금속, 금속 알콕사이드, 산, 그리고 알코올은 금속-알콕소카르복실레이트, 금속-카르복실레이트 및/또는 금속-알콕사이드의 혼합물을 형성하도록 반응하며, 이 혼합물은 필요에 따라 금속-산소-금속 결합을 형성하고 반응에 의해 생성되는 어떤 낮은-끓는점 유기체를 삶아서 제거하도록 가열 및 교반된다. 초기 MOD 전구물질들은 일반적으로 그 사용이전에 일괄적으로 만들어지거나 획득된다; 최종 전구물질 혼합물들은 일반적으로 기판에 도포이전에 즉시 준비된다. 최종 준비 단계들은 전형적으로 혼합, 용매 교환, 및 희석을 포함한다. 액상 증착 기술, 예를 들면, LSMCD를 사용할 때, 금속 2-에틸헥사노에이트는, 에틸헥사노에이트들이 용액에서 안전하며, 오랜 보관 기간을 가지며, 스무드한 액상 필름들을 형성하고, 스무드하게 기판상에 분해시키기 때문에 바람직한 전구물질 화합물이다. 에톡시헥사노에이트와 다른 금속 유기 전구물질 화합물들은 크실렌 또는 n-옥탄에 용해되어 있을 때 몇 달의 기간동안 저장될 수 있다.
도 3의 블럭도는 도 1에 도시된 것처럼 강유전성 메모리를 제조하기 위한 본발명에 따른 방법(310)의 제조 단계들의 순서도이다. 도 3의 방법은 도 1을 참조하여 본문에 기술되어 있지만, 집적회로 기술의 다양한 유형의 강유전성 구조들에 다른 조성물들의 다결정 적층 초격자 물질의 박막들을 제조하기 위해서 도 3의 방법과 본 발명에 따른 방법의 수많은 변형예들이 사용될 수 있다.
단계 312에서, 세미컨덕터 기판이 제공되고 그 위에 스위치가 단계 314에서 형성된다. 상기 스위치는 전형적으로 MOSFET이다. 단계 316에서, 절연층은 종래 기술에 의해 형성되어, 형성되는 강유전성 요소로부터 스위칭 요소를 분리시킨다. 종래 공정들을 사용하여, 상기 절연층은 바이어들을 형성하도록 패턴지워지며, 바이어는 스위치를 메모리 캐패시터와 집적회로의 나머지에 전기적으로 접속시키도록 전도성 플러그로 충전된다. 단계 318에서, 확산 장벽층은 절연층상에 증착되고 패턴지워진다. 바람직하게는, 상기 확산 장벽층은 티타늄 니트라이드를 포함하며 약 10nm 내지 20nm의 두께를 갖는다. 바람직하게는, 상기 확산 장벽층은 티타늄 니트라이드 타겟을 사용하는, 종래 스퍼터링 방법에 의해 증착되지만, 질소-함유 스퍼터링 가스를 갖는 티타늄 타겟이 또한 사용될 수 있다. 단계 320에서, 하부 전극이 형성된다. 바람직하게는, 상기 전극은 플래티넘으로 이루워지며 약 200nm의 두께를 갖는 층을 형성하도록 스퍼터링-증착된다. 단계 322에서, 소정의 강유전성 박막을 형성하는 적층 초격자 물질의 화학적 전구물질들이 준비된다. 일반적으로, 전구물질 용액들은 화학적 전구물질 화합물들을 함유하는 상업적으로 이용가능한 용액으로부터 준비된다. 필요하다면, 상업적 용액들에 제공되는 다양한 전구물질들의 농도들은 특정 제조 또는 가동 조건들을 수용하기 위해 단계 322에서 조정된다. 방법발명의 바람직한 실시예들은 대략 SrBi2Ta2O9(SBT), SrBi2(Ta1-xNbx)2O9(SBTN), 여기서 0≤x≤1, 특히 SraBib(Ta1-xNbx)cO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)], 여기서 0.8≤a≤1, 2≤b≤2.2, 0≤x≤0.3 그리고 1.9≤c≤2.1에 상응하는 원소들 스트론튬, 비스무스, 탄탈륨 및 니오브의 상대적 몰 농도 비율을 함유하는 최종 액상 전구물질 용액을 이용한다. 전구물질 용액의 액상 코팅은 단계 324에서 기판에 도포된다. 적층 초격자 물질의 강유전성 박막을 형성하기 위한 전구물질은 단계 324에서 하부 전극상에 코팅으로서 도포된다. 본 발명에 따라, 상기 전구물질은 미국 특허 제 5,456,945 호에 기술된 것과 같은 연무 증착 방법, 또는 스핀-코팅 방법과 같은 종래 액상 증착 기술을 사용하여 도포될 수 있다. 하기 예들에서, 기판은 액상-소스 연무 화학 증착("LSMCD") 공정을 사용하여 도포되었다. 건조 단계 326에서, 액상 전구물질의 코팅을 갖는 기판은 300℃를 초과하지 않는 온도에서 베이킹 및 건조된다. 바람직하게는, 상기 건조 단계는 15분을 초과하지 않는 시간 기간동안 대체로 순수 O2가스, 또는 적어도 산소-함유 가스의 고온 플레이트상에서 수행된다.
단계 328에서, 상기 기판상의 건조된 전구물질 코팅은 급속 램핑 어닐링("RRA")에 적용된다. 상기 RRA는 5분 내지 120분 범위의 시간 기간동안, 500℃ 내지 750℃ 범위의 온도에서 수행된다. 바람직하게는, 상기 RRA는 초 당 10℃ 내지 100℃ 범위, 바람직하게는 초 당 약 50℃의 실제 램핑율로 30분 동안 600℃ 내지 700℃의 온도에서 수행된다. 할로겐 램프, 적외선 램프, 또는 자외선 램프로부터의 방사는 가열 소스를 RRA 단계에 제공한다. 하기 예들에서, 앰비언트 대기압에서 할로겐 소스를 이용하는 AG 어소시에이트 모델 410 히트 펄서(Heat Pulser)가 사용되었다. 상기 RRA는 산소-함유 가스, 바람직하게는 대체로 순수 O2가스에서 총 홀딩 시간의 적어도 일부분동안 수행된다. 어떤 잔류 유기체들은 RRA 공정중 연소 및 증발된다. 동시에, RRA의 급속 온도 상승은 결정핵형성을 증진시킨다; 즉, 고형 필름에 적층 초격자 물질의 다수의 결정 그레인의 생성은 단계 324와 326으로부터 초래된다. 이러한 그레인들은 결정화가 더 발생할 수 있는 핵으로서 역할을 한다. RRA 공정에서 산소의 존재는 이러한 그레인들의 형성을 향상시킨다.
어닐링 단계 330은 전형적으로 적층 초격자 물질의 박막의 로 어닐링을 수반한다. 단계 330을 바이패스하는 점선(331)은 단계 330이 선택적임을 가리킨다. 단계 330에서, 로 어닐링은 단계 328의 홀딩 온도이하인 0℃ 내지 50℃ 범위의 온도에서 바람직하게 수행된다. 단계 330에서 로 어닐링은 일반적으로 산소-함유 가스에서 수행되지만, 또한 비반응성 가스에서 수행될 수 있다. 바람직하게는, 산소에서 단계 330의 어닐링 시간은 60분을 초과하지 않는다; 전형적으로, 산소-함유 가스에서의 로 어닐링은 650℃에서 30분 동안이다. 대조적으로, 비반응성 가스에서 단계 330의 어닐링 시간은 상대적으로 길다; 예를 들면, 100시간. 단계 328의 RRA와 단계 330의 산소-어닐링은 공기, 공기의 함유량보다 더 많은 산소 함유량을 갖는 산소-과잉 가스, 또는 산소의 상대적인 양이 공기중 산소의 상대적인 양보다 적은 "산소-부족" 가스에서 수행될 수 있다. 바람직하게는, 그것들은 O2가스에서 수행된다. 단계 330의 로 어닐링은 선택적이지만, 상기 박막의 강유전성 분극성과 다른 전자 특성을 개선시키기 쉽다.
상부 전극은 단계 334에서 형성된다. 바람직하게는, 상기 전극은 플래티넘 단일층의 RF 스퍼터링에 의해 형성되지만, DC 스퍼터링, 이온 빔 스퍼터링, 진공 증착, 또는 다른 적절한 종래 증착 공정에 의해 형설될 수 있다. 전자 소자 설계에 적절하다면, 금속 증착이전에, 강유전성 적층 초격자 물질이 종래 포토리쏘그래피와 에칭을 사용하여 패턴지워질 수 있으며, 그후 상부 전극은 증착이후 제 2 공정에서 패턴지워진다. 하기에 기술된 예들에서, 상부 전극과 적층 초격자 물질은 종래의 포토리쏘그래피 기술과 이온 빔 밀링을 사용하여 패턴지워진다.
도시된 것처럼, 적층 초격자 물질의 박막에 상부 전극의 접착은 일반적으로 약한다. 상기 접착은 단계 334의 후-어닐링에 의해 개선된다. 후-어닐링은 500℃와 750℃ 사이 온도에서의 전기로에서 수행된다. 500℃ 이하의 후-어닐링은 전극의 접착을 개선시키지 못하며, 결과적인 캐패시터 소자들은 극히 누설적이며, 최악의 경우에는 단락되는 경향이 있다. 바람직하게는, 단계 334에서의 후-어닐링은 단계 328과 330에서의 RRA와 어닐링의 온도를 초과하지 않는 500℃ 내지 700℃ 범위의 온도에서 수행된다. 바람직하게는, 후-어닐링 단계 334는 단계 328에 유사하게, 즉, 단계 328에서 처럼 동일한 램핑율, 홀딩 온도와 홀딩 시간을 사용하는 후-RRA와 같이 수행된다.
후-RRA, 또는 이와 다른 종래의 로(furnace) 후-어닐링은, 단계 334에서 상부 전극에서의, 그리고 전극과 강유전성 박막간의 인터페이스에서의 내부 응력을 릴리스시킨다. 동시에, 후-어닐링 단계 334는 상부 전극의 스퍼터링으로부터 초래되는 적층 초격자 물질의 미소구조를 재구성하며, 결국 물질의 특성을 개선시킨다. 후-어닐링이 하기 단계 336과 관련하여 언급된 패터닝지우는 단계 이전 또는 이후에 실행되더라도 그 효과는 동일하다. 대개의 전기적 특성들과 관련하여, 헬륨, 아르곤, 및 질소와 같은 비반응 가스는 산소에서와 대략 동일한 결과를 갖도록 사용될 수 있으므로, 상승된 온도에서 산소에 대한 집적회로의 노출을 감소시킨다.
상기 회로는 일반적으로 다수의 서브단계들, 예를 들면, ILD, 패터닝과 밀링의 증착, 그리고 와이어링 층들의 증착을 포함할 수 있는 단계 336에서 완성된다.
도 4는 본 발명에 따른 기판(410)에 제조된 박막 캐패시터(496, 498 및 500)들이 크게 확대되어 도시된 예시적인 웨이퍼(400)의 상면도이다. 도 5는 라인 5-5를 따라 취하여진 도 4의 단면도의 일부분이며, 본 발명에 따라 제조된 박막 캐패시터(500)를 도시한다. 상기 단면도는 실리콘 결정 기판(502)상에 형성된 실리콘 디옥사이드층(504)을 나타낸다. 티타늄층은 층(504)상에 스퍼터링되며, 티타늄은 차후 티타늄 옥사이드층(506)을 형성하도록 산화된다. 플래티넘으로 이루워진 하부 전극(504)은 층(506)위에 스퍼터링-증착된다. 층(510)은 본 발명에 따라 이루워진 강유전성 박막을 나타내며, 층(512)은 플래티넘으로 이루워진 상부 전극을 나타낸다.
실시예 1
도 4와 도 5에 도시된 것처럼, 스트론튬 비스무스 탄탈레이트 적층 초격자 물질을 함유하는 강유전성 박막 캐패시터들은 본 발명에 따라 제조되었다. 캐패시터들의 잔류 분극들은 강유전성 분극성에 대한 처리 조건들의 효과를 연구하기 위해서 측정 및 비교되었다.
각각의 P-형 100Si 웨이퍼 기판(502)은 실리콘 디옥사이드 층(504)을 형성하도록 산화되었다. 상기 기판은 180℃에서 30분 동안 진공 오븐에서 탈수되었다. 대체로 티타늄으로 이루워지며 100nm의 두께를 갖는 접착층(506)은 아르곤 대기, 8mTorr 압력 그리고 0.53amps를 사용하여 기판상에 스퍼터링-증착되었다. 그후, 유사 스퍼터링 조건들하에서, 200nm의 두께를 갖는 하부 플래티넘 전극(508) 층이 증착되었다. 각 웨이퍼에 대하여, 상기 하부 전극층은 6 l/m로 유동하는 O2가스에서 650℃에서 30분 동안, 10분 푸시-풀(push-pull)하여 사전-어닐링되었다. 탈수 베이킹은 180℃에서 30분동안 진공 오븐에서 수행되었다.
SBT 박막들은 코준도 케미컬 코포레이션으로부터 구입된 스트론튬 비스무스 탄탈레이트(SBT) 액상 전구물질 용액을 사용하여 제조되었다. 상기 용액은 화학양론식 Sr0.9Bi2.2Ta2O9에 상응하는 상당한 양의 금속 화합물을 포함한다. 0.2mol/l 전구물질 용액은 n-옥탄의 비스무스 2-에틸헥사노에이트, 스트론튬 2-에틸헥사노에이트, 및 탄탈륨 2-에틸헥사노에이트를 포함한다. 0.2 몰 농도 용액은 n-부틸 아세테이트를 0.12 몰 농도 최종 전구물질 용액으로 사용전에 즉시 희석되었다.
각 웨이퍼상에, 전구물질의 액상 코팅은, 도 6의 개략도에 도시된 것처럼, LSMCD 장치(600)를 사용하여 하부 전극층(508)에 증착되었다. LSMCD 장치(600)는 캐리어 가스 소스(610)와 가스 라인(612)을 포함하되, 라인을 경유하는 캐리어 가스는 분무기(618)로 가스 라인(6114)을 연결시키는 연결부(616)의 화살표(614) 방향으로 유동한다. 분무기(618)의 전구물질 용액(620)은 캐리어 가스로 분무되어, 필터(624)를 통하여 연무 라인(622)을 유동하는 연무를 형성한다. 필터(624)는 직경이 약 1㎛보다 더 큰 액상 연무 입자들을 제거한다. 필터링된 연무는 입력 라인(626)과 샤워 헤드 조립체(628)를 거쳐 증착 챔버(630)로 이동한다. 증착 챔버(630)는 기판 홀더(630)를 포함한다. 증착 챔버(630)의 압력과 함유량은 배출 라인(634)에 의해 증착 챔버(630)의 내부에 연결된, 펌프 시스템(632)에 의해 제어된다.
각각의 준비된 기판(400)은 기판 홀더(630)상에 위치되었다. 아르곤 캐리어 가스는 분무기(618)의 최종 SBT 전구물질 용액(620)으로부터 연무를 생성시키도록 사용되었다. 샤워 헤드 조립체(628)로부터 배출되는 연무 입자들은 각 웨이퍼의 하부 전극(508)상에 액상 코팅(638)을 형성하였다. 연무 입자들의 증착은 샤워 헤드 조립체(628)와 기판 홀더(630)간에 전압원(640)으로부터 8 내지 9kV 바이어스의 인가에 의해 증진되었다. 각 웨이퍼상에는, 100nm의 두께를 지닌 액상 코팅이 약 10nm/min의 증착율로 증착되었다. 상기 액상 코팅은 160℃에서 1분 동안, 다음으로 260℃에서 4분 동안 O2가스의 고온 플레이트상에서 베이킹에 의해 건조되었다.
선택된 웨이퍼는 각 웨이퍼 기판상의 전구물질 화합물의 반응을 증진시키고 다결정 금속 산화물 적층 초격자 물질을 결정화시키도록 RRA와 노 어닐링(furnace anneal)에 의한 다양한 열처리 조건에 적용되었다. 3개의 웨이퍼들 각각은 650℃의홀딩 온도에서 4분, 10분, 및 30분의 각각의 홀딩 시간동안 100℃/초의 명목상의 램핑율로 RRA 처리에 주어졌다. 3개의 다른 웨이퍼들은 유사한 RRA 처리에 주어지지만, 상기 RRA는 650℃에서 30분 동안 산소에서의 로 어닐링("FA")에 의해 계속되었다.
이러한 단계들은 약 100nm의 두께를 갖는 강유전성 박막(510)을 형성하였다. 플래티넘은 약 200nm의 두께를 지닌 상부 전극층(512)을 이루도록 각 웨이퍼상에 스퍼터링-증착되었다. 상부 전극(512)과 스트론튬 비스무스 탄탈레이트(510)층은 캐패시터들을 형성하도록 밀링되었고, 그후 애싱(ashing)이 수행되고, 30분 동안 650℃에서 O2가스의 로 후-어닐링에 의해 계속되었다.
웨이퍼들의 예시적인 캐패시터들의 잔류 분극들은 캐패시터들의 히스테리시스 곡선으로부터 계산되었다. 잔류 분극은, 2Pr, 단위 μC/㎠로서 5볼트의 인가 전압에서 도 7의 그래프에 RRA 홀딩 시간의 함수로서 도시되었다. 상기 그래프에서 공백원들은 적층 초격자 물질의 박막이 FA 처리없이 단지 RRA만을 거친 캐패시터들의 데이터를 나타낸다. 고형원은 강유전성 박막이 RRA와 FA 처리 모두를 거친 캐패시터들의 데이터를 나타낸다. 도 7의 그래프에서 상기 데이터들은 RRA가 5분 또는 이하의 홀딩시간동안 수행되었을 때, 2Pr로서 계산된, 결과적인 강유전성 분극성이 대개의 집적 회로 활용에는 너무 낮음을 가리킨다. 약 10분의 홀딩시간에서, 2Pr 값들은 약 5μC/㎠ 범위로, 일정한 강유전성 소자들, 특히, 일부 강유전성 FET 활용에 적합하다. 10분에서, FA 처리를한 캐패시터의 2Pr값은 RRA만을 하고 FA없는캐패시터의 값보다 상당히 더 높다. 30분 동안 RRA만을 거친 캐패시터에서, 상기 2Pr 값은 약 18μC/㎠로, 실지로 모든 비휘발성 FeRAM 소자들에 사용하기 적합하다.
FA가 없다면, 30분 동안 RRA를 거친 캐패시터의 양호한 분극성이 기대되지 않는다. 4-분 RRA와 30-분 FA를 갖는 캐패시터처럼 실제로 동일한 열 수지(thermal budget)를 가지므로, 30-분 RRA 캐패시터는 상대적으로 높은 18μC/㎠의 2Pr값을 나타내었다. 적층 초격자 물질들은 적어도 700℃의 상승된 온도, 바람직하게는 더 높은 온도에서, 몇 시간의 지속중, 가열 처리를 필요로 함이 이미 여겨졌다. 더 짧은 시간 주기동안 700℃ 이하의 홀딩 온도에서 RRA로 달성할 수 있는 양호한 전자 특성은 상승된 온도에서 산소에 회로의 노출 시간을 최소화시킴으로서 제조 비용을 감소시키고 집적회로 품질을 개선시킬 수 있다.
적층 초격자 물질들을 함유하는 전자 소자들을 만들기위해 RRA를 사용하는 방법이 기술되었다. 도면에 도시되고 이 명세서에 기술된 특정 실시예들은 예의 목적으로 이해되어야 하며 하기 청구범위에 기술된 발명을 제한하는 것으로 해석되지 말아야 한다. 게다가, 당 기술의 당업자는 발명의 개념으로부터 벗어나지 않고, 기술된 특정 실시예의 다수의 사용버과 수정들을 이룰 수 있음이 명백하다. 또한, 상술된 단계들은 일부 예에서 다른 순서로 실행될 수 있으며, 또는 등가의 구조와 공정이 기술된 다양한 구조와 공정들 대신 대용될 수 있고, 또는 다양한 서로다른 전구물질들이 사용될 수 있음이 명백하다.

Claims (26)

  1. 기판을 제공하는 단계(312); 전구물질 가열시 적층 초격자 물질을 형성하기 위한 유효량으로 금속 분자를 함유하는 전구물질을 제공하는 단계(322); 및 코팅을 형성하기 위해 상기 기판에 상기 전구물질을 도포하는 단계(324)를 포함하는 적층 초격자 물질의 박막을 제조하는 방법에 있어서,
    상기 기판에 적층 초격자 물질의 박막(124, 226, 510)을 형성하기 위해서 500℃ 내지 750℃ 범위의 홀딩 온도에서 5분 내지 120분 범위의 홀딩 시간동안 상기 코팅의 급속 램핑 어닐링("RRA")(328)을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 기판을 제공하는 단계(312); 전구물질 가열시 적층 초격자 물질의 박막을 형성하기 위한 유효량으로 금속 분자를 함유하는 전구물질을 제공하는 단계(322); 및 코팅을 형성하기 위해 상기 기판에 상기 전구물질을 도포하는 단계(324)를 포함하는 적층 초격자 물질의 박막을 제조하는 방법에 있어서,
    상기 전구물질 도포 단계이후, 급속 램핑 어닐링("RRA")(328)을 수행함으로써 500℃ 내지 750℃ 범위의 온도로 상기 코팅을 가열하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 급속 램핑 어닐링은 5분 내지 120분 범위의 홀딩 온도에서 수행되는 것을 특징으로 하는 방법.
  4. 제 1 또는 2 항에 있어서, 상기 급속 램핑 어닐링은 산소-함유 대기에서 수행되는 것을 특징으로 하는 방법.
  5. 제 1 또는 2 항에 있어서, 상기 급속 램핑 어닐링은 대체로 순수 O2가스에서 수행되는 것을 특징으로 하는 방법.
  6. 제 1 또는 2 항에 있어서, 상기 온도는 700℃를 초과하지 않는 것을 특징으로 하는 방법.
  7. 제 1 또는 2 항에 있어서, 상기 온도는 650℃인 것을 특징으로 하는 방법.
  8. 제 1 또는 3 항에 있어서, 상기 홀딩 시간은 15분 이하인 것을 특징으로 하는 방법.
  9. 제 1 또는 3 항에 있어서, 상기 홀딩 시간은 30분 이하인 것을 특징으로 하는 방법.
  10. 제 1 또는 3 항에 있어서, 상기 온도는 650℃이며 상기 홀딩 시간은 적어도 30분인 것을 특징으로 하는 방법.
  11. 제 1 또는 2 항에 있어서, 상기 급속 램핑 어닐링은 초 당 10℃ 내지 100℃ 범위의 실제 램핑율로 수행되는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 급속 램핑 어닐링은 초 당 50℃의 실제 램핑율로 수행되는 것을 특징으로 하는 방법.
  13. 제 1 또는 2 항에 있어서, 상기 급속 램핑 어닐링을 수행하기 이전에 400℃를 초과하지 않는 온도에서 상기 기판상의 코팅을 베이킹하는 단계(326)를 더 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 베이킹 단계는 15분을 초과하지 않는 시간 동안 수행되는 것을 특징으로 하는 방법.
  15. 제 1 또는 2 항에 있어서, 상기 급속 램핑 어닐링이후 상기 코팅을 로(furnace) 어닐링하는 단계(330, 334)를 더 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 로 어닐링하는 단계는 산소-함유 대기에서 수행되는 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서, 상기 로 어닐링은 600℃ 내지 700℃ 범위의 온도에서 수행되는 것을 특징으로 하는 방법.
  18. 제 15 항에 있어서, 상기 로 어닐링은 5분 내지 120분 범위의 시간 동안 수행되는 것을 특징으로 하는 방법.
  19. 제 1 또는 2 항에 있어서, 상기 기판은 제 1 전극(122, 508)을 포함하며, 상기 급속 램핑 어닐링이후, 캐패시터(128, 500)를 형성하기 위해서 상기 박막위에 제 2 전극(126, 512)을 형성하는 단계 그리고 계속해서 후-어닐링을 수행하는 단계(334)를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서, 상기 후-어닐링은 5분 내지 60분 범위의 시간 동안 600℃ 내지 700℃ 범위의 온도로 수행되는 것을 특징으로 하는 방법.
  21. 제 19 항에 있어서, 상기 후-어닐링은 산소-함유 대기에서 수행되는 것을 특징으로 하는 방법.
  22. 제 1 또는 2 항에 있어서, 상기 전구물질을 도포하는 단계 이전에 상기 기판위에 전기적으로 전도성 장벽층(121)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  23. 제 1 또는 2 항에 있어서, 상기 적층 초격자 물질은 스트론튬 비스무스 탄탈레이트를 포함하는 것을 특징으로 하는 방법.
  24. 제 1 또는 2 항에 있어서, 상기 적층 초격자 물질은 스트론튬 비스무스 탄탈륨 니오베이트를 포함하는 것을 특징으로 하는 방법.
  25. 제 24 항에 있어서, 상기 전구물질은 화학양론식 SraBib(Ta1-xNbx)cO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)](0.8≤a≤1, 2≤b≤2.2, 0≤x≤0.3 및 1.9≤c≤2.1)에 상응하는 몰 농도 비율의 금속 원자들을 함유하는 것을 특징으로 하는 방법.
  26. 제 1 또는 2 항에 있어서, 상기 박막위에 상부 전극을 형성하는 단계와, 그후 후-RRA를 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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