KR20020014757A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

1 비트의 메모리 셀 MC가, 다른 것으로부터 전기적으로 분리된 부유의 벌크 영역을 갖는 하나의 MOS 트랜지스터에 의해 구성되고, MOS 트랜지스터의 게이트 전극(13)이 워드선 WL과, 드레인 확산층(14)이 비트선 BL과, 소스 확산층(15)이 고정 전위선 SL과 각각 접속되고, MOS 트랜지스터의 벌크 영역(12)에 임팩트 이온화에 의해 생성한 다수 캐리어를 주입하여 유지한 제 1 임계치 상태와, MOS 트랜지스터의 벌크 영역(12)의 다수 캐리어를 드레인측의 pn 접합의 순방향 바이어스에 의해 방출한 제 2 임계치 상태를 2값 데이터로서 기억한다. 이에 따라, 단순한 트랜지스터 구조를 메모리 셀로 하여, 적은 신호선으로 2값 데이터의 다이나믹 기억을 가능하게 한 반도체 메모리 장치를 제공할 수 있다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 다이나믹형 반도체 메모리 장치(DRAM)에 관한 것이다.
종래의 DRAM은 MOS 트랜지스터와 캐패시터에 의해 메모리 셀이 구성되어 있다. DRAM의 미세화는 트렌치 캐패시터 구조나 스택 캐패시터 구조의 채용에 의해 크게 진행되고 있다. 현재, 단위 메모리 셀의 크기(셀 사이즈)는, 최소 가공 치수를 F라고 할 경우, 2F×4F=8F2의 면적까지 축소되어 있다. 즉, 최소 가공 치수F가세대와 함께 작아져, 셀 사이즈를 일반적으로 αF2로 하였을 때, 계수 α도 세대와 함께 작아져, F=0.18㎛인 현재, α=8이 실현되어 있다.
앞으로도 종래와 변함없는 셀 사이즈 혹은 칩 사이즈의 경향(추세)을 확보하기 위해서는, F<0.18㎛에서는 α<8을 만족하는 것이 요구되고, 또한 F<0.13㎛에서는 α<6을 만족하는 것이 요구되어, 미세 가공과 함께 어떻게 셀 사이즈를 작은 면적으로 형성할지가 큰 과제가 된다. 그 때문에, 1 트랜지스터/1 캐패시터의 메모리 셀을 6F2나 4F2의 크기로 하는 제안도 여러 가지 이루어져 있다. 그러나, 트랜지스터를 종형으로 하지 않으면 안된다고 하는 기술적 곤란이나, 인접 메모리 셀 사이의 전기적 간섭이 커진다고 하는 문제, 또한 가공이나 막 생성 등의 제조 기술상의 곤란이 있어, 실용화는 용이하지 않다.
이에 대하여, 캐패시터를 이용하지 않고, 1 트랜지스터를 메모리 셀로 하는 DRAM의 제안도 이하에 열거하는 바와 같이 몇 가지 이루어지고 있다.
(1) JOHN E.LEISS et al, "dRAM Design Using the Taper-Isolated Dynamic Cel1"(IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. ED-29, NO.4, APRIL 1982, pp707-714)
(2) 일본국 특허 공개 평성 제3-171768호 공보
(3) Marnix R. Tack et al, "The Multistable Charge-Controlled Memory EfFect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.37, MAY, 1990, ppl373-1382)
(4) Hsing-jen Wann et al, "A Capacitorless DRAM Cel1 on SOI Substrate"(IEDM93, pp635-638)
(1)의 메모리 셀은 매립 채널 구조의 MOS 트랜지스터를 이용하여 구성된다. 소자 분리 절연막의 테이퍼부에 형성되는 기생 트랜지스터를 이용하여, 표면 반전층의 충방전을 행하고, 2값 기억을 한다.
(2)의 메모리 셀은 각각 웰 분리된 MOS 트랜지스터를 이용하여, MOS 트랜지스터의 웰 전위에 의해 결정되는 임계치를 2값 데이터로 한다.
(3)의 메모리 셀은 SOI 기판 상의 MOS 트랜지스터에 의해 구성된다. SOI 기판 측으로부터 큰 부전압을 인가하여 실리콘층의 산화막과 계면부에서의 홀 축적을 이용하고, 이 홀의 방출, 주입에 의해 2값 기억을 한다.
(4)의 메모리 셀은 SOI 기판 상의 MOS 트랜지스터에 의해 구성된다. MOS 트랜지스터는 구조상 하나이지만, 드레인 확산층의 표면에 거듭하여 역도전형 층이 형성되고, 실질적으로 기입용 PMOS 트랜지스터와 판독용 NMOS 트랜지스터를 일체로 조합한 구조로 하고 있다. NMOS 트랜지스터의 기판 영역을 부유의 노드로 하고, 그 전위에 의해 2값 데이터를 기억한다.
그러나, (1)은 구조가 복잡하고, 기생 트랜지스터를 이용하고 있기 때문에, 특성의 제어성에도 난점이 있다. (2)는 구조는 단순하지만, 트랜지스터의 드레인, 소스 모두, 신호선과 접속하여 전위 제어할 필요가 있다. 또한, 웰 분리이기 때문에, 셀 사이즈가 크고, 더구나 비트마다의 재기록을 할 수 없다. (3)에서는 SOI 기판측으로부터의 전위 제어를 필요로 하고 있고, 따라서 비트마다의 재기록을 할수 없어, 제어성에 난점이 있다. (4)는 특수 트랜지스터 구조를 필요로 하며, 또한 메모리 셀에는 워드선, 라이트 비트선, 리드 비트선, 퍼지선을 필요로 하기 때문에, 신호선 수가 많아진다.
본 발명은, 단순한 트랜지스터 구조를 메모리 셀로 하여, 적은 신호선으로 2값 데이터의 다이나믹 기억을 가능하게 한 반도체 메모리 장치 및 그 제조 방법을 제공하는 것을 하나의 목적으로 하고 있다.
본 발명의 일 실시 형태에 있어서의, 1 비트의 메모리 셀이 하나의 트랜지스터로 구성되는, 반도체 메모리 장치에 따르면,
상기 트랜지스터는,
제 1 도전형이고, 다른 메모리 셀에서 전기적으로 분리되어, 부유 상태가 되는 반도체층;
제 2 도전형이고, 상기 제 1 도전형의 반도체층에 형성되어 있고, 비트선과 접속되어 있는 드레인 확산층;
제 2 도전형이고, 상기 제 1 도전형의 반도체층에 상기 드레인 확산층으로부터 격리되어 형성되어 있고, 소스선과 접속되어 있는 소스 확산층; 및
상기 드레인 확산층과 상기 소스 확산층 사이에서의 상기 반도체층 상에 게이트 절연막을 통해 형성되어 있고, 워드선과 접속되어 있는 게이트 전극
을 포함하되,
여기서, 상기 트랜지스터는, 상기 반도체층에 과잉의 다수 캐리어가 유지된제 1 임계치 전압을 갖는 제 1 데이터 상태와, 상기 반도체층의 과잉의 다수 캐리어가 방출된 제 2 임계치 전압을 갖는 제 2 데이터 상태를 갖는다.
또한, 본 발명의 일 실시 형태에 있어서의 반도체 메모리 장치의 제조 방법에 따르면,
반도체 기판상에, 절연막을 형성하는 공정;
상기 절연막 상에, 제 1 도전형의 반도체층을 형성하는 공정;
상기 반도체층 상에, 게이트 형성 영역에 개구를 갖는 마스크를 형성하는 공정;
상기 마스크의 개구 측벽에, 측벽 절연막을 형성하는 공정;
상기 마스크의 상기 개구를 통해서, 상기 반도체층에 불순물을 첨가하여, 상기 반도체층보다 높은 불순물 농도를 갖는, 제 1 도전형의 불순물 첨가층을 형성하는 공정;
상기 측벽 절연막을 제거한 후, 상기 마스크의 상기 개구에 게이트 절연막과 게이트 전극을 매립하여 형성하는 공정; 및
상기 마스크를 제거한 후, 상기 반도체층에 불순물을 첨가하여, 제 2 도전형의 드레인 확산층 및 소스 확산층을 형성는 공정
을 포함한다.
도 1은 본 발명의 제 1 실시 형태에 의한 DRAM의 메모리 셀 구조를 나타내는 단면도.
도 2는 동 DRAM의 메모리 셀의 등가 회로도.
도 3은 동 DRAM의 메모리 셀 어레이의 레이아웃도.
도 4a는 도 3의 A-A' 단면도.
도 4b는 도 3의 B-B' 단면도.
도 5는 동 DRAM 셀의 워드선 전위와 벌크 전위의 관계를 나타내는 도면.
도 6은 동 DRAM 셀의 판독 방식을 설명하기 위한 도면.
도 7은 동 DRAM 셀의 다른 판독 방식을 설명하기 위한 도면.
도 8은 동 DRAM의 "1" 데이터 판독/리프레시의 동작 파형을 나타내는 도면.
도 9는 동 DRAM의 "0" 데이터 판독/리프레시의 동작 파형을 나타내는 도면.
도 10은 동 DRAM의 "1" 데이터 판독/"0" 데이터 기입의 동작 파형을 나타내는 도면.
도 11은 동 DRAM의 "0" 데이터 판독/"1" 데이터 기입의 동작 파형을 나타내는 도면.
도 12는 동 DRAM의 다른 판독 방식에 의한 "1" 데이터 판독/리프레시의 동작 파형을 나타내는 도면.
도 13은 동 DRAM의 다른 판독 방식에 의한 "0" 데이터 판독/리프레시의 동작 파형을 나타내는 도면.
도 14는 동 DRAM의 다른 판독 방식에 의한 "1" 데이터 판독/"0" 데이터 기입의 동작 파형을 나타내는 도면.
도 15는 동 DRAM의 다른 판독 방식에 의한 "0" 데이터 판독/"1" 데이터 기입의 동작 파형을 나타내는 도면.
도 16은 동 DRAM 셀의 게이트 용량 Cgb-전압 Vgb의 특성을 나타내는 도면.
도 17은 동 DRAM 셀의 정전류 판독 방식에 의한 등가 회로도.
도 18은 동 DRAM 셀의 판독 동작에 의한 비트선 전위 변화를 나타내는 도면.
도 19는 동 DRAM 셀의 "0" 기입 속도를 설명하기 위한 등가 회로도.
도 20은 도 19의 p형 층의 전위 변화를 나타내는 도면.
도 21은 동 DRAM 셀의 "0" 데이터 셀의 게이트 용량 Cgb-전압 Vgb 곡선(p형 다결정 실리콘 게이트의 경우)을 나타내는 도면.
도 22는 동일하게 "0" 데이터 셀의 워드선 전위 Vw1과 벌크 전위 VB의 관계를 나타내는 도면.
도 23은 동 DRAM 셀의 "1" 데이터 셀의 워드선 전위 Vw1과 벌크 전위 VB의 관계를 나타내는 도면.
도 24는 "1" 데이터 셀의 게이트 용량 Cgb-전압 Vgb 곡선(p형 다결정 실리콘게이트의 경우)을 나타내는 도면.
도 25는 "1" 데이터 셀의 게이트 용량 Cgb-전압 Vgb 곡선(n형 다결정 실리콘 게이트의 경우)을 나타내는 도면.
도 26은 "1" 데이터 셀의 워드선 전위 Vw1과 벌크 전위 VB의 관계(n형 다결정 실리콘 게이트의 경우)를 나타내는 도면.
도 27은 "0" 데이터 셀의 게이트 용량 Cgb-전압 Vgb 곡선(p형 다결정 실리콘 게이트의 경우)을 나타내는 도면.
도 28은 동 "0" 데이터 셀의 워드선 전위 Vw1과 벌크 전위 VB의 관계(n형 다결정 실리콘 게이트의 경우)를 나타내는 도면.
도 29는 얇은 실리콘층을 이용한 경우의 "1" 데이터 셀의 게이트 용량 Cgb-전압 Vgb 곡선(p형 다결정 실리콘 게이트의 경우)을 나타내는 도면.
도 30은 동"1" 데이터 셀의 워드선 전위 Vw1과 벌크 전위 VB의 관계를 나타내는 도면.
도 31은 얇은 실리콘층을 이용한 경우의 "O" 데이터 셀의 게이트 용량 Cgb-전압 Vgb 곡선(p형 다결정 실리콘 게이트의 경우)을 나타내는 도면.
도 32는 동 "0" 데이터 셀의 워드선 전위 Vw1과 벌크 전위 VB의 관계를 나타내는 도면.
도 33은 실리콘층의 불순물 농도와 "O", "1" 데이터의 임계치의 차와의 관계를 나타내는 도면.
도 34는 마찬가지로 실리콘층의 불순물 농도와 "1" 데이터 셀의 셀 전류의관계를 나타내는 도면.
도 35는 마찬가지로 실리콘층의 불순물 농도와 판독시의 비트선 전위 변화의 시간의 관계를 나타내는 도면.
도 36은 "1" 데이터 셀의 데이터 보유 시의 벌크 전위와 임계치의 관계(p형 다결정 실리콘 게이트의 경우)를 나타내는 도면.
도 37은 "1" 데이터 셀의 데이터 보유 시의 벌크 전위와 임계치의 관계(n형 다결정 실리콘 게이트의 경우)를 나타내는 도면.
도 38은 워드선 전위 변화와 임계치 편차의 관계를 나타내는 도면.
도 39는 본 발명의 제 1 실시 형태에 의한 감지 증폭기 레이아웃의 예를 나타내는 도면.
도 40은 제 2 실시 형태에 의한 DRAM 셀 구조를 도 1에 대응시켜 나타내는 단면도.
도 41은 MOS 트랜지스터의 벌크 전위와 임계치 전압의 관계를 나타내는 도면.
도 42a는 도 40의 셀 구조의 유효성을 검토하기 위한 예비 검토를 위한 기본적인 pn 접합 구조를 나타내는 도면.
도 42b는 도 42a에 나타내는 pn 접합 구조 부분의 전계 분포를 나타내는 도면.
도 43은 도 40의 셀 구조의 유효성을 검토하기 위한 드레인측의 pn 접합 구조와 그 전계 분포를 나타내는 도면.
도 44는 도 43에 있어서의 저 농도 p형 층의 폭과 공핍층의 신장 관계를 나타내는 도면.
도 45는 마찬가지로 저 농도 p형 층의 폭과 최대 전계 강도의 관계를 나타내는 도면.
도 46은 n형 확산층의 농도를 보다 낮게 한 경우에 대하여, 도 44에 대응하는 저 농도 p형 층의 폭과 공핍층의 신장 관계를 나타내는 도면.
도 47은 마찬가지로 저 농도 p형 층의 폭과 최대 전계 강도의 관계를 나타내는 도면.
도 48은 도 40의 셀 구조의 최적화 조건에서의 공핍층의 신장 모습을 나타내는 도면.
도 49는 도 40의 셀 구조를 개량한 실시 형태의 셀 구조를 나타내는 단면도.
도 50은 도 49의 셀 구조의 유효성을 검토하기 위한 드레인측의 pn 접합 구조와 그 전계 분포를 나타내는 도면.
도 51은 도 50에 있어서의 저 농도 p형 층의 폭과 공핍층의 신장 관계를 나타내는 도면.
도 52는 동일하게 저 농도 p형 층의 폭과 최대 전계 강도의 관계를 나타내는 도면.
도 53은 도 49의 셀 구조의 최적화 조건에서의 공핍층의 신장 모습을 나타내는 도면.
도 54는 도 49의 셀의 제조 공정을 설명하기 위한 도면.
도 55는 도 49의 셀의 제조 공정을 설명하기 위한 도면.
도 56은 도 49의 셀의 제조 공정을 설명하기 위한 도면.
도 57은 도 49의 셀의 제조 공정을 설명하기 위한 도면.
도 58a는 제 3 실시 형태에 의한 셀 구조를 나타내는 평면도.
도 58b는 도 58a의 A-A' 단면도.
도 59a는 제 4 실시 형태에 의한 셀 구조를 나타내는 사시도.
도 59b는 도 59a의 비트선 방향을 따라 자른 단면도.
도 60a는 제 5 실시 형태의 DRAM 셀 어레이의 레이아웃도.
도 60b는 도 60a의 I-I' 단면도.
도 60c는 도 60a의 II-II' 단면도.
도 61a는 동 실시 형태의 소자 분리 공정을 나타내는 평면도.
도 61b는 도 61a의 I-I' 단면도.
도 61c는 도 61a의 II-II' 단면도.
도 62a는 동 실시 형태의 트랜지스터 형성 공정을 나타내는 평면도.
도 62b는 도 62a의 I-I' 단면도.
도 62c는 도 62a의 II-II' 단면도.
도 63a는 동 실시 형태의 소스 배선층 형성 공정을 나타내는 평면도.
도 63b는 도 63a의 I-I' 단면도.
도 64a는 동 실시 형태의 비트선 컨택트 플러그 매립 공정을 나타내는 평면도.
도 64b는 도 64a의 I-I' 단면도.
도 65는 다른 비트선 컨택트 플러그 매립 공정을 나타내는 평면도.
도 66은 제 6 실시 형태에 의한 소자 형성후의 층간 절연막 형성 공정을 나타내는 단면도.
도 67은 동 실시 형태의 컨택트 플러그 매립 공정을 나타내는 단면도.
도 68은 동 실시 형태의 소스 배선층 형성 공정을 나타내는 단면도.
도 69는 동 실시 형태의 층간 절연막 형성 공정을 나타내는 단면도.
도 70은 동 실시 형태의 비트선 형성 공정을 나타내는 단면도.
도 71은 제 7 실시 형태에 의한 소자 분리 구조를 도 61a에 대응시켜 나타내는 평면도.
<도면의 주요 부분에 대한 간단한 설명>
10 : 실리콘 기판
11 : 실리콘 산화막
12 : p형 실리콘층
12a : p형 확산층
12b : p+형 확산층
13 : 게이트 전극
14, 15 : n형 소스, 드레인 확산층
14a, 15a : 저 도너 농도의 n형 확산층
14b, 15b : 고 도너 농도의 n+형 확산층
16 : 게이트 산화막
18 : 금속 실리사이드막
21 : 실리콘 산화막
23 : 층간 절연막
31 : 마스크
32, 33 : 측벽 절연막
40 : 실리콘 기판
41 : 게이트 절연막
42 : 게이트 전극
43 : n+형 소스 확산층
44 : n+형 드레인 확산층
45 : p형 층
46 : p+형 층
47 : 층간 절연막
48 : 비트선
49 : 기둥형 실리콘층
50 : 실리콘 기판
51 : 실리콘 산화막
52 : p형 실리콘층
52a : 저 농도층
52b : 고 농도의 p+형 층
53 : 게이트 절연막
54 : 게이트 전극
55, 56 : 드레인, 소스 확산층
55a, 56a : 저 농도 n형 확산층
55b, 56b : 고 농도 n+형 확산층
57 : 층간 절연막
58 : 비트선
101 : 실리콘 기판
102 : 절연막
103 : p형 실리콘층
104 : 게이트 절연막
105 : 게이트 전극
106 : 실리콘 질화막
107, 108 : 소스 및 드레인 확산층
109 : 소자 분리 절연막
110, 115 : 층간 절연막
111 : 컨택트 홀
112 : 소스 배선층
116 : 컨택트 홀
117 : 컨택트 플러그
118 : 비트선(BL)
202, 203 : 컨택트 플러그
204 : 소스 배선층
205 : 실리콘 질화막
206 : 층간 절연막
207 : 비트선
이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.
도 1은 본 발명의 제 1 실시 형태에 의한 DRAM의 단위 메모리 셀의 단면 구조를 나타내고, 도 2는 그 등가 회로를 나타내고 있다. 메모리 셀 MC는 SOI 구조의 N 채널 MOS 트랜지스터에 의해 구성되어 있다. 즉, 실리콘 기판(10) 상에 절연막으로서 실리콘 산화막(11)이 형성되고, 이 실리콘 산화막(11) 상에 p형 실리콘층(12)이 형성된 SOI 기판이 이용되고 있다. 이 기판의 실리콘층(12) 상에, 게이트 산화막(16)을 통해 게이트 전극(13)이 형성되고, 게이트 전극(13)과 자기 정합되어 n형 소스, 드레인 확산층(14, 15)이 형성되어 있다.
소스, 드레인 확산층(14, 15)은 바닥부의 실리콘 산화막(11)에 달하는 깊이로 형성되어 있다. 따라서, p형 실리콘층(12)으로 이루어지는 벌크 영역은, 채널 폭 방향(도면의 지면과 직교하는 방향)의 분리를 산화막에서 행한다고 한다면, 저면 및 채널 폭 방향의 측면이 다른 것으로부터 절연 분리되어, 채널 길이 방향은 pn 접합 분리된 부유 상태가 된다.
이 메모리 셀 MC을 매트릭스 배열하는 경우, 게이트 전극(13)은 워드선 WL과 접속되고, 소스 확산층(15)은 고정 전위선(접지 전위선) SL과 접속되고, 드레인 확산층(14)은 비트선 BL과 접속된다.
도 3은 메모리 셀 어레이의 레이아웃을 나타내고, 도 4a, 4b는 각각 도 3의 A-A', B-B' 단면을 나타내고 있다. p형 실리콘층(12)은 실리콘 산화막(21)의 매립에 의해 격자 형상으로 패턴 형성된다. 즉 드레인을 공유하는 2개의 트랜지스터의 영역이 워드선 WL 방향으로 실리콘 산화막(21)에 의해 소자 분리되어 배열된다. 혹은 실리콘 산화막(21)의 매립 대신에, 실리콘층(12)을 에칭함으로써, 가로 방향의 소자 분리를 행하여도 좋다. 게이트 전극(13)은 한 방향으로 연속적으로 형성되고, 이것이 워드선 WL이 된다. 소스 확산층(15)은 워드선 WL 방향으로 연속적으로 형성되고, 이것이 고정 전위선(공통 소스선) SL이 된다. 트랜지스터 위는 층간 절연막(23)으로 피복되고 그 위에 비트선 BL이 형성된다. 비트선 BL은 2개의 트랜지스터에서 공유하는 드레인 확산층(14)과 컨택트되어, 워드선 WL과 교차하도록 배치된다.
이에 따라, 각 트랜지스터의 벌크 영역인 실리콘층(12)은 저면 및 채널 폭 방향의 측면이 산화막에 의해 상호 분리되고, 채널 길이 방향에는 pn 접합에 의해 상호 분리되어 부유 상태로 유지된다.
그리고 이 메모리 셀 어레이 구성에서는, 워드선 WL 및 비트선 BL을 최소 가공 치수F의 피치로 형성하였다고 하고, 단위 셀 면적은 도 3에 파선으로 도시한 바와 같이, 2F×2F=4F2가 된다.
이 NMOS 트랜지스터로 이루어지는 DRAM 셀의 동작 원리는, MOS 트랜지스터의 벌크 영역(다른 것으로부터 절연 분리된 p형 실리콘층(12))의 다수 캐리어인 홀의 축적을 이용한다. 즉, MOS 트랜지스터를 5극관 영역에서 동작시킴으로써, 드레인 확산층(14)으로부터 큰 전류를 흘려보내, 드레인 확산층(14)의 근방에서 임팩트 이온화를 일으킨다. 이 임팩트 이온화에 의해 생성되는 과잉의 다수 캐리어인 홀을 p형 실리콘층(12)에 유지시키고, 그 홀 축적 상태(열 평형 상태보다 전위가 높은 상태)를 예를 들면 데이터 "1"로 한다. 드레인 확산층(14)과 p형 실리콘층(12) 사이의 pn 접합을 순방향 바이어스하여, p형 실리콘층(12)의 과잉 홀을 드레인측으로방출한 상태를 데이터 "0"으로 한다.
데이터 "0", "1"은 벌크 영역의 전위의 차이고, MOS 트랜지스터의 임계치 전압의 차로서 기억된다. 즉, 홀 축적에 의해 벌크 영역의 전위가 높은 데이터 "1" 상태의 임계치 전압 Vth1은, 데이터 "O" 상태의 임계치 전압 VthO보다 낮다. 벌크 영역에 다수 캐리어인 홀을 축적한 "1" 데이터 상태를 유지하기 위해서는, 워드선에는 부 바이어스 전압을 인가할 필요가 있게 된다. 이 데이터 보유 상태는, 역 데이터의 기입 동작(소거)을 행하지 않는한, 판독 동작을 행하여도 변하지 않는다. 즉, 캐패시터의 전하 축적을 이용하는 1 트랜지스터/1 캐패시터의 DRAM과 달리, 비 파괴 판독이 가능하다.
데이터 판독의 방식에는 몇 가지를 고려할 수 있다. 워드선 전위 Vw1과 벌크 전위 VB의 관계는 데이터 "0", "1"과의 관계에서 도 5와 같이 된다. 따라서 데이터 판독의 제 1 방법은 워드선 WL에 데이터 "0", "1"의 임계치 전압 Vth0, Vth1의 중간이 되는 판독 전위를 공급하고, "0" 데이터의 메모리 셀에서는 전류가 흐르지 않고, "1" 데이터의 메모리 셀에서는 전류가 흐르는 것을 이용한다. 구체적으로는 예를 들면, 비트선 BL을 소정의 전위 VBL로 프리차지하고, 그 후 워드선 WL을 구동한다. 이에 따라, 도 6에 도시한 바와 같이, "0" 데이터의 경우, 비트선 프리차지 전위 VBL의 변화가 없고, "1" 데이터의 경우에는 프리차지 전위 VBL이 저하된다.
제 2 판독 방식은 워드선 WL을 상승시키고 나서, 비트선 BL에 전류를 공급하고, "0", "1"의 도통도에 따라서 비트선 전위의 상승 속도가 다른 것을 이용한다.간단하게는 비트선 BL을 OV로 프리차지하여, 도 7에 도시한 바와 같이 워드선 WL을 상승시켜, 비트선 전류를 공급한다. 이 때, 비트선의 전위 상승의 차를 더미 셀을 이용하여 검출함으로써, 데이터 판별이 가능해진다.
제 3 판독 방식은 비트선 BL을 소정의 전위로 클램핑했을 때의, "O", "1"로 서로 다른 비트선 전류의 차를 읽는 방식이다. 전류 차를 판독하기 위해서는, 전류-전압 변환 회로가 필요하지만, 최종적으로는 전위차를 차동 증폭하여, 감지 출력을 내보낸다.
본 발명의 제 1 실시 형태에 있어서, 선택적으로 "O" 데이터를 기입하기 위해서는, 즉 메모리 셀 어레이 중에서 선택된 워드선 WL과 비트선 BL의 전위에 의해 선택된 메모리 셀의 벌크 영역만으로부터 과잉 홀을 방출시키기 위해서는, 워드선 WL과 벌크 영역 사이의 용량 결합이 중요하게 된다. 그 상세 검토는 후술하지만, 데이터 "1"에서 벌크 영역에 홀이 축적된 상태는, 워드선을 충분히 마이너스 방향으로 바이어스하여, 메모리 셀의 게이트·기판 사이 용량이, 게이트 산화막 용량이 되는 상태(즉 표면에 공핍층이 형성되어 있지 않은 상태)로 유지하는 것이 필요하다.
또한, 기입 동작은 "0", "1" 모두, 펄스 기입으로서 소비 전력을 줄이는 것이 바람직하다. "0" 기입시, 선택 트랜지스터의 벌크 영역으로부터 드레인에 홀 전류가, 드레인으로부터 벌크 영역에 전자 전류가 흐르지만, 벌크 영역에 홀이 주입되는 일은 없다.
보다 구체적인 동작 파형을 설명한다. 도 8∼도 11은 선택 셀에 의한 비트선의 방전의 유무에 의해 데이터 판별을 행하는 제 1 판독 방식을 이용한 경우의 리드/리프레시 및 리드/라이트의 동작 파형이다.
도 8 및 도 9는 각각 "1" 데이터 및 "0" 데이터의 리드/리프레시 동작이다. 시각 t1까지는 데이터 보유 상태(비선택 상태)이고, 워드선 WL에는 마이너스 전위가 주어져 있다. 시각 t1에서 워드선 WL을 플러스의 소정 전위로 상승시킨다. 이 때 워드선 전위는 "O", "1" 데이터의 임계치 Vth0, Vth1의 사이로 설정한다. 이에 따라, "1" 데이터의 경우, 사전에 프리차지되어 있던 비트선 BL은 방전에 의해 저전위가 된다. "0" 데이터의 경우에는 비트선 전위 VBL은 유지된다. 이에 따라 "1", "0" 데이터가 판별된다.
그리고, 시각 t2에서, 워드선 WL의 전위를 더욱 높게 하고, 동시에 판독 데이터가 "1"인 경우에는, 비트선 BL에 플러스 전위를 공급하고(도 8), 판독 데이터가 "0"인 경우에는 비트선 BL에 마이너스 전위를 공급한다(도 9). 이에 따라, 선택 메모리 셀이 "1" 데이터의 경우, 5극관 동작에 의해 큰 채널 전류가 흘러서 임팩트 이온화가 발생하여, 벌크 영역에 과잉의 홀이 주입 유지되어 재차 "1" 데이터가 기입된다. "O" 데이터의 경우에는, 드레인 접합이 순방향 바이어스가 되어, 벌크 영역에 과잉 홀이 유지되어 있지 않은 "O" 데이터가 재차 기입된다.
그리고, 시각 t3에서 워드선 WL을 마이너스 방향으로 바이어스하여, 리드/리프레시 동작을 종료한다. "1" 데이터 판독을 행한 메모리 셀과 동일한 비트선 BL에 연결되는 다른 비선택 메모리 셀에서는, 워드선 WL이 마이너스 전위, 따라서 벌크 영역이 마이너스 전위로 유지되어, 임팩트 이온화는 발생하지 않는다. "O" 데이터 판독을 행한 메모리 셀과 동일한 비트선 BL에 연결되는 다른 비선택 메모리 셀에서는, 역시 워드선 WL이 마이너스 전위로 유지되고, 홀 방출은 발생하지 않는다.
도 10 및 도 11은 동일한 판독 방식에 의한 각각 "1" 데이터 및 "O" 데이터의 리드/라이트 동작이다. 도 10 및 도 11에서의 시각 t1에서의 판독 동작은 각각 도 8 및 도 9와 마찬가지이다. 판독 후, 시각 t2에서 워드선 WL을 더 고전위로 하여, 동일한 선택 셀에 "0" 데이터를 기입하는 경우에는 동시에, 비트선 BL에 마이너스 전위를 공급하고(도 10), "1" 데이터를 기입하는 경우에는 비트선 BL에 플러스 전위를 공급한다(도 11). 이에 따라, "0" 데이터가 주어진 셀에서는, 드레인 접합이 순방향 바이어스가 되어, 벌크 영역의 홀이 방출된다. "1" 데이터가 주어진 셀에서는, 드레인 근방에서 임팩트 이온화가 발생하여, 벌크 영역에 과잉 홀이 주입 유지된다.
도 12∼도 15는 비트선 BL을 0V로 프리차지하고, 워드선 선택 후에 비트선 BL에 전류를 공급하고, 비트선 BL의 전위 상승 속도에 의해 데이터 판별을 행하는 제 2 판독 방식을 이용한 경우의 리드/리프레시 및 리드/라이트의 동작 파형이다.
도 12 및 도 13은 각각 "1" 데이터 및 "0" 데이터의 리드/리프레시 동작이다. 마이너스 전위로 유지되어 있던 워드선 WL을, 시각 t1에서 플러스 전위로 상승시킨다. 이 때 워드선 전위는 도 7에 도시한 바와 같이, "0", "1" 데이터의 임계치 VthO, Vth1의 어느 것보다도 높은 값으로 설정한다. 혹은, 워드선 전위를, 제 1 판독 방식과 마찬가지로, "O", "1" 데이터의 임계치 Vth0, Vth1 사이로 설정해도 좋다. 그리고, 시각 t2에서 비트선에 전류를 공급한다. 이에 따라, "1" 데이터의 경우, 메모리 셀이 깊게 온하여 비트선 BL의 전위 상승은 작고(도 12), "0" 데이터의 경우 메모리 셀의 전류가 작아(혹은 전류가 흐르지 않음), 비트선 전위는 급속하게 상승한다. 이에 따라 "1", "0" 데이터가 판별된다.
그리고, 시각 t3에서, 판독 데이터가 "1"인 경우에는, 비트선 BL에 플러스의 전위를 공급하고(도 12), 판독 데이터가 "0"인 경우에는 비트선 BL에 마이너스의 전위를 공급한다(도 13). 이에 따라, 선택 메모리 셀이 "1" 데이터의 경우, 드레인 전류가 흘러 임팩트 이온화가 발생하고, 벌크 영역에 과잉 홀이 주입 유지되어 재차 "1" 데이터가 기입된다. "O" 데이터의 경우에는, 드레인 접합이 순방향 바이어스가 되어, 벌크 영역에 과잉 홀이 없는 "O" 데이터가 재차 기입된다.
시각 t4에서 워드선 WL을 마이너스 방향으로 바이어스하고, 리드/리프레시 동작을 종료한다.
도 14 및 도 15는 동일한 판독 방식에 의한 각각 "1" 데이터 및 "0" 데이터의 리드/라이트 동작이다. 도 14 및 도 15에서의 시각 t1 및 t2에서의 판독 동작은 각각 도 12 및 도 13과 마찬가지이다. 판독 후, 동일한 선택 셀에 "0" 데이터를 기입하는 경우에는, 비트선 BL에 마이너스 전위를 공급하고(도 14), "1" 데이터를 기입하는 경우에는 비트선 BL에 플러스 전위를 공급한다(도 15). 이에 따라 "O" 데이터가 주어진 셀에서는, 드레인 접합이 순방향 바이어스가 되어, 벌크 영역의 과잉 홀이 방출된다. "1" 데이터가 주어진 셀에서는, 큰 드레인 전류가 흘러 드레인 근방에서 임팩트 이온화가 발생하여, 벌크 영역에 과잉 홀이 주입 유지된다.
이상과 같이 본 발명의 제 1 실시 형태에 의한 DRAM 셀은, 다른 것으로부터 전기적으로 분리된 부유의 벌크 영역을 갖는 단순한 MOS 트랜지스터에 의해 구성되고, 4F2의 셀 사이즈가 실현 가능하다. 또한, 부유의 벌크 영역의 전위 제어는 게이트 전극으로부터의 용량 결합을 이용하고 있으며, 예를 들면 SOI 기판 이면으로부터의 백 게이트 제어는 이용하지 않는다. 소스 확산층도 고정 전위이다. 즉, 판독/기입의 제어는 워드선 WL과 비트선 BL만으로 행하여져 간단하다. 또한 메모리 셀은 기본적으로 비 파괴 판독이므로, 감지 증폭기를 비트선마다 설치할 필요가 없어, 감지 증폭기의 레이아웃은 용이하게 된다. 또한 전류 판독 방식이기 때문에, 노이즈에도 강하고, 예를 들면 오픈 비트선 방식에서도 판독이 가능하다. 또한, 메모리 셀의 제조 프로세스도 간단하다.
또한, SOI 구조는 금후의 논리 LSI의 성능 향상을 생각하였을 때에 중요한 기술이 된다. 본 발명의 제 1 실시 형태에 의한 DRAM은, 이와 같은 SOI 구조의 논리 LSI와의 혼재를 행하는 경우에도 매우 유망하다. 캐패시터를 이용하는 종래의 DRAM과 달리, 논리 LSI의 프로세스와 다른 프로세스를 필요로 하지 않아, 제조 공정이 간단해지기 때문이다.
또한, 본 발명의 제 1 실시 형태에 의한 SOI 구조의 DRAM은, 종래의 1 트랜지스터/1 캐패시터형의 DRAM을 SOI 구조로 한 경우에 비하여, 우수한 기억 유지 특성이 얻어진다고 하는 이점이 있다. 즉 종래의 1 트랜지스터/1 캐패시터형의 DRAM을 SOI 구조로 하면, 부유의 반도체 벌크에 홀이 축적되어 트랜지스터의 임계치가 내려가고, 트랜지스터의 서브 임계 전류가 증가한다. 이것은 기억 유지 특성을 열화시킨다. 이에 대하여 본 발명의 제 1 실시 형태에 의한 1 트랜지스터만의 메모리 셀에서는, 기억 전하를 감소시키는 트랜지스터 패스는 존재하지 않고, 데이터 보유 특성은 순수하게 pn 접합의 누설만으로 결정되어, 서브 임계 누설이라는 문제가 없어진다.
실제로 본 발명의 제 1 실시 형태에 의한 메모리 셀이 실용에 견딜 수 있는지 여부는, 이하에 예를 드는 판단 기준에 의해 판단된다.
(a) 벌크 영역의 홀의 유지 특성이 충분한가(1Osec 정도의 유지 시간이 얻어지는가).
(b) 충분한 "1" 기입의 속도가 얻어지는가(기입 속도 1Onsec가 가능한가, 기입시에 20nA 정도 이상의 벌크 전류가 얻어지는가).
(c) "0" 기입의 선택성이 충분한가("O" 데이터와 "1" 데이터의 벌크 전위의 차 ΔVB=1V 정도가 얻어지는가).
(d) 게이트와 벌크 영역 사이의 용량이 pn 접합 용량에 비하여 충분히 크게 얻어지는가, 또한 "1" 데이터의 임계치를 크게 취할 수 있는가.
이하에 이들 판단 기준의 검증을 행한다.
[메모리 셀의 용량·유지 시간·누설 전류에 대하여]
1G개의 메모리 셀을 갖는 DRAM의 메모리 셀의 기억 유지 시간의 평균치를 RT=10 sec라고 생각하자. 0.1㎛ 룰로 메모리 셀의 게이트 산화막 두께를tox=2.5nm로 하면, 게이트 산화막 용량은 14fF/cm2이기 때문에, 게이트 면적을 O.O1㎛2로 하여, 게이트 산화막 용량 Cox는 Cox=0.14fF가 된다. 후에 설명하는 pn 접합 용량 Cj=0.08fF를 포함시키면, 전체 용량은 Ctotal=0.22fF가 된다.
이 게이트 용량에 전하를 축적한 경우, 기억 유지 시간 RT=10 sec 동안에, ΔV=0.1V의 전위 변화를 하게 하는 셀당의 누설 전류 I leak/node는 하기 수학식 1로 된다.
SOI 기판 상의 실리콘층의 두께를 1OOnm로 하고, pn 접합 면적은 O.1㎛×0.1㎛×2=0.02㎛2이기 때문에, 단위 면적당의 누설 전류 I leak/area를 구하면, 하기 수학식 2로 된다.
SOI 기판 상의 pn 접합의 2V 정도의 역 바이어스시의 누설 전류가 이 정도 이하이면, 평균 셀의 기억 유지 시간 RT=10 sec가 보증되게 되어, 1 트랜지스터/1 캐패시터의 DRAM과 동일한 정도의 기억 유지 특성이 얻어지게 된다. 덧붙여서, 지금까지는 SOI 기판 상의 pn 접합의 누설 전류로서, 1∼3×10-17A/㎛(워드선 방향 1㎛당)이라는 값이 보고되어 있다(1995 Symp. VSLI Tech., p. 141). 앞으로도 위의기억 유지 특성이 충분히 실현 가능하다고 생각된다.
["1" 기입시간과 벌크 전류]
기입시간은 셀 노드(게이트)의 용량과 벌크 전류 Isub에 의해 결정된다. 게이트 용량은 상술한 바와 같이, Ctotal=0.22fF로 한다. 기입시간의 사양을 twr=1Onsec로 하여, 이 시간 내에 벌크 영역에 ΔV=1V의 전압을 기입하는 데에 필요한 벌크 전류는, 하기 수학식 3으로 된다.
셀 트랜지스터의 채널을 흐르는 드레인 전류 Ids가 10㎂로서, 상기 벌크 전류 Isub는 그것의 약 2/1000이다. 드레인·소스 사이 전압 Vds=2V 정도를 제공하여 임팩트 이온화를 일으키면, 필요한 벌크 전류를 흘릴 수 있다.
["0" 기입의 선택성과 신호량]
메모리 셀의 C-V 커브(게이트·벌크 사이의 전압 Vgb와 용량 Cgb의 관계)는 도 16과 같이 된다. 벌크 영역의 억셉터 농도를 NA=1018/㎤로 하여, 플랫 대역 전압은 VFB=-1.2V이다. 워드선 전압 Vw1=1V에서 "1" 기입을 행하였다고 하고(벌크 전위 VB=0.6V), 기입 후, 워드선 전위를 낮추면, 최초에는 채널 반전층에 의해 실드되어 있기 때문에, 용량 Cgb는 제로이다. 또한 "1" 셀의 임계치를 Vth1=OV으로 가정하면, 워드선 전위를 0V까지 낮추더라도 벌크 전위 VB는 변화하지 않으며, 용량 Cgb가 현재화하는 것은 워드선 전위가 임계치 전압 Vth1 즉, Vw1=0V의 점이다.이 때, 게이트·벌크 사이 전압은 Vgb=-0.6V이다.
또한, pn 접합의 단위 면적당의 용량은, NA=1018/㎤이고, 드레인 전압 Vd=OV의 경우 4fF/㎛2이다. 접합 면적이 0.1㎛×0.1㎛×2=O.02㎛2의 경우, pn 접합의 용량은 Cj=O.08fF가 된다. 도 16에 있어서, Vgb=-0.6V에서의 Cgb/Cox를 0.8로 하면, Cox=0.14fF의 경우, 게이트 전압의 벌크 영역에 대한 용량 결합비 X는 하기 수학식 4로 된다.
따라서, 워드선 전위가 내려와, 게이트와 벌크 사이의 용량 Cgb가 나타나기 시작하였을 때의, 워드선의 전위 변화에 대한 벌크 영역의 전위 변화의 비는 60% 정도이다. 또한 워드선 전위를 낮추면, 벌크 전위도 내려가지만, Vgb는 -0.6V보다도 마이너스측으로 커져간다. 이에 따라, 용량 Cgb가 커져, 용량 결합에 의해서 벌크 전위를 낮출 수 있다. 최종적으로, 도 16에 도시한 바와 같이 워드선 전위 Vw1=-1.3V까지 내렸다고 하고, 평균의 용량 결합비 λ를 O.6으로 하면, 벌크 영역은 최초의 O.6V에서, ΔVB=1.3V×O.6=0.78V만큼 내려가서, -0.18V가 된다. 이 때, Vgb=-1.12V이다.
즉, 과잉 홀 주입에 의해 벌크 전위가 VB=0.6V로 되는 "1" 데이터 기입을 행한 후, 워드선 전위를 Vw1=-1.3V로서 데이터 보유할 때, 용량 결합에 의해 벌크 전위는 -0.18V를 유지한다. 이 상태에서, 어떤 선택 셀에 대하여 비트선 전위를 마이너스 전위로 낮추고 "O" 기입을 행하여 벌크 전위를 낮추는 경우, 벌크 전위가 -0.18V이하가 되는 조건에서는, 워드선 전위가 -1.3V의 비선택 셀에서도 벌크의 홀이 드레인으로 흘러가서, 데이터가 파괴된다. 따라서 데이터 파괴를 일으키지 않기 위한 "O" 데이터 기입시의 벌크 전위의 최소값은 -0.18V라는 것이 된다. "1" 데이터의 기입 전압의 최대치는 빌트 인 전압 0.6V이기 때문에, 신호량의 최대치는 0.6V-(-0.18V)=0.78V가 된다. 따라서, 상술의 ΔVB 그 자체가 "0" 데이터와 "1" 데이터의 신호량 차(벌크 전위의 차)가 된다.
[비 파괴 판독성의 확인]
상술한 바와 같이 본 발명의 제 1 실시 형태에 의한 메모리 셀은, 원리적으로 비 파괴 판독이 행해진다. 실제로 비 파괴 판독을 보증하기 위해서는,
(1) "O" 데이터의 셀에 판독 동작을 반복하더라도, 벌크 영역에 홀 주입이 이루어지지 않을 것,
(2) "1" 데이터의 셀에 판독 동작을 반복하더라도, 벌크 영역의 홀이 없어지지 않을 것을 확인하는 것이 필요하다.
이 때의 반복 횟수의 최대치 Nmax는 어떤 리프레시와 다음의 리프레시 사이(예를 들면 128 msec)에, 동일 셀에 대하여 판독 동작(100 nsec)을 연속시킨 경우에 상당하기 때문에,Nmax=128 msec/100 nsec=1.28×1016회 정도가 된다. 벌크의 홀 축적 상태를 유지하는 "O" 데이터의 비 파괴성 (1) 쪽이 크리티컬하게 된다고 생각된다. 따라서 판독시 전류를 흘려보낸다고 해도, 예를 들면 Vds=0.5V 정도에서의 저전류의 선형 영역에서의 판독을 행하는 것이 필요하다. 혹은 앞의 제 1 판독 방식과 같이, "0" 데이터의 셀에는 전류를 흘리지 않는 방식을 채용하는 것이, 비 파괴성을 보증하는 데에 있어서 바람직하다.
이상에 있어서, 본 발명의 제 1 실시 형태에 의한 DRAM의 기본적인 실현 가능성을 나타내는 판단 기준의 검증을 하였다. 다음에, 또한 구체적으로 본 발명의 제 1 실시 형태에 의한 DRAM의 성능을 해석한 결과를 순차 설명한다.
[판독시의 비트선 전위 변화에 대하여]
먼저, 도 12 및 도 13에서 설명한 제 2 판독 방식, 즉 비트선에 일정 전류를 공급하여 판독을 행하는 경우의, 비트선의 전위 변화를 검증한다. 도 17은 이 검증에 이용하는 등가 회로이다. 간단화를 위해서, 비트선 BL의 전위는 0V로 프리차지되어 있고, 워드선 WL의 전위 Vw1은 t>0에 있어서, 하기 수학식 5에 나타낸 바와 같이, 메모리 셀 MC의 임계치 Vth(Vth0, Vth1) 이상으로 설정되어 있는 것으로 가정한다.
비트선 BL에는, t>0에 있어서, Ic인 일정 전류가 공급되는 것으로 하고, 이 전류 Ic는 하기 수학식 6에 도시한 바와 같이, 셀 트랜지스터의 Vgs=Vw1에서의 포화 전류 Idsat에 비하여 작은 것으로 한다.
단, k=(W/L)(εox/tox)μeff
이 때, 비트선 BL의 전위 Vb1의 변화는, 셀 트랜지스터의 드레인 전류를 Ids로 하여, 하기 수학식 7로 표현된다.
셀 트랜지스터는 선형 영역에서 동작하고 있기 때문에, Vbl<Vw1-Vth가 성립하고, 이 때 셀 트랜지스터의 드레인 전류 Ids는 하기 수학식 8로 표현된다.
수학식 8을 수학식 7에 대입하여 적분하면, 하기 수학식 9를 얻는다.
단, α=Vw1-Vth+[(Vw1-Vth)2-2Ic/k]1/2
β=Vw1-Vth-[(Vw1-Vth)2-2Ic/k]1/2
t0=2Cb1/[k(α-β)]
수학식 5와 수학식 6의 가정으로부터, α>β>0를 만족한다. 따라서, 수학식 9는 시간 t에 관하여 볼록()의 증가 함수이고, Vb1(0)=O, Vb1(∞)=β이다.
도 18은 수학식 9의 계산 결과를 나타낸다. "0" 데이터의 셀의 임계치를 Vth0=0.3V, "1" 데이터의 셀의 임계치를 Vth1=-0.3V, 더미 셀의 임계치를 Vthd=0.05V, 비트선 용량을 Cb1=100fF, 셀 전류의 이득 계수를 k=2.0×10-5(A/V2) 라고 가정하고, 또한 Ic=0.9Idsat=13μA, Vw1=1.5V를 이용하여, "0" 데이터일 때의 비트선 전압 Vb10, "1" 데이터일 때의 비트선 전압 Vb11을, 각각의 신호 전압 Vsig0, Vsig1 및 참조 비트선의 전압 Vb1d와 함께 나타내고 있다. 이 결과로부터, 워드선을 상승시키고 나서, 1Onsec 후에, 1OOmV의 신호가 얻어지고 있음을 알 수 있다.
더미 셀에 대해서는, 메모리 셀과 동일한 구조의 MOS 트랜지스터로 벌크 전위를 적당하게 설정할 수 있는 타입인 것이 바람직하다. 왜냐하면, 메모리 셀의 임계치의 프로세스 변동이나 온도 변동에 자기 정합적으로 추종하기 때문이다. 이 경우 더미 셀의 벌크 전위를 선택함으로써, "O", "1" 데이터의 신호량을 최적 설정하는 것이 가능하게 된다.
["O" 기입 속도에 대하여]
본 발명의 제 1 실시 형태에 있어서는, "O" 기입은, 상술한 바와 같이 메모리 트랜지스터의 p형 벌크 영역과 n형 드레인의 pn 접합을 순 바이어스함으로써, 벌크 영역의 홀을 추출한다. 이 "O" 기입의 속도에 대하여, 도 19의 등가 회로를 이용하여 이하에 검토한다.
t=0에 있어서, pn 접합은 p층, n층 모두 2.2V로 평형 상태에 있다고 하자.t>O에서, n 측을 OV로 하였을 때, 용량 C을 갖는 벌크(p형 층)의 전위가 어떻게 변화하는지를 계산한다. 시각 t에서의 p형 층의 전위를 V라고 하면, 하기 수학식 10이 성립한다.
여기서, I는 pn 접합의 전류이고, 하기 수학식 11에 의해 표시된다.
수학식 11에 있어서, Is는 포화 전류, n은 1∼2 사이의 계수, Vt는 열 전압(Thermal Voltage)이고, Vt=kT/q이다. 수학식 11을 수학식 10에 대입하여 적분하면, 하기 수학식 12가 얻어진다.
여기서, tO은 tO=C·η·Vt/Is로 주어지는 시상수이다. 수학식 12를 하기 수학식 13의 수치를 이용하여 수치 계산한 결과가 도 20이다.
도 20의 수치 계산 결과로부터, "0" 기입시, 1 nsec 정도로 벌크(p형 층)의 전위는 0.7V 이하로 안정되는 것을 알 수 있다.
[벌크 영역의 전위 변화에 대하여]
먼저, "0" 기입의 선택성에 관하여, 도 16을 참조하여 워드선 전위와 벌크 전위의 관계를 설명하였지만, 이하에 있어서 더욱 상세히 벌크 전위 변화를 검토한다. 즉, 플러스의 워드선 전위 Vw1로 기입을 행한 후, 워드선 전위를 마이너스로 내려 데이터를 보유하고, 재차 워드선을 플러스 전위로 올려 판독 전위 Vr에서 판독을 행하는 동작에 있어서, 벌크 영역에서 어떠한 전위 변화를 나타내는지를 상세히 설명한다.
셀 트랜지스터의 게이트와 SOI 기판의 벌크(p형 층) 사이의 단위 면적당의 용량 Cgb는, 게이트와 벌크 사이의 전위차 Vgb를 이용하여, 하기 수학식 14로 표현된다.
게이트 산화막의 단위 면적당의 용량 Cox는, 유전율 εox와 산화막 두께 tox를 이용하여, Cox=εox/tox로 표현된다. 1D는 데바이 길이(Debye Length) LD를, γ=(εsi/εox)tox에 의해 규격화한 무차원 수이고, 하기 수학식 15로 주어진다.
여기서, 파라미터(δ)를 이하의 조건에 의해 결정한다. 즉, 수학식 14는 벌크에 확산되는 공핍층의 두께 wp(이것은 실제 공핍층의 두께 Wp를 역시 γ에 의해 규격화하여 무차원화한 것)가 하기 수학식 16으로 표현되는 것으로 부터 유도되고 있다.
여기서, Vgb=VFB(플랫 대역 전압)이고, wp=1D로 된다고 하는 조건, 즉 하기 수학식 17를 제공한다.
이 수학식 17을 풀면, 파라미터(δ)는 하기 수학식 18로 된다.
수학식 14와 수학식 18로부터 Cgb의 Vgb 의존성이 구해지지만, 이것은 광범위한 Vgb의 영역을 커버하지 않는다. 그러므로, 게이트·소스간 전압 Vgs가 트랜지스터의 임계치 Vth를 초과하는 경우에는, Cgb=O으로 함과 동시에, Cgb/Cox가 1를 초과하는 경우에는 이것을 1로 치환하는 것으로 하여, 광범위한 Vgb의 값에 대한 Cgb의 값을 계산한다.
그 계산 결과를 도 21에 나타낸다. 이것은 "0" 데이터의 셀의 워드선과 벌크 사이의 전압 Vgb와 용량 Cgb의 관계를, 워드선이 p형 다결정 실리콘 게이트인 경우에 대해 구한 결과이다. 조건은 tox=2.5nm, NA=5×1018/㎤, 온도 85℃, VFB=O.1V, VthO=1.5V, VB=-0.7V, Cox=0.14fF, Cj=0.08fF이다.
한편, 게이트 전압의 변화 ΔVg 에 대한벌크의 전위 변화 ΔVb는, 하기 수학식 19로 표현된다.
여기서, cj는 벌크에 직렬로 들어가는 용량(앞서 설명한 pn 접합 용량)이고, 이것을 일정하게 하여, 수학식 19를 변형하면, 수학식 20이 얻어진다.
수학식 20을 적분하면, 하기 수학식 21로 된다.
수학식 21를 재기입하면, 수학식 22로 된다.
이 수학식 22를 계산하면, 게이트 전압 Vw1(워드선)의 전압 변화 ΔVg로부터 벌크 전압 VB의 변화 ΔVb를 구할 수 있다. "0" 데이터의 셀에 대하여, 앞의 도 21의 계산의 경우와 동일한 파라미터 조건하에서 계산한 결과를 도 22에 나타낸다. 이 결과로부터 예를 들면 워드선을 2.0V에서 "0" 기입을 하고, 벌크를 -0.7V로 하고, 워드선을 -2V로 낮추어 데이터 보유하면, 이 때 벌크 전위는 -2.1V로 유지되는 것을 알 수 있다. 또한 워드선을 1.0V로 올려 판독을 행하면, 벌크는 -0.9V정도까지밖에 상승하지 않는다. 즉, "0" 데이터의 셀에 대해서는, 판독시에는 기입시보다 벌크 전위가 낮고, 따라서 판독 마진이 0.2V 넓어지게 된다.
마찬가지 계산을 "1" 데이터 셀에 대하여 행한 결과를, 도 23에 나타낸다. 또한 이 때의 용량 Cgb의 전압 Vgb 의존성을 도 24에 나타낸다. 이용한 파라미터는 도 21 및 도 22의 경우와 동일하다. "1" 데이터의 경우, 기입 직후에 벌크는 0.6V로 되고, 워드선이 -2.0V로 유지되는 상태에서는 벌크는 -1.0V로 되는 것을 알 수 있다. "O" 데이터의 기입은 원리적으로 벌크 전위 -1.0V까지 할 수 있지만, "0" 기입으로 -1.5V까지 낮춘 비트선을 0V로 복귀할 때의 pn 접합의 용량 커플링(커플링비는 18%)으로 벌크는 0.3V 올라가, -0.7V로 된다. 따라서 도 22의 "0" 데이터의 경우 기입 직후의 전위를 -0.7V로 하고 있다.
"1" 기입의 경우에도 마찬가지로, 비트선으로부터의 용량 커플링이 있지만, "O" 기입과 다른 점은, 벌크 전류 Isub를 흘려보내어 "1" 데이터를 한참 기입하고 있는 중에, 하기 수학식 23으로 나타내는 전위 V까지, 빌트 인 전압 0.6V보다 상승하고 있는 것이다.
Isub=14nA, Is=6.36×10-20A, Vt=0.031V, η=1.2를 대입하면, V=0.96V를 얻는다. 따라서, 벌크 전위는 "1" 데이터 기입 직후에는 1V 가까이 있고, 비트선이 1.5V에서 0V로 내려가서 커플링에 의해 0.3V 낮추어진다고 해도 0.6V이상 되고, 그 후의 다이오드의 순방향 전류에 의해 0.6V로 된다. 즉, 실질적으로 "1" 데이터 기입 직후의 벌크 전위는, 0.6V로 되어 있다고 생각된다.
여기까지 계산은 플랫 대역 전압을 VFB=0.1V로 한 경우이다. 이것은 SOI 기판의 p형 실리콘층 상에 p형 다결정 실리콘에 의한 게이트 전극(워드선)을 형성한 경우에 대응한다. 다음에, 동일한 SOI 기판에, n형 결정 실리콘막에 의해 게이트 전극을 이용한 경우에 대해, 마찬가지 계산을 행한 결과를 나타낸다. 이 경우, 플랫 대역 전압은 VFB=-1.1V로 된다.
도 25는 "1" 데이터 셀에 대하여 용량 Cgb-전압 Vgb를 구한 결과이다. 도 26은 마찬가지로, "1" 데이터 셀에 대하여 워드선 전압 Vw1과 벌크 전압 VB의 관계를 구한 결과이다. 플랫 대역 전압 이외의 파라미터는, 앞의 도 21 및 도 22의 경우와 마찬가지이다. 어느 것이나 임계치는 Vth1=0V로 하고 있다.
이들 결과로부터", O" 데이터의 임계치 VthO=1V를 확보할 수 있는 것으로 하여, 워드선은 기입시 1.5V, 판독시 0.5V이다. 데이터 보유시의 워드선 전압을 -2.5V로 하면, "1" 데이터 셀의 벌크는 -0.8V까지 내려간다. 따라서, p형 다결정 실리콘 게이트를 이용한, VFB=0.1V의 경우에 비하여, 동일 워드선 진폭에 대하여, 0.2V만큼 불리하게 된다.
도 27과 도 28은 마찬가지로 "0" 데이터 셀에 대하여, VFB=-1.1V의 경우의 용량 Cgb-전압 Vgb 특성과, 워드선 전압 Vw1-벌크 전압 VB 특성을 구한 결과이다. 임계치는 Vth0=1V로 하였다. "O" 데이터 기입 직후의 벌크 전위는 -0.8V이지만, 비트선이 프리차지 전위 0V 부근으로 되돌아가면, pn 접합의 커플링에 의해 벌크 전위는 0.3V만큼 부상하여, -0.5V로 되어 있는 것으로 가정하고 있다. 이 경우에도, 기입시의 워드선은 1.5V이지만, 판독시에는 0.5V이기 때문에, 벌크 전위는 0.15V만큼 회복하고, -0.65V로 되어 있다.
이상의 p형 다결정 실리콘 게이트의 경우와, n형 다결정 실리콘 게이트의 경우의 동작 조건을 각각 표에 통합하면, 하기 표1 및 표2가 된다.
[표 1]
p형 다결정 실리콘 게이트의 경우
Vw1(read) =1V
Vw1(hold) =-2V
Vw1(write) =2V
Vb1("0" write) =-1.6V
Vb1("1" write) =1.6V
Vth0 =1.5V
Vth1 =0.5V
"1" 데이터 셀의 판독시의 벌크 전위 VB =0.6V
"0" 데이터 셀의 판독시의 벌크 전위 VB =-1V
[표 2]
n형 다결정 실리콘 게이트의 경우
Vw1(read) =0.5V
Vw1(hold) =-2.5V
Vw1(write) =1.5V
Vb1("0" write) =-1.4V
Vb1("1" write) =1.4V
Vth0 =1.0V
Vth1 =0V
"1" 데이터 셀의 판독시의 벌크 전위 VB =0.6V
"0" 데이터 셀의 판독시의 벌크 전위 VB =-0.6V
또, 이상의 표 1, 2에 있어서, "1" 기입시의 비트선 레벨 Vb1("1" write) 은, 기판 전류(홀 전류)와 기입시간으로 결정되어야 하는 것으로 미정이지만, 가상의 설정치를 나타내고 있다. 이상에 의해, p형 다결정 실리콘 게이트를 이용하는 것의 유리성이 명백하게 되었다. 워드선 진폭은 어느 경우에나 4V이다. 이것을 더욱 저전압화하기 위해서는, 이하의 시책이 필요하게 된다.
(A) 임계치 Vth의 변동을 작게 할 것
(B) 메모리 셀 전류를 확보할 것
(C) Cj/Cox의 비율을 작게 한다
(A) 및 (B)에 관해서는, 여기까지 ΔVth=Vth0-Vth1=1.0V를 가정하고 있지만, 이것은 0.8V∼0.6V정도까지 엄격히 제어할 수 있는 가능성이 있다. ΔVth=0.6V를실현할 수 있다고 한다면, 워드선 진폭을 2×1.2V=2.4V까지 작게 억제될 가능성이 있다.
이하에서는 (C)에 대하여 상세히 검토한다. 이것은 ΔVth의 마진을 줄이는 일없이, 워드선 진폭의 저전압화를 실현할 수 있는 방법이기 때문이다.
(C)의 요청에는, SOI 기판의 실리콘층의 두께 Tsi를, 지금까지 상정하여 온 1OOnm보다 더 얇게 할 것, 이와 동시에 혹은 독립적으로, n형 소스, 드레인 확산층의 불순물 농도를 낮게 함으로써 응할 수 있다. 전자는 pn 접합 면적의 축소에 의해, pn 접합 용량 Cj를 작게 하는 것에 대응한다. 후자는 공핍층이 n형 확산층측으로 연장되는 조건을 제공하기 위해서, 소스, 드레인 확산층과 벌크 영역의 접합 용량 cj를 역시 작게 한다.
그러므로, 지금까지의 검증에 이용한 접합 용량 Cj=0.08fF에 대신하여, Cj=0.04fF와 절반으로 한 경우에 대하여, Cgb-Vgb 곡선과 Vw1-VB 곡선을, 각각 도 29 및 도 30에 나타낸다. Cj 이외의 조건은 도 23 및 도 24와 동일하고, 게이트 전극은 p형 다결정 실리콘이다. cj=O.04fF는 실리콘층 두께를 50nm로 한 경우에 상당한다.
이 결과로부터, "1" 데이터 셀에 대하여 0.6V의 벌크 전위가 기입된 후, 워드선을 -2.0V까지 낮추면, 벌크 전위는 -1.3V까지 내려간다. 따라서, 벌크 전위를 -1V까지 낮추는 데에 필요한 워드선 전위, 즉 데이터 보유에 필요한 워드선 전위 Vw1(hold)는, Vw1(hold)=-1.6V인 것을 알 수 있다.
마찬가지로, "0" 데이터 셀에 대하여, Cj=0.04fF를 이용한 경우의 Cgb-Vgb곡선과 Vw1-VB 곡선을, 각각 도 31 및 도 32에 나타낸다. Cj 이외의 조건은 앞의 도 21 및 도 22의 경우와 동일하다.
이상과 같이, 얇은 실리콘층(Tsi=50nm)의 SO1 기판을 이용하여, Ci를 작게 한 경우의 DRAM 셀의 동작 조건을, 표1에 대응시켜 통합하면, 하기 표3과 같이 된다.
[표 3]
Vw1(read) =0.8V
Vw1(hold) =-1.6V
Vw1(write) =1.6V
Vb1("0" write) =-1.6V
Vb1("1" write) =1.6V
Vth0 =1.3V
Vth1 =0.3V
"1" 데이터 셀의 판독시의 벌크 전위 VB =0.6V
"0" 데이터 셀의 판독시의 벌크 전위 VB =-1V
이상의 결과로부터, 실리콘층 두께 Tsi를 100nm에서 50nm로 반으로 얇게 하고 용량 Cj를 얇게 하면, 워드선 진폭을 4V에서 3.2V까지 저감할 수 있음을 알 수 있다. 주목해야 할 것은, 여전히, 데이터 "O", "1"의 임계치의 차 ΔVth로서, 1V를 확보할 수 있는 것이다.
SOI 기판의 실리콘층을 30nm 정도까지 더 얇게 할 수 있다면, 더욱 저전압화를 실현하는 것이 가능하다. 그러나, 너무 실리콘층을 얇게 하면, 실리콘층이 완전 공핍화하여, 메모리 기능 자체를 상실할 위험이 있다. 따라서, 실리콘층의 두께는 50nm 정도가 적당하고 생각된다.
도 33은 벌크 전위 VB가 -1V와 0.6V에서의 임계치의 차 ΔVth와, 실리콘층의불순물 농도 NA의 관계를 나타내고 있다. 단지, 게이트 산화막 두께가 Tox=2.5nm, 온도가 T=85℃인 경우이다. 이제부터, ΔVth=1V를 확보하기 위해서는, NA=1.0×1019/㎤ 정도가 필요하다는 것을 알 수 있다. 이것은 불순물 농도가 지나치게 짙기 때문에, NA=8×1018/㎤로 설정하고, ΔVth=0.8V로 한다. 이 때, 표3의 동작 조건은 조금 정정되어, 하기 표 4와 같이 된다.
[표 4]
Vw1(read) =0.7V
Vw1(hold) =-1.6V
Vw1(write) =1.4V
Vb1("0" write) =-1.6V
Vb1("1" write) =1.4V
Vth0 =1.1V
Vth1 =0.3V
"1" 데이터 셀의 판독시의 벌크 전위 VB =0.6V
"0" 데이터 셀의 판독시의 벌크 전위 VB =-1V
표 4에 있어서, "1" 기입시의 비트선 레벨 Vb1("1" write)은, 기판 전류(홀 전류)와 기입시간에 의해 결정되기 때문에, 1.4V는 가상의 설정치이다. 셀 트랜지스터를 LDD 구조가 아니라, 통상의 구조로 하여, 기판 전류 1sub를 늘림으로써, 이 정도의 저전압화가 가능하다고 생각된다.
위 동작 조건에서는 셀 트랜지스터에 따른 최대 전압은 3.0V이다. 게이트 산화막 두께는 Tox=2.5nm으로 하고 있고, 따라서 게이트 산화막에는 12MV/cm 정도의 전계가, "1" 데이터 기입의 순간에 걸려, 신뢰성에 불안이 있다. 그러나, 신뢰성을 확보하기 위해서 게이트 산화막 두께를 크게 하는 것은, 벌크 전위를 제어하기 위한 용량 결합비를 악화시키기 때문에 바람직하지 못하다. 따라서, 게이트 절연막에 대해서는, 실리콘 산화막에 대신하여, 유전율이 높은 Al2O3등의 다른 절연막을 이용하는 것이 바람직하다.
또 다른 저전압화를 위해서는, SOI 기판의 실리콘층의 두께 Tsi를 30nm 정도까지 얇게 하는 것, 셀 트랜지스터의 임계치 제어성을 좋게 함과 동시에, 이동도를 크게 취할 수 있도록 하는 것이 요망된다. 이들을 고려하여, 2.0V∼2.5V정도까지의 저전압화가 가능하리라 생각된다.
도 33에 나타내는 임계치의 차 ΔVth일 때에 확보할 수 있는 "1" 기입 셀 트랜지스터의 셀 전류 Ids1과, 그것에 대응하는 데이터 판독시간 Δt를 도 34 및 도 35에 나타낸다. 셀 전류는 Ids1=(k/2)(ΔVth/2)2에 의해 구하고 있다. 또한, 판독시간 Δt는 판독시의 워드선 전위를 Vth1과 Vth0의 중간으로 설정하여, "1" 데이터의 셀만을 온시키고, 용량 Cb1=10OfF의 비트선을 프리차지 전위로부터 20OmV 방전하기까지의 시간으로서 구하고 있다.
이 결과로부터, NA=6×1018/㎤에 있어서, Ids1=1.4㎂, Δt=15nsec가 얻어지고 있다.
도 36은 "1" 데이터 셀의 홀드시의 벌크 전위 VB가 임계치 Vth1와의 관계로 어디까지 내려가는지를 조사한 결과이다. 조건은 게이트 산화막 두께 tox=2.5nm, 불순물 농도 NA=5×1018/㎤, 플랫 대역 전압 VFB=0.1V, "1" 데이터의 벌크 전위 VB1=O.6V, 게이트 산화막 용량 Cox=0.14fF, 접합 용량 Cj=0.04fF이다. 또한 워드선의 홀드 전위는 Vw1=Vth1-2V이다.
이 결과로부터, Vth1=0.5V 이상에서는, 홀드시의 벌크 전위는 Vth1과 함께 상승하고 있다. Vth1<0.5V에서는 벌크 전위는 -0.93V로 포화하고 있다. 이것은 Vth1<0.5V 이하까지 워드선이 내려가면, 용량 Cgb가 게이트 산화막 용량 Cox로서 포화하는 것을 뜻하고 있다.
따라서, 플랫 대역 전압 VFB=0.1V일 때, 즉 게이트 전극이 p형 다결정 실리콘막일 때, Vth1<0.5V로 설정하여야 한다. 한편, ΔVth=Vth0-Vth1=0.8V를 확보할 수 있다는 것을 알고 있기 때문에, Vth0<1.3V이다. 따라서, Vth0=1.1V, Vth1=0.3V는 좋은 선택이라고 할 수 있다.
이상의 동작 포인트를 통합하면, 하기 표5와 같이 되고, 또한 디바이스 파라미터를 통합하면, 하기 표 6과 같이 된다.
[표 5]
Vth0 =1.1V
Vth1 =0.3V
Vw1(read) =0.7V
Vw1(hold) =-1.7V
Vw1(write) =1.5V
Vb1("0" write) =-1.5V
Vb1("1" write) =1.5V
VB("1" read) =0.6V
VB("0" read) =-1.0V
VB("1" write) =0.6V
VB("0" write) =-0.9V
VB("1" hold) =-1.0V
VB("0" hold) =-2.4V
Vmax =3.2V(비선택 WL과 "1" 기입 BL 사이의 Vds)
[표 6]
p형 다결정 실리콘 게이트
NA=5×1018/㎤
tox=2.5nm
채널 길이 L=0.1㎛, 채널 폭 W=0.1㎛
Tsi=50nm
k=(W/L)(εox/tox) μeff=2.0×10-5A/V2
이 때 DRAM 셀의 판독 특성은, 비트선 용량 Cb1=100fF에, 20OmV의 전위차를 부여할 때까지 시간이, Δt=15 nsec로 된다.
도 37은 VFB=-1.1V의 경우(즉, n형 다결정 실리콘 게이트의 경우)에 대하여, 마찬가지로 "1" 데이터 셀의 홀드시의 벌크 전위 VB가 임계치 Vth1와의 관계로 어디까지 내려갈지 조사한 결과이다. 다른 조건은 도 36과 마찬가지이다. 이 경우에도, Vth1<-0.5V로 해야 할 것이 시사된다. 이 때의 동작 포인트 및 디바이스 파라미터는 표 5 및 표 6에 대하여, 하기 표 7 및 표 8로 된다.
[표 7]
Vth0 =0.1V
Vth1 =-0.7V
Vw1(read) =0.3V
Vw1(hold) =-2.7V
Vw1(write) =0.5V
Vb1("0" write) =-1.5V
Vb1("1" write) =0.5V
VB("1" read) =0.6V
VB("0" read) =-1.0V
VB("1" write) =0.6V
VB("0" write) =-0.9V
VB("1" hold) =-1.0V
VB("0" hold) =-2.4V
Vmax =3.2V(비선택 WL과 "1" 기입 BL 사이의 Vds)
[표 8]
n형 다결정 실리콘 게이트
NA=5×1018/㎤
tox=2.5nm
채널 길이 L=0.1㎛, 채널 폭 W=0.1㎛
Tsi=50nm
k=(W/L)(εox/tox) μeff=2.0×10-5A/V2
이 때 DRAM 셀의 판독 특성은, 비트선 용량 Cb1=100fF에, 200mV의 전위차를 부여할 때까지 시간이, Δt=15 nsec가 된다. 단, Vb1("1" write) 가 0.5V에서 충분한 기판 전류 Isub가 흐르는지가 문제이고, 이것을 0.5V이상으로 올리지 않으면 안된다고 하면, 그 만큼 최대 전압 Vmax가 상승한다. 이 점에서, p형 다결정 실리콘을 게이트 전극에 이용하는 것이 유리하다. 즉, 판독 특성 및 "1" 기입 특성으로부터 결정되는 임계치 VthO에 대하여, 기입시의 워드선 레벨 Vw1(write)이 결정되지만, 이것과는 독립적으로 "1" 기입 특성으로부터 결정되는 비트선 전위 Vb1("1" write)이 이 워드선 전위 Vw1보다도 높아지는 경우에는, Vmax는 Vb1("1" write)-Vw1(hold)로 결정된다. 만일 Vw1(Write) ≥Vb1("1" write)이면, Vmax=Vw1(write)-Vw1(ho1d)이고, 동작 전압을 최소화할 수 있다.
이상의 계산은 어디까지나 표준 DRAM 셀에 대해서이다. 실제로는 제조 프로세스에 기인하는 로트간, 웨이퍼간, 웨이퍼 내, 칩 내의 셀 트랜지스터의 임계치의 변동이나 k의 변동이 있고, 또한, 비트선 용량의 변동, 설계적 워드선 레벨의 변동 등이 있다. 또한 비트선 사이의 커플링 노이즈도 고려할 필요가 있다.
이 이외에도 온도에 의한 임계치 Vth의 변동이 있다. 메모리 셀에 근접하는 기준 셀을 이용한 경우, 상기 임계치 변동의 요소가 있는 부분은 보상되어, 영향을 미치지 않도록 하는 것이 가능하다.
다시 말해서, 이와 같은 판독 방식으로 함으로써, 기본적으로는 상기 임계치변동의 요소의 칩 내에서의 편차로만 제한할 수 있다. 온도 변동에 따르는 임계치 변동은 시스템적으로 완전하게 캔슬하는 것이 가능하다.
본 발명의 제 1 실시 형태에 의한 메모리 셀은 상술한 바와 같이, 원리적으로 비 파괴 판독이고 또한, 전류 판독이다. 도 39는 이 메모리 셀의 셀 특성을 이용한 감지 증폭기의 레이아웃 예를 나타낸다. 쌍을 이루는 비트선 BL, bBL은 감지 증폭기 SA의 양측에 배치하고, 오픈 비트선 방식으로 하고 있다. 비트선 쌍 BL, bBL의 한쪽에 워드선 WL이 활성화되었을 때, 다른 쪽에서는 더미 셀 DC를 선택하는 더미 워드선 DWL이 활성화되도록 되어 있다. 더미 셀 DC은, 메모리 셀 MC와 마찬가지의 MOS 트랜지스터에 의해 구성되고, 그 벌크 영역에 데이터 "O", "1"의 중간적인 벌크 전위를 공급하는 것으로 한다.
도면의 예에서는 2개의 비트선 쌍 BL, bBL이 선택 게이트 SG에 의해 선택되어 하나의 감지 증폭기 SA와 접속된다. 임의의 감지 증폭기 SA에 연결되는 비트선과 이웃하는 감지 증폭기 SA에 연결되는 비트선은 교대로 배치된다. 이 경우, 1개의 워드선 WL에 의해 동시에 선택되는 4개의 메모리 셀 MC에 대하여, 감지 증폭기 SA는 2개이다. 즉, 동시에 선택되는 4개의 메모리 셀 MC의 데이터 중, 실제로 감지 증폭기 SA에서 검출되는 것은 2개이고, 남은 메모리 셀 데이터는 판독되지만 감지 증폭기에는 전송되지 않는다. 본 발명의 제 1 실시 형태에서는, 통상의 DRAM에서의 파괴 판독이 아니기 때문에, 이와 같은 감지 증폭기 방식이 가능하게 된다.
그런데, 본 발명의 제 1 실시 형태에 의한 DRAM 셀을 0.1㎛ 룰의 DRAM 세대로서 실현하는 데에는, 다음의 2가지 조건을 양립시키는 것이 중요하게 된다.
·조건1 : 기판 바이어스 효과를 충분히 이용할 것,
·조건2 : pn 접합의 누설 전류를 작게 할 것
이들 조건 1, 2는 벌크 영역의 불순물 농도에 관하여 상반하는 요청이 된다.
조건 1은 큰 기판 바이어스 효과에 의해, "0", "1" 데이터의 임계치 전압 차를 크게 하기 위해서 필요하고, 이를 위해서는 도 1의 p형 실리콘층(12)(벌크 영역)의 불순물 농도(억셉터 농도) NA가 예를 들면, NA=5×1018/㎤ 이상 필요하다. 이 사정을 도 41에 의해 설명한다. 도 41은 벌크 전위 VB와 NMOS 트랜지스터의 임계치 Vth와의 관계가 억셉터 농도 NA에 의해 서로 다른 모습을 나타내고 있다.
억셉터 농도가 NA1일 때, "0", "1" 데이터의 임계치 전압 차를 ΔVth1, 이것보다 낮은 억셉터 농도 NA2일 때의 임계치 전압 차를 ΔVth2로 하면, ΔVth1>ΔAVth2로 된다. 즉, "0", "1" 데이터의 임계치 전압 차를 크게 하기 위해서는, 억셉터 농도가 어느 정도 이상 높을 것을 필요로 한다.
또, NA=5×1018/㎤ 이상의 억셉터 농도는, 채널 길이가 L=0.1㎛ 정도의 미세 MOS 트랜지스터에서의 확실한 동작을 행하게 하기 위해서도 필요하다.
한편, 조건 2는 데이터 보유 특성을 보증하는 데에 필요하게 되고, 이 경우 벌크 영역의 불순물 농도는 당연히 낮은 것이 좋다. 0.1㎛ 룰의 DRAM 세대에서, 벌크 영역에 1O초간 데이터를 보유하기 위해서는, 소스, 드레인의 pn 접합 누설을 3×10-17A/㎠ 이하로 억제하는 것이 필요하게 된다. 또한, 누설 전류의 주성분인 터널 전류를 낮추기 위해서는, pn 접합부에 형성되는 공핍층 내의 전계는,2.5×105V/cm 이하로 억제하지 않으면 안된다. 이것은 벌크 영역의 억셉터 농도가 NA=1.0×1017/㎤ 이하로 실현할 수 있는 값이다. 조건 1로부터 요청되는 상기의 억셉터 농도에서는, 공핍층 내의 전계는 1.7×106V/cm(2V의 역 바이어스시)로 되고, 조건 2의 요청을 만족할 수 없다.
도 40은 이상과 같은 상반하는 조건 1, 2를 만족시킬 가능성을 갖는 제 2 실시 형태의 DRAM 셀 MC의 구조를, 도 1에 대응시켜 나타내고 있다. 도 1의 셀 구조와의 상위점은 p형 실리콘층(12)으로 이루어지는 벌크 영역에 있다. 즉 이 실시 형태의 경우, 벌크 영역을 드레인, 소스 확산층(14, 15)에 접하는 붕소 농도(억셉터 농도)가 비교적 낮은 p형 확산층(12a)과, 드레인, 소스 확산층(14, 15)으로부터는 떨어진 채널 길이 방향의 중앙부에 배치된 붕소 농도(억셉터 농도)가 높은 p+형 확산층(12b)으로 구성하고 있다. P+형 확산층(12b)은 바닥부의 실리콘 산화막(11)에 달하는 깊이로 형성되어 있다.
이 셀 구조는 등가적으로 임계치 전압이 높은 NMOS 트랜지스터를 임계치 전압이 낮은 2개의 NMOS 트랜지스터 사이에 끼운 형태로 되어 있다. 이 때 전체의 임계치 전압은 중앙부의 p+형 확산층(12b)에 의해 지배된다. 한편, 드레인, 소스 확산층(14, 15)은 저 농도의 p형 확산층(12a)과의 사이에서 pn 접합을 구성하고 있기 때문에, 벌크 영역 전체를 고 농도의 p+형 확산층으로 형성하는 경우에 비하여,누설 전류가 작아진다. 이상의 결과, 상술한 상반하는 2개의 조건 1, 2를 만족하는 것이 가능하게 된다.
구체적으로, 도 40의 셀 구조에 의해 효과가 얻어지는지, 또한 어떠한 농도 설정이나 위치 설정이 필요한지 등에 대하여, 이하에 검토 결과를 설명한다. 우선, 예비적인 검토로서, 도 42a, 도 42b에 도시한 바와 같이, n형 확산층(도너 농도 ND) 와 p형 확산층(억셉터 농도 NA)의 pn 접합에, 전압 V의 역 바이어스를 공급하였을 때의 공핍층의 확산, 및 내부 전계 E의 강도 분포를 구한다. pn 접합은 급경사의 접합(abrupt junction)이라고 가정한다. 도 42a 및 도 42b에 도시한 바와 같이, pn 접합을 가로지르는 방향에 X 축을 정의한다.
이 때, n형 확산층 및 p형 확산층 내의 전위를 φD, φA로 하고, 공핍층의 n형 확산층 내의 선단 위치를 -xn, p형 확산층 내에서의 선단 위치를 xp로 하여, 포아슨 방정식 및, n형 확산층과 p형 확산층 내의 전계 ED, EA는 수학식 24로 표현된다. ε는 실리콘의 유전율이다.
경계 조건은 빌트 인 포텐셜을 φbi로 하여, 다음의 수학식 25로 표현된다.
이들 경계 조건을 넣어, 수학식 24를 풀면, 다음의 수학식 26이 얻어진다.
수학식 26에 있어서, A∼D는 수학식 25의 경계 조건으로 결정되는 상수이다. 수학식 26의 해를 수학식 25의 경계 조건의 식에 대입하면, 다음의 수학식 27이 얻어진다.
수학식 27은 6개의 미지수인, xn, xp, A, B, C 및 D를 결정하는 방정식이다. 이것을 푸는 것에 의해, 하기 수학식 28을 얻는다.
또한, 최대 전계 강도 Emax는, x=0의 점에서의 전계이고, 하기 수학식 29로 표현된다.
공핍층 전체의 폭 W=xn+xp은, 다음의 수학식 30으로 된다.
전계 강도 분포는 도 42b에 도시한 바와 같이 된다.
이상의 예비 검토 결과에 기초하여, 다음에 도 43a, 43b에 도시한 바와 같이, p형 확산층이 고 억셉터 농도 NA와 저 억셉터 농도 na의 부분으로 나뉘어져 있는 경우를 검토한다. 이것은 도 40의 실시 형태의 셀 구조에 있어서의 드레인 접합측의 구조에 상당한다. 이 경우에도 접합은 급경사 접합인 것으로 한다. 거리축은 앞의 예비 검토의 결과와의 비교를 위해, 소문자 x에 대신하여, 대문자 X를 이용한다. p형 확산층에 확산되는 공핍층의 선단 위치 Xp는, 저 억셉터 농도 na의 영역을 넘어서, Xp>L인 것으로 한다.
이 때, 포아슨의 식 및 전계의 식은, 수학식 24에 대하여, p형 확산층을 고 억셉터 농도 NA의 영역과 저 억셉터 농도 na의 영역으로 나누어 생각함으로써, 다음의 수학식 31로 된다. 고 억셉터 농도 NA의 영역의 전위 φA, 전계 EA에 대하여, 저 억셉터 농도 na의 영역의 전위, 전계를 각각 φa, Ea로서 나타낸다.
경계 조건은 다음의 수학식 32에 의해 표현된다.
수학식 31을 풀면, 하기 수학식 33이 얻어진다.
수학식 33에 있어서, A∼F는 수학식 32의 경계 조건에 의해 결정되는 상수이다. 수학식 33의 해를 수학식 32의 경계 조건의 식에 대입하면, 다음의 수학식 34가 얻어진다.
수학식 34는 8개의 미지수인, Xn, Xp, A, B, C, D, E 및 F를 결정하는 방정식이다. 이것을 푸는 것에 의해, 하기 수학식 35를 얻는다.
여기서, 수학식 35에 있어서의 xn은 앞서 도 42의 pn 접합에 대하여 푼 n형 확산층에의 공핍층의 신장을 나타내고, 수학식 28로 나타나는 것이다. 또한, 최대 전계 Emax는 X=0에서의 전계이고, 하기 수학식 36으로 표현된다.
이 때의 전계 강도 분포는, 도 43b에 도시한 바와 같다. 수학식 35에 있어서, L을 0에 끝없이 가까이 하거나 혹은 억셉터 농도 na를 끝없이 NA에 가까이 하면, Xn=xn으로 되는 것이 확인된다.
이상의 검토 결과에 기초하여, 다음에 도 40의 셀 구조의 최적화 조건을 구체적으로 검토한다. 우선, 도 44는 p형 확산층의 고 억셉터 농도를 NA=5×1018/㎤, 저 억셉터 농도를 na=1×1O17/㎤, n형 확산층의 도너 농도를 ND=1×1020/㎤, 인가 전압을 V=2.0V, 주위 온도를 85℃로 하여, 저 억셉터 농도 영역의 폭 L과, 공핍층의 신장 Xn, Xp의 관계를 구한 결과이다.
도 40의 셀에 있어서, 채널 길이가 0.1㎛이라고 하고, 소스, 드레인으로부터의 공핍층의 신장이 대칭이라고 하면, 펀치 스루를 발생하지 않기 위해서는, Xp<5×1O-6cm일 것이 필요하다. 이 조건을 충족시키기 위해서는, 도 44로부터, L<4.0×10-6cm=0.04㎛가 아니면 안된다. 어느 정도의 여유를 보면, L=0.02㎛가 타당한 곳이다. 이 때, p형 확산층에의 공핍층의 신장 Xp는 고 억셉터 농도 NA의 영역에 0.01㎛ 침식되어 있음을 알 수 있다.
도 44와 마찬가지 조건으로, 최대 전계 강도 Emax의 거리 L 의존성을 나타내면, 도 45와 같이 된다. 위에 구한 타당한 거리 L=O.02㎛일 때, 최대 전계 강도는 Emax=9.0×105V/cm이다. 이것은 벌크 영역 전체를 고 억셉터 농도 NA=5×1018/㎤의 영역만으로 구성한 경우에 비하여 작아져 있지만, 아직 1/2 정도까지밖에 최대 전계가 약하게 되어 있지 않다. 이 전계의 1/3 정도까지 더욱 작게 하는 것이 요망된다.
그러므로 다음에, 도 43에 있어서, n형 확산층의 도너 농도 ND를 낮게 하는 효과를 검토한다. 이것은 공핍층이 n형 확산층측으로도 보다 연장되게 되어, 최대전계 강도를 약하게 하는 것이 기대되기 때문이다.
도 46은 도 44에 대하여 n형 확산층의 도너 농도 ND를, ND=1×1017/㎤로 낮게 한 경우에 대해, 저 억셉터 농도 영역의 폭 L과, 공핍층의 신장 Xn, Xp의 관계를 구한 결과이다. 또한, 도 47은 이 때의 최대 전계 강도 Emax의 거리 L 에 대한 의존성을, 도 45에 대응시켜 나타내고 있다.
이 결과로부터, 소스, 드레인 확산층의 농도를 낮추면, 예를 들면, L=0.025㎛, Xp=0.03㎛이고, 최대 전계 강도 Emax=3.0×105V/cm이라는 값이 얻어진다. 이 최적화 조건에서의, 도 40의 셀 구조에 있어서의 치수와 공핍층의 신장의 모습을 도 48에 나타낸다.
소스, 드레인의 n형 확산층 농도를 낮게 하면, 이들에 대한 컨택트 저항이 문제가 된다. 이것에 대해서는, 통상의 DRAM의 비트선 컨택트에 대하여 행해지고 있는 바와 같이, 컨택트 홀에 재확산을 행하는 것이 바람직하다. 혹은, 소스, 드레인 확산층의 표면에 금속 실리사이드막을 형성하는 살리사이드 구조를 채용하는 것도 유효하다.
그러나, 소스, 드레인의 n형 확산층 농도가 ND=1×1017/㎤로 낮은 경우, 도 48에 도시한 바와 같이, Xn=0.1㎛이라는 큰 폭의 공핍층이 소스, 드레인 확산층 내에도 연장된다. 이와 같은 소스, 드레인의 큰 공핍화를 억제하기 위해서는, 소위 LDD 구조를 채용하는 것이 바람직하다.
도 40의 셀 구조에 대하여, LDD 구조를 채용한 셀 구조의 실시 형태를 도 49에 나타낸다. 드레인 확산층(14)이, 채널 영역에 접하는 저 도너 농도의 n형 확산층(14a)과, 고 도너 농도의 n+형 확산층(14b)으로 구성된다. 소스 확산층(15)에 대해서도 마찬가지로, 채널 영역에 접하는 저 도너 농도의 n형 확산층(15a)과, 고 도너 농도의 n+형 확산층(15b)으로 구성된다. 소스, 드레인 확산층 및 게이트 전극에는 살리사이드 공정에 의해 금속 실리사이드막(18)이 형성되어 있다.
단, 이 LDD 구조는 드레인, 소스중 예를 들면, 비트선과 접속되는 드레인측만으로 할 수도 있다.
다음에, 이와 같은 LDD 구조를 채용한 셀 구조의 경우의 공핍층의 신장 및 전계 강도 분포에 대하여 구체적으로 검토한다. 도 50a, 50b는 이 셀 구조의 예를 들면 드레인측 접합에 주목한 모식적 pn 접합 구조와 전계 분포를, 도 43a, 43b와 대응시켜 나타내고 있다. n형 확산층은 저 도너 농도 nd의 영역과 고 도너 농도 ND의 영역으로 이루어지고, p형 확산층은 저 억셉터 농도 na의 영역과 고 억셉터 농도 NA의 영역으로 이루어진다. 저 도너 농도 nd의 영역의 폭은 Ln으로 하고, 저 억셉터 농도 na의 영역의 폭은 Lp로 하고 있다. 고 도너 농도 ND의 영역과 고 억셉터 농도 NA의 영역은, 비트선 컨택트 및 소스선 컨택트의 저항이나 트랜지스터 특성상 필요하게 되는 제약에 의해 결정되는 농도를 갖는 것으로 한다.
공핍층의 신장이, Xp>Lp, Xn>Ln이 되는 역 바이어스 조건을 가정한다. 이 때, 포아슨 방정식은 수학식 32에 대하여, 다음의 수학식 37와 같이 표시된다. 고 억셉터 농도 NA의 영역의 전위 φA, 전계 EA에 대하여 저 억셉터 농도 na의 영역의전위, 전계를 φa, Ea로 하고, 고 도너 농도 ND의 영역의 전위 φD, 전계 ED에 대하여, 저 도너 농도 nd의 영역의 전위, 전계를 각각 φd, Ed로서 나타낸다.
경계 조건은 다음의 수학식 38로 표현된다.
수학식 37를 풀면, 하기 수학식 39가 얻어진다.
수학식 39에 있어서, A∼H는 수학식 38의 경계 조건으로 결정되는 상수이다. 수학식 39의 해를 수학식 38의 경계 조건의 식에 대입하면, 다음의 수학식 40이 얻어진다.
수학식 40의 10개의 방정식을 풀면, 10개의 변수 Xn, Xp, A∼H가 구해진다. 공핍층의 폭 Ln, Lp는 다음의 수학식 41로 표현된다.
전계 강도 분포는 도 50(b)와 같이 되고, 최대 전계 Emax는 X=0의 점에서의 그것이며, 수학식 39의 제 3식으로부터 하기 수학식 42로 주어진다.
이상에 있어서 계산한 Xp, Xn 및 Emax를 구체적인 수치를 넣어 구한 결과를 다음에 설명한다.
도 51은 p형 확산층의 고 억셉터 농도를 NA=5×1018/㎤, 저 억셉터 농도를 na=1×1017/㎤, n형 확산층의 고 도너 농도를 ND=1×1O19/㎤, 저 도너 농도를 nd=2×1O17/㎤로 하고, 인가 전압을 V=2.0V, 주위 온도를 85℃로 하여, 저 도너 농도 영역의 폭을 Ln=0.03㎛로 고정한 경우의, 저 억셉터 농도 영역의 폭 Lp과, 공핍층의 신장 Xn, Xp의 관계를 구한 결과이다.
도 52는 마찬가지 조건으로 최대 전계 강도 Emax를 구한 결과이다.
이들 결과로부터, Lp=O.025㎛로 설정하면, Xp=0.03㎛로 되어, 최대 전계 강도는 Emax=5.0×105V/cm로 된다.
도 53은 상술의 최대 전계 강도일 때의 도 49의 셀 구조에 있어서의 공핍층의 확산 방법과 각부의 치수를 드레인 영역측에 대하여 나타내고 있다.
상술한 최대 전계 강도는, 도 43에서 해석한 바와 같이, 소스, 드레인 확산층에 저 농도층이 없는 경우의 그것에 비하여, 1/3 이하로 되어 있다. 따라서, 도 49에 도시한 바와 같이, 벌크 영역을 고 농도층과 저 농도층에 의해 형성함과 동시에, 드레인 및 소스를 LDD 구조로 하는 것에 의해서, 최대 전계 강도를 억제하여 누설 전류를 작게 하는 것, 또한 기판 바이어스 효과를 충분히 발휘시키는 것이 가능하게 된다. 즉, 앞의 상반하는 조건 1, 2을 만족하여, 우수한 DRAM 특성을 얻을수 있다.
다음에, 도 49에 나타낸 메모리 셀 MC의 구조를 실현하기 위한 구체적인 제조 방법을 도 54 내지 도 57를 참조하여 설명한다. 도 49의 메모리 셀 MC는 실제로는 도 3 및 도 4에서 설명한 것과 마찬가지의 셀 어레이로서 배치된다. 즉, p형 실리콘층(12)은 지면과 직교하는 방향의 측면이 소자분리 절연막에 접하는 상태에서 스트라이프 형상의 소자 영역으로서 패턴 형성되지만, 그 소자 분리 공정의 설명은 생략한다.
도 54에 도시한 바와 같이, p형 실리콘층(12)(저 농도 p형 층(12a)이 됨)의 표면에 우선, 소자 영역에 개구를 갖는 마스크(31)를 형성하고, 또한 이 마스크(31)의 개구 측벽에 측벽 절연막(32)을 형성한다. 구체적으로, 마스크(31)는 예를 들면 실리콘 산화막을 피착하여 RIE에 의해 패터닝한다. 그리고, 실리콘 질화막을 피착하고, 에치백을 행하여 측벽 절연막(32)으로서 남긴다. 이 상태에서, 붕소 이온 주입을 행하여, p형 실리콘층(12)에 고 농도의 p+형 층(12b)을 형성한다.
다음에, 도 55에 도시한 바와 같이, 측벽 절연막(32)을 선택적으로 에칭 제거한 후, 노출한 p형 실리콘층(12)의 표면에 게이트 절연막(16)을 형성한다. 계속해서, 다결정 실리콘막을 피착하여 평탄화 처리를 행하고, 게이트 전극(13)을 매립한다.
계속해서, 도 56에 도시한 바와 같이 마스크(31)를 에칭하여 제거한다. 그리고, 게이트 전극(13)을 마스크로 하여 비소 이온 주입을 행하여, 저 농도의 드레인, 소스 확산층(14a, 15a)을 형성한다. 그리고, 도 57에 도시한 바와 같이, 게이트 전극(13)의 측벽에 측벽 절연막(33)을 형성한다. 계속해서, 재차, 비소 이온 주입을 행하여, 고 농도의 드레인, 소스 확산층(14b, 15b)을 형성한다. 이 후, 살리사이드 공정에 의해서, 도 49에 도시한 바와 같이, 드레인, 소스 확산층(14b, 15b) 및 게이트 전극(13) 상에 금속 실리사이드막(18)을 형성한다. 또, 드레인 확산층(14)과 소스 확산층(15)을 LDD 구조로 하지 않은 경우에는, 도 57에 나타낸 공정은 불필요하다. 즉, 도 56의 상태에서, 도 40에 나타낸 메모리 셀 MC가 얻어지게 된다.
이상과 같이, 게이트 전극의 형성에 다마신(damascene)법을 적용함으로써, 트랜지스터의 벌크 영역 중, 채널 길이 방향의 중앙부와 자기 정합된 상태에서 p+형 층(12b)을 형성할 수 있다.
셀 트랜지스터의 벌크 영역 중앙부를 고 농도층으로 하는 구조는, 셀 트랜지스터를 플래너 구조로 하는 경우에 한정되지 않는다. 도 58a 및 도 58b는 기둥 형상의 반도체층을 이용하여, 1 트랜지스터/1 셀 구조를 실현한 제 3 실시 형태에 대하여, 1개의 메모리 셀 MC부의 평면도와 그 A-A' 단면도를 나타내고 있다.
실리콘 기판(40)에 기둥형 실리콘층(49)이 형성되고, 이 기둥형 실리콘층(49)의 측주위면을 이용하여, 소위 SGT(Surrounding Gate Transistor)가 만들어진다. 기둥형 실리콘층(49)은 바닥부에 n+형 소스 확산층(43)이 형성되고,높이 방향에, p형 층(45)에 의해 끼워진 상태로 p+형 층(46)을 갖는다. 기둥형 실리콘층(49)의 표면에는 n+형 드레인 확산층(44)이 형성된다.
기둥형 실리콘층(49)의 측주위면에 게이트 절연막(41)이 형성되고, 이것을 둘러싸고 게이트 전극(42)이 형성된다. 게이트 전극(42)은 한 방향으로 연속적으로 형성되어 워드선 WL이 된다. 이와 같이 형성된 SGT은 층간 절연막(47)에 의해 덮여지고, 그 위에 비트선(BL)(48)이 형성된다. 비트선(48)은 n+형 확산층(44)에 접속된다.
이 SGT 구조의 메모리 셀도, 벌크 영역이 부유이며, 앞의 실시 형태에서 설명한 것과 마찬가지의 기입 방식에 의해, 벌크 영역에 과잉의 다수 캐리어를 유지하고, 혹은 이것을 방출한다고 하는 동작에 의해, 다이나믹한 데이터 기억을 할 수 있다. 그리고, 벌크 영역의 중앙부에 배치한 고 농도 p+형 층(46)과 저 농도 p형 층(45)의 불순물 농도나 치수의 최적화를 행함으로써, 2값 데이터의 임계치 전압차를 크게 하는 충분한 기판 바이어스 효과가 얻어지고, 또한 누설 전류를 저감하여 우수한 데이터 보유 특성을 얻는 것이 가능하게 된다.
도 59a 및 도 59b는 또한 제 4 실시 형태에 의한 1 트랜지스터/1 셀의 DRAM 셀 구조를 나타내고 있다. 도 59a는 비트선(BL)(58)을 가상선으로 나타내어, 그 아래의 구조를 알기 쉽게 한 사시도이고, 도 59b는 비트 선 방향을 따라 자른 단면도를 나타내고 있다.
이 실시 형태의 경우, 실리콘 기판(50) 상에 실리콘 산화막(51)으로 분리된 p형 실리콘층(52)(이것이 저 농도층(52a)이 됨)이, 상면 및 양측면을 노출한 상태에서 섬 형상으로 형성된다. 그리고 이 실리콘층(52)의 상면 및 양측면에, 게이트 절연막(53)을 통해 게이트 전극(54)을 형성하고, 셀 트랜지스터가 구성된다. 게이트 전극(54)은 한 방향으로 연속적으로 패터닝되어 워드선 WL으로 된다.
실리콘층(52)의 트랜지스터 영역에는 채널 길이 방향 중앙부에 고 농도의 p+형 층(52b)이 형성된다. 드레인, 소스 확산층(55, 56)은 저 농도 n형 확산층(55a, 56a)과 고 농도 n+형 확산층(55b, 56b)으로 구성된 LDD 구조이다. 트랜지스터 영역은 층간 절연막(57)으로 덮어지고, 이 위에 드레인 확산층과 컨택트하는 비트선(58)이 형성된다.
이 실시 형태의 메모리 셀도 벌크 영역이 부유이며, 앞의 실시 형태에서 설명한 것과 마찬가지의 기입 방식에 의해, 벌크 영역에 과잉의 다수 캐리어를 유지하거나, 혹은 이것을 방출한다고 하는 동작에 의해, 다이나믹한 데이터 기억을 할수 있다. 그리고, 벌크 영역의 중앙부에 배치한 고 농도 p+형 층(52b)과 저 농도 p형 층(52a)의 불순물 농도나 치수의 최적화를 행함으로써, 2값 데이터의 임계치 전압 차를 크게 하는 충분한 기판 바이어스 효과가 얻어지고, 또한 누설 전류를 저감하여 우수한 데이터 보유 특성을 얻는 것이 가능하게 된다.
먼저 도 3 및 도 4를 이용하여, 4F2의 단위 셀 면적을 갖는 셀 어레이 구성을 간단히 설명하였지만, 보다 구체적인 셀 어레이 구조와 제조 방법의 실시 형태를 다음에 설명한다. 도 60a는 셀 어레이의 레이아웃이고, 도 60b는 그 I-I' 단면도, 도 60c는 동일하게 II-II' 단면도이다. 실리콘 기판(101)에 실리콘 산화막 등의 절연막(102)이 형성되고, 이 위에 p형 실리콘층(103)이 형성된 SOI 기판을 이용하고 있다. 실리콘층(103)은 STI법에 의한 소자 분리 절연막(109)이 매립되고, 비트선 BL의 방향에 가늘고 긴 스트라이프 형상의 소자 형성 영역이, 워드선 WL의 방향으로 소정 피치로 구획되어 있다.
이와 같이 소자 분리된 실리콘층(103)에 트랜지스터가 매트릭스 배열되어 있다. 즉 실리콘층(103)에 게이트 절연막(104)을 통해 게이트 전극(105)이 워드선 WL로서 연속하도록 패턴 형성되어 있다. 게이트 전극(105)의 상면 및 측면은, 후에 형성되는 층간 절연막(110, 115)과의 에칭 선택비를 크게 취할 수 있는 보호막으로서 실리콘 질화막(106)에 의해 피복되어 있다. 게이트 전극(105)과 자기 정합적으로 소스 및 드레인 확산층(107, 108)이 형성되어 있다. 소스, 드레인 확산층(107, 108)은 실리콘층(103)의 바닥부의 절연막(102)에 달하는 깊이로 형성되어 있다.
트랜지스터가 형성된 면은 실리콘 산화막 등의 층간 절연막(110)에 의해 덮어져 평탄화되어 있다. 이 층간 절연막(110)에, 소스 확산층(107)에 대한 컨택트 홀(111)이, 워드선 WL의 방향으로 연속하는 스트라이프 형상으로 개방되고, 여기에 다결정 실리콘막 혹은 WSi 등에 의한 소스 배선층(112)이 매립되어 있다.
소스 배선층(112)이 매립된 층간 절연막(110) 상에는 또한 실리콘 산화막 등의 층간 절연막(115)이 형성되어, 평탄화되어 있다. 이 층간 절연막(115)에, 드레인 확산층(108)에 대한 컨택트 홀(116)이 개방되어 여기에 다결정 실리콘막 등의 컨택트 플러그(117)가 매립된다. 그리고 층간 절연막(115) 상에는 컨택트 플러그(117)를 공통 접속되도록, 워드선 WL과 교차하는 비트선(BL)(118)이 형성되어 있다.
다음에 구체적인 제조 공정을 설명한다. 도 61a, 도 61b 및 도 61c는 SOI 기판의 p형 실리콘층(103)에 소자 분리 절연막(109)을 형성한 단계의 평면도와 그 I-I' 및 II-II' 단면도를 나타내고 있다. 이것은 예를 들면, 실리콘층(103)을 RIE에 의해 에칭하여 소자 분리 홈을 형성하고, 이 소자 분리 홈에 소자 분리 절연막(109)을 매립하는 것에 의해 얻어진다. 이에 따라, 실리콘층(103)에는 비트선의 방향으로 연속하는 복수 라인의 스트라이프 형상의 소자 형성 영역이 구획되게 된다.
도 62a, 도 62b 및 도 62c는 실리콘층(103)에 트랜지스터를 배열 형성한 단계의 평면도와 그 I-I' 및 II-II' 단면도이다. 즉 게이트 절연막(104)을 통해 게이트 전극(105)을 워드선 WL로서 연속하도록 패턴 형성한다. 게이트 전극(105)의 상면 및 측면은 실리콘 질화막(106)으로 덮인 상태로 한다. 이 게이트 전극 보호 구조는, 구체적으로는 다결정 실리콘막과 실리콘 질화막의 적층막을 패터닝하고, 또한 그 측벽에 실리콘 질화막을 형성함으로써 얻어진다. 그리고 게이트 전극(105)을 마스크로 하여 이온 주입을 행하고, 소스, 드레인 확산층(107, 108)을 형성한다.
도 63a 및 도 63b는 소자 형성된 기판을 층간 절연막(110)으로 덮고, 이 층간 절연막(110)에 소스 배선층(112)을 매립 형성한 단계의 평면도와 그 I-I' 단면도이다. 즉 실리콘 산화막 등의 층간 절연막(110)을 평탄하게 형성한 후, RIE에 의해 소스 확산층(107) 상에 워드선 WL과 평행하게 스트라이프 형상으로 연속하는 컨택트 홀(111)을 개구한다. 그리고, 다결정 실리콘막을 피착하고, 에치백하여, 컨택트 홀(111)에 소스 배선층(112)을 매립 형성한다.
도 64a 및 도 64b는 소스 배선층(112)이 형성된 층간 절연막(110) 상에 층간 절연막(115)을 더 형성하고, 이 층간 절연막(115)에 드레인 확산층(108)에 대한 컨택트 플러그(117)를 매립한 단계의 평면도와 그 I-I' 단면도이다. 즉 실리콘 산화막 등의 층간 절연막(115)을 평탄하게 형성한 후, RIE에 의해 드레인 확산층(108) 상에 컨택트 홀(116)을 개구한다. 그리고, 다결정 실리콘막을 피착하고, 에치백하여, 컨택트 홀(116)에 컨택트 플러그(117)를 매립 형성한다. 이 후, 도 60b에 도시한 바와 같이, 층간 절연막(115) 상에 컨택트 플러그(117)를 공통 접속되도록 비트선(118)을 형성한다.
이상과 같이 하여, 워드선 WL 및 비트선 BL을 최소 가공 치수 F의 피치로 형성하고, 도 60a에 일점쇄선으로 도시한 바와 같이, 4F2의 셀 면적을 갖는 DRAM 셀 어레이가 얻어진다. 도 61a에 나타낸 바와 같은 소자 분리 구조로 한 경우, 소스 확산층(107)은 워드선 WL의 방향으로 띄엄띄엄 형성되지만, 이 실시 형태의 경우, 이 소스 확산층(107)을 공통 접속되도록 소스 배선층(112)을 형성함으로써, 저 저항의 공통 소스선이 얻어진다.
소스 배선층(112)의 컨택트 홀(111) 및 비트선 컨택트 플러그(117)를 위한 컨택트 홀(116)은, 어느 것이나 실리콘 질화막(106)으로 보호된 게이트 전극(105)과 자기 정합되어 형성된다. 따라서, 컨택트 홀 가공의 RIE의 공정에서 마스크 개구를 F보다 큰 상태로 함으로써, 마스크의 오정렬의 영향을 받지 않고, 컨택트 홀을 형성하는 것이 가능하다.
상기 실시 형태의 경우, 도 64a에 도시한 바와 같이, 비트선의 컨택트 홀(116)은 드레인 확산층(108) 상에만 형성하고 있다. 이에 대하여, 도 65에 도시한 바와 같이, 비트선의 컨택트 홀(116b)을, 소스의 컨택트 홀(111)과 마찬가지로, 워드선 WL 방향으로 연속하는 스트라이프 형상으로 형성할 수도 있다. 이 경우, 비트선의 컨택트 플러그(117)도 스트라이프 형상으로 매립되지만, 이것은 최종적으로 비트선 BL의 아래에만 남도록 할 필요가 있다. 이것은 예를 들면, 비트선 BL을 패턴 형성한 후, 비트선 BL을 마스크로 하여 컨택트 플러그(117)를 에칭하면 된다.
상기 실시 형태에 있어서, 소스 배선층(112)의 상면 및 측면을 게이트 전극(105)과 마찬가지로 보호막으로 덮도록 하면, 비트선 컨택트의 정합 여유는 더 큰 것으로 된다. 그와 같은 실시 형태를 다음에 설명한다.
도 62b의 소자 형성 공정까지는 앞의 실시 형태와 마찬가지이고, 그 이후의 공정을 도 62b의 단면 대응의 단면만을 이용하여 설명한다. 우선 도 66에 도시한 바와 같이 소자 형성된 기판에 실리콘 산화막 등의 층간 절연막(201)을 피착하고, 에치백하여 평탄화한다. 여기서는, 게이트 전극(105)을 덮는 실리콘 질화막(106)을 스토퍼로서 에칭하여, 층간 절연막(201)을 게이트 간극에 매립하고 있다.
이 후, 도 67에 도시한 바와 같이, 층간 절연막(201)에, 소스 및 드레인 확산층(107, 108)에 대한 컨택트 홀을 개구하고, 다결정 실리콘의 피착과 에치백에 의해 각각에 컨택트 플러그(202, 203)를 매립한다. 컨택트 홀 개구의 RIE에 있어서는, 비트선 BL의 방향으로 연속하는 스트라이프 형상의 개구를 갖는 마스크를 이용하면, 게이트 전극(105)의 간극과 자기 정합된 컨택트 홀이 형성된다. 단, 소스 확산층(107) 상의 컨택트 플러그(202)는 앞의 실시 형태와 마찬가지로, 워드선 WL과 평행하게 연속하는 것이어도 좋다.
이 후, 도 68에 도시한 바와 같이, 소스 확산층(107) 상의 컨택트 플러그(202)를 워드선 WL 방향으로 공통 접속되는 소스 배선층(204)을 패턴 형성한다. 소스 배선층(204)의 상면 및 측면은 보호막인 실리콘 질화막(205)으로 덮어지 도록 한다. 이 보호 구조는 구체적으로는, 다결정 실리콘막과 질화 실리콘막의 적층막을 패턴 형성하여 소스 배선층(204)을 형성하고, 또한 그 측면에 실리콘 질화막을 형성하면 얻어진다.
다음에, 도 69에 도시한 바와 같이 재차 실리콘 산화막 등의 층간 절연막(206)을 피착하여 평탄화한다. 그리고, 이중 다마신(Dual Damascene)법에 의해 층간 절연막(206)에 비트선의 배선 매립 홈과 컨택트 홀을 형성하고, 도 70에 도시한 바와 같이 비트선(207)을 매립한다.
이 실시 형태에 따르면, 소스 배선층(204)의 주위를 실리콘 질화막(205)에 의해 보호하고 있기 때문에, 비트선 컨택트의 비트선 방향의 폭을 충분히 크게 할수 있다. 이에 따라, 위치 정렬어긋남의 영향을 받지 않고, 저 저항의 비트선 컨택트를 취할 수 있다.
상기 2개의 실시 형태에서는, 도 61a에 도시한 바와 같이, 스트라이프 형상으로 연속하는 소자 형성 영역을 구획하였다. 따라서, 각 소자 형성 영역은 워드선 방향으로는 연속하지 않는다. 이에 대하여 도 71에 도시한 바와 같이, 스트라이프 형상의 소자 형성 영역이, 소스 확산층이 형성되는 위치로부터 워드선 방향으로 연속하도록 소자 형성 영역을 구획할 수도 있다. 이 경우에는 소스 확산층 자체가 워드선 방향으로 연속하여 형성되고, 그 자신이 공통 소스선이 되지만, 이 경우에도 상기 실시 형태와 같이 소스 배선층(112)을 형성하는 것은, 공통 소스선의 저 저항화에 있어서 유효하다.
본 발명은 상기 실시 형태에 한정되지 않는다. 실시 형태에서는 p형 실리콘층에 형성한 N 채널 MOS 트랜지스터를 이용하였지만, n형 실리콘층에 형성한 P 채널 MOS 트랜지스터를 메모리 셀로 하여도 마찬가지 원리로 다이나믹 기억이 가능하다. 이 경우, 다수 캐리어는 전자가 되어, 전자의 벌크 영역에서의 축적과 방출을 이용하게 된다.
또한, 실시 형태에서는 SOI 기판을 이용하였지만, pn 접합 분리에 의해 부유로 한 반도체층을 이용한 MOS 트랜지스터에 의해, 마찬가지 원리의 메모리 셀을 구성하는 것도 가능하다.
이상 서술한 바와 같이 본 발명의 각종의 실시 형태에 따르면, 단순한 트랜지스터 구조를 메모리 셀로 하여, 적은 신호선으로 2값 데이터의 다이나믹 기억을 가능하게 한 반도체 메모리 장치를 제공할 수 있다.

Claims (59)

  1. 반도체 메모리 장치에 있어서,
    메모리 셀을 구성하는 트랜지스터를 포함하고, 그 트랜지스터는,
    제1 도전형이고, 다른 메모리 셀과는 전기적으로 분리되어, 부유 상태가 되는 반도체층,
    제2 도전형이고, 상기 제1 도전형의 반도체층에 형성되고, 비트선에 접속되는 드레인 확산층,
    제2 도전형이고, 상기 제1 도전형의 반도체층에 상기 드레인 확산층으로부터 격리되어 형성되고, 소스선에 접속되는 소스 확산층, 및
    상기 드레인 확산층과 상기 소스 확산층 사이에서의 상기 반도체층 상에 게이트 절연막을 통해 형성되고, 워드선에 접속되는 게이트 전극을 포함하며,
    상기 트랜지스터는, 상기 반도체층에 과잉의 다수 캐리어가 유지된 제1 임계치 전압을 갖는 제1 데이터 상태와, 상기 반도체층의 과잉의 다수 캐리어가 방출된 제2 임계치 전압을 갖는 제2 데이터 상태를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 데이터 상태는, 상기 트랜지스터를 동작시킴에 따라 드레인 접합 부근에서 임팩트 이온화를 일으켜, 이 임팩트 이온화에 의해 생성된 과잉의 다수캐리어를 상기 반도체층에 유지한 상태이고,
    상기 제2 데이터 상태는, 상기 반도체층과 상기 드레인 확산층 사이에 순방향 바이어스를 제공하여, 상기 반도체층 내의 과잉의 다수 캐리어를 드레인 확산층으로 방출한 상태인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 반도체층은, 실리콘 기판에 절연막을 통해 형성된 실리콘층인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 실리콘층은 p형이고, 상기 트랜지스터는 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 소스선의 전위는 고정인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    데이터 기입 시에는,
    상기 소스선을 기준 전위로 하여,
    선택된 트랜지스터의 워드선에 상기 기준 전위보다 높은 제1 전위를 제공하고,
    선택되지 않은 트랜지스터의 워드선에 상기 기준 전위보다 낮은 제2 전위를 제공하며,
    비트선에는, 상기 제1 데이터 상태를 기입하는 경우에는 상기 기준 전위보다 높은 제3 전위를 제공하고, 상기 제2 데이터 상태를 기입하는 경우에는 상기 기준 전위보다 낮은 제4 전위를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    데이터 판독 시에는,
    상기 소스선을 기준 전위로 하여,
    선택된 트랜지스터의 워드선에 상기 제1 임계치 전압과 상기 제2 임계치 전압의 사이이며 상기 기준 전위보다 높은 제5 전위를 제공하여, 선택된 트랜지스터의 도통/비도통을 검출하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 반도체층은,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제1 불순물첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제1 불순물첨가 영역에 접하여 배치되며, 또한 상기 제1 불순물첨가 영역보다 높은 불순물 농도를 갖는 제2 불순물첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    데이터 판독 시에는,
    상기 소스선을 기준 전위로 하여,
    선택된 트랜지스터의 워드선에, 상기 제1 및 제2 임계치 전압보다 높고 상기 기준 전위보다 높은 제5 전위를 제공하여, 선택된 트랜지스터의 도통도를 검출하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 반도체층은,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제1 불순물첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제1 불순물첨가 영역에 접하여 배치되며, 또한 상기 제1 불순물첨가 영역보다 높은 불순물 농도를 갖는 제2 불순물첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 반도체층은,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제1 불순물첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제1 불순물첨가 영역에 접하여 배치되며, 또한 상기 제1 불순물첨가 영역보다 높은 불순물 농도를 갖는 제2 불순물첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 드레인 확산층과 상기 소스 확산층 중 적어도 드레인 확산층은,
    상기 제1 불순물첨가 영역에 접하고 pn 접합을 이루는 제3 불순물첨가 영역과,
    상기 제1 불순물첨가 영역으로부터 떨어져 형성되며, 또한 상기 제3 불순물첨가 영역보다 높은 불순물 농도를 갖는 제4 불순물첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제1항에 있어서,
    데이터 판독 시에는, 워드선을 상기 제2 임계치 전압보다도 높게 상승시킨 후에, 비트선에 일정전류를 흘려, 비트선에 나타나는 전위차를 검지하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1항에 있어서,
    데이터 판독 시에는, 워드선을 상기 제2 임계치 전압보다도 높게 상승시킨후에, 비트선을 일정전압으로 클램프하는 데 필요한 전류를 흘려, 이들의 전류차를 검지하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제1 불순물첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제1 불순물첨가 영역에 접하여 배치되며, 또한 상기 제1 불순물첨가 영역보다 높은 불순물 농도를 갖는 제2 불순물첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제1 불순물첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제1 불순물첨가 영역에 접하여 배치되며, 또한 상기 제1 불순물첨가 영역보다 높은 불순물 농도를 갖는 제2 불순물첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제1항에 있어서,
    복수의 비트선마다 하나의 감지 증폭기가 설치되고, 그 복수의 비트선 중 선택된 하나의 비트선이 상기 감지 증폭기에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 반도체 메모리 장치에 있어서,
    실리콘 기판에 절연막을 통해 실리콘층이 형성되어 있는 SOI 기판;
    상기 실리콘층에 형성되어 있고, 드레인 확산층을 공유하는 2개씩의 트랜지스터가 채널 폭 방향으로 소자 분리되어, 매트릭스 배열되어 있는 복수의 트랜지스터;
    제1 방향으로 나란히 배열되는 트랜지스터의 게이트 전극과 공통 접속되는 복수의 워드선;
    상기 제1 방향과 교차하는 제2 방향에 배치되고, 상기 트랜지스터의 드레인 확산층과 접속되는 복수의 비트선; 및
    상기 제1 방향으로 나란히 배열되는 트랜지스터의 소스 확산층이 연속적으로 배치됨으로써 형성되는 공통 소스선
    을 포함하며,
    상기 트랜지스터는 상기 실리콘층에 과잉의 다수캐리어가 유지된 제1 임계치 전압을 갖는 제1 데이터 상태와, 상기 실리콘층의 과잉의 다수 캐리어가 방출된 제2 임계치 전압을 갖는 제2 데이터 상태를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    최소 가공 치수를 F라고 할 경우, 하나의 트랜지스터는 2F×2F의 셀 사이즈로 매트릭스 배열되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제18항에 있어서,
    상기 드레인 확산층 및 상기 소스 확산층은, 상기 실리콘층의 아래쪽에 있는 상기 절연막에 달하는 깊이로 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제18항에 있어서,
    상기 제 1 데이터 상태는, 상기 트랜지스터를 동작시킴으로써 드레인 접합 부근에서 임팩트 이온화를 일으켜, 이 임팩트 이온화에 의해 생성된 과잉의 다수 캐리어를 상기 실리콘층에 유지한 상태이고,
    상기 제 2 데이터 상태는, 상기 실리콘층과 상기 드레인 확산층 사이에 순방향 바이어스를 제공하여, 상기 실리콘층 내의 과잉의 다수 캐리어를 드레인 확산층으로 방출한 상태인 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 실리콘층은 p형이고, 상기 트랜지스터는 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제18항에 있어서,
    상기 공통 소스선의 전위는 고정되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제23항에 있어서,
    데이터 기입시에는,
    상기 공통 소스선을 기준 전위로 하여,
    선택된 트랜지스터의 워드선에 상기 기준 전위보다 높은 제1 전위를 공급하고,
    선택되지 않은 트랜지스터의 워드선에 상기 기준 전위보다 낮은 제2 전위를 공급하며,
    비트선에는, 상기 제1 데이터 상태를 기입하는 경우에는, 상기 기준 전위보다 높은 제3 전위를 공급하고, 상기 제2 데이터 상태를 기입하는 경우에는, 상기 기준 전위보다 낮은 제4 전위를 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제18항에 있어서,
    데이터 판독시에는,
    상기 공통 소스선을 기준 전위로 하여,
    선택된 트랜지스터의 워드선에 상기 제1 임계치 전압과 상기 제2 임계치 전압 사이에 있고, 또한 상기 기준 전위보다 높은 제5 전위를 공급하여, 선택된 트랜지스터의 도통/비도통을 검출하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제18항에 있어서,
    데이터 판독시에는,
    상기 공통 소스선을 기준 전위로 하여,
    선택된 트랜지스터의 워드선에, 상기 제1 및 제2 임계치 전압보다 높고, 또한 상기 기준 전위보다 높은 제5 전위를 공급하여, 선택된 트랜지스터의 도통도를 검출하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제25항에 있어서,
    상기 실리콘층은,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제 1 불순물 첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제 1 불순물 첨가 영역에 접하여 배치되고, 또한 상기 제 1 불순물 첨가 영역보다 높은 불순물 농도를 갖는 제 2 불순물 첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제26항에 있어서,
    상기 실리콘층은,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제 1 불순물 첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제 1 불순물 첨가 영역에 접하여 배치되고, 또한 상기 제 1 불순물 첨가 영역보다 높은 불순물 농도를 갖는 제 2 불순물 첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제18항에 있어서,
    데이터 판독시에는, 선택된 트랜지스터의 워드선을 상기 제 2 임계치 전압보다도 높게 상승시킨 후에, 비트선에 일정 전류를 흘려, 선택된 트랜지스터의 비트선에 나타나는 전위차를 검지하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제18항에 있어서,
    데이터 판독시에는, 선택된 트랜지스터의 워드선을 상기 제2 임계치 전압보다도 높게 상승시킨 후에, 선택된 트랜지스터의 비트선을 일정 전압으로 클램핑하는 데 필요한 전류를 흘려, 이들 전류의 차를 검지하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제29항에 있어서,
    상기 실리콘층은,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제1 불순물 첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제1 불순물 첨가 영역에 접하여 배치되고, 또한 상기 제1 불순물 첨가 영역보다 높은 불순물 농도를 갖는 제2 불순물 첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제30항에 있어서,
    상기 실리콘층은,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제1 불순물 첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제 1 불순물 첨가 영역에 접하여 배치되고, 또한 상기 제1 불순물 첨가 영역보다 높은 불순물 농도를 갖는 제2 불순물 첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제24항에 있어서,
    데이터 판독시에는, 선택된 트랜지스터의 워드선을 상기 제 2 임계치 전압보다도 높게 상승시킨 후, 선택된 트랜지스터의 비트선에 일정 전류를 흘려보내어, 비트선에 나타나는 전위차를 검지하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제24항에 있어서,
    데이터 판독시에는, 선택된 트랜지스터의 워드선을 상기 제2 임계치 전압보다도 높게 상승시킨 후, 선택된 트랜지스터의 비트선을 일정 전압으로 클램핑하는데 필요한 전류를 흘려보내어, 이들 전류의 차를 검지하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제33항에 있어서,
    상기 실리콘층은,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제1 불순물 첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제1 불순물 첨가 영역에 접하여 배치되고, 또한 상기 제1 불순물 첨가 영역보다 높은 불순물 농도를 갖는 제2 불순물 첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제34항에 있어서,
    상기 실리콘층은,
    상기 드레인 확산층과 상기 소스 확산층에 접하는 제 1 불순물 첨가 영역과,
    상기 드레인 확산층과 상기 소스 확산층으로부터 떨어져 배치되고, 상기 제 1 불순물 첨가 영역에 접하여 배치되고, 또한 상기 제 1 불순물 첨가 영역보다 높은 불순물 농도를 갖는 제 2 불순물 첨가 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제18항에 있어서,
    복수의 비트선마다 하나의 감지증폭기가 설치되고, 그 복수의 비트선 중 선택된 하나의 비트선이 상기 감지증폭기에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  38. 반도체 메모리 장치에 있어서,
    실리콘 기판에 절연막을 통해 실리콘층이 형성된 SOI 기판;
    상기 실리콘층에 매트릭스 형상으로 배열 형성되고, 상면 및 측면이 보호막으로 덮힌 상태에서 한 방향으로 연속하는 워드선으로서 패턴 형성된 게이트 전극 및, 이 게이트 전극과 자기 정합적으로 형성된 소스 및 드레인 확산층을 갖는 복수의 트랜지스터;
    상기 복수의 트랜지스터를 덮는 제 1 층간 절연막;
    상기 각 트랜지스터의 소스 확산층 상에서 상기 제 1 층간 절연막에 상기 워드선과 병행하여 연속하는 스트라이프 형상으로 형성된 제 1 컨택트 홀에 매립된 소스 배선층;
    상기 제 1 층간 절연막 상에 형성된 제 2 층간 절연막;
    상기 각 트랜지스터의 드레인 확산층 상에서 상기 제 2 층간 절연막에 개방된 제 2 컨택트 홀에 매립된 비트선 컨택트 플러그; 및
    상기 제 2 층간 절연막 상에 상기 워드선과 교차하여 배치되고, 상기 비트선 컨택트 플러그를 통해 상기 트랜지스터의 드레인 확산층과 접속되는 비트선
    을 구비하며,
    상기 트랜지스터는, 벌크 영역에 과잉의 다수 캐리어가 유지된 제 1 임계치 전압을 갖는 제 1 데이터 상태와, 상기 벌크 영역의 과잉의 다수 캐리어가 드레인 확산층으로 방출된 제 2 임계치 전압을 갖는 제 2 데이터 상태를 동적으로 기억하는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제38항에 있어서,
    상기 SOI 기판의 실리콘층은, 소자 분리 절연막에 의해 상기 비트선 방향으로 연속하는 스트라이프 형상의 소자 형성 영역이 상기 워드선 방향에 소정 피치로 구획되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  40. 제38항에 있어서,
    상기 제1 데이터 상태는, 상기 트랜지스터를 동작시킴으로써 드레인 접합 부근에서 임팩트 이온화를 일으켜, 이 임팩트 이온화에 의해 생성된 과잉의 다수 캐리어를 상기 반도체층에 유지한 상태이고,
    상기 제2 데이터 상태는, 상기 실리콘층과 상기 드레인 확산층 사이에 순방향 바이어스를 제공하여, 상기 반도체층 내의 과잉의 다수 캐리어를 드레인 확산층으로 방출한 상태인 것을 특징으로 하는 반도체 메모리 장치.
  41. 제38항에 있어서,
    상기 실리콘층은 p형이고, 상기 트랜지스터는 N 채널 MOS 트랜지스터인 것을특징으로 하는 반도체 메모리 장치.
  42. 제38항에 있어서,
    상기 소스 배선층의 전위는 고정인 것을 특징으로 하는 반도체 메모리 장치.
  43. 제38항에 있어서,
    데이터 판독 시에는,
    상기 소스 배선층을 기준 전위로 하여,
    선택된 트랜지스터의 워드선에, 상기 제1 임계치 전압과 상기 제2 임계치 전압의 사이이며, 상기 기준 전위보다 높은 전위를 제공하여, 선택된 트랜지스터의 도통/비도통을 검출하는 것을 특징으로 하는 반도체 메모리 장치.
  44. 제38항에 있어서,
    데이터 판독 시에는,
    상기 소스 배선층을 기준 전위로 하여,
    선택된 트랜지스터의 워드선에, 상기 제1 및 제2 임계치 전압보다 높고 상기 기준 전위보다 높은 전위를 제공하여, 선택된 트랜지스터의 도통도를 검출하는 것을 특징으로 하는 반도체 메모리 장치.
  45. 제38항에 있어서,
    데이터 판독 시에는, 워드선을 상기 제2 임계치 전압보다도 높게 상승시킨 후, 비트선에 일정전류를 흘려, 비트선에 나타나는 전위차를 검지하는 것을 특징으로 하는 반도체 메모리 장치.
  46. 제38항에 있어서,
    데이터 판독 시에는, 워드선을 상기 제2 임계치 전압보다도 높게 상승시킨 후, 비트선을 일정전압으로 클램프하는 데 필요한 전류를 흘려, 이들의 전류의 차를 검지하는 것을 특징으로 하는 반도체 메모리 장치.
  47. 제38항에 있어서,
    복수의 비트선마다 하나의 감지 증폭기가 설치되고, 그 복수의 비트선 중 선택된 하나의 비트선이 상기 감지 증폭기에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  48. 반도체 메모리 장치에 있어서,
    실리콘 기판에 절연막을 통해 실리콘층이 형성된 SOI 기판과,
    상기 실리콘층에 매트릭스형상으로 배열 형성되어, 상면 및 측면이 제1 보호막으로 덮힌 상태에서 한쪽 방향으로 연속하는 워드선으로서 패턴 형성된 게이트 전극 및, 이 게이트 전극과 자기 정합적으로 형성된 소스 및 드레인 확산층을 갖는 복수의 트랜지스터와,
    상기 복수의 트랜지스터를 덮는 제1 층간 절연막과,
    상기 층간 절연막의 상기 각 트랜지스터의 소스 확산층 상에 형성된 컨택트홀에 매립된 소스 컨택트 플러그와,
    상기 층간 절연막의 상기 각 트랜지스터의 드레인 확산층 상에 형성된 컨택트홀에 매립된 드레인 컨택트 플러그와,
    상기 워드선의 방향으로 나란히 배열되는 상기 소스 컨택트 플러그를 공통 접속함과 동시에 상면 및 측면이 제2 보호막에 의해 덮힌 소스 배선층과,
    상기 소스 배선층을 덮는 제2 층간 절연막과,
    상기 제2 층간 절연막 상에 상기 워드선과 교차하여 배치되고, 상기 드레인 컨택트 플러그를 통해 상기 트랜지스터의 드레인 확산층에 접속되는 비트선
    을 구비하며,
    상기 트랜지스터는, 벌크 영역에 과잉의 다수 캐리어가 유지된 제1 임계치 전압을 갖는 제1 데이터 상태와, 상기 벌크 영역의 과잉의 다수 캐리어가 드레인 확산층에 방출된 제2 임계치 전압을 갖는 제2 데이터 상태를 동적으로 기억하는 것을 특징으로 하는 반도체 메모리 장치.
  49. 제48항에 있어서,
    상기 SOI 기판의 실리콘층은, 소자 분리 절연막에 의해 상기 비트선 방향으로 연속하는 스트라이프 형상의 소자 형성 영역이 상기 워드선 방향으로 소정 피치로 구획되는 것을 특징으로 하는 반도체 메모리 장치.
  50. 제48항에 있어서,
    상기 제1 데이터 상태는, 상기 트랜지스터를 동작시킴에 따라 드레인 접합 부근에서 임팩트 이온화를 일으켜, 이 임팩트 이온화에 의해 생성된 과잉의 다수 캐리어를 상기 실리콘층에 유지한 상태이고,
    상기 제2 데이터 상태는, 상기 실리콘층과 상기 드레인 확산층 사이에 순방향 바이어스를 제공하여, 상기 실리콘층 내의 과잉의 다수 캐리어를 드레인 확산층으로 방출한 상태인 것을 특징으로 하는 반도체 메모리 장치.
  51. 제48항에 있어서,
    상기 실리콘층은 p형이고, 상기 트랜지스터는 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  52. 제48항에 있어서,
    상기 소스 배선층의 전위는 고정인 것을 특징으로 하는 반도체 메모리 장치.
  53. 제48항에 있어서,
    데이터 판독 시에는,
    상기 소스 배선층을 기준 전위로 하여,
    선택된 트랜지스터의 워드선에, 상기 제1 임계치 전압과 상기 제2 임계치 전압 사이이며, 상기 기준 전위보다 높은 전위를 제공하여, 선택된 트랜지스터의 도통/ 비도통을 검출하는 것을 특징으로 하는 반도체 메모리 장치.
  54. 제48항에 있어서,
    데이터 판독 시에는,
    상기 소스 배선층을 기준 전위로 하여,
    선택된 트랜지스터의 워드선에, 상기 제1 및 제2 임계치 전압보다 높고 상기 기준 전위보다 높은 전위를 제공하여, 선택된 트랜지스터의 도통도를 검출하는 것을 특징으로 하는 반도체 메모리 장치.
  55. 제48항에 있어서,
    데이터 판독 시에는, 워드선을 상기 제2 임계치 전압보다도 높게 상승시킨 후, 비트선에 일정전류를 흘려, 비트선에 나타나는 전위차를 검지하는 것을 특징으로 하는 반도체 메모리 장치.
  56. 제48항에 있어서,
    데이터 판독 시에는, 워드선을 상기 제2 임계치 전압보다도 높게 상승시킨 후, 비트선을 일정전압에 클램프하는 데 필요한 전류를 흘려, 이들의 전류의 차를 검지하는 것을 특징으로 하는 반도체 메모리 장치.
  57. 제48항에 있어서,
    복수의 비트선마다 하나의 감지 증폭기가 설치되고, 그 복수의 비트선 중 선택된 하나의 비트선이 상기 감지 증폭기에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  58. 반도체 메모리 장치의 제조 방법에 있어서,
    반도체 기판 상에, 절연막을 형성하는 공정,
    상기 절연막 상에, 제1 도전형의 반도체층을 형성하는 공정,
    상기 반도체층 상에, 게이트 형성 영역에 개구를 갖는 마스크를 형성하는 공정,
    상기 마스크의 개구 측벽에, 측벽 절연막을 형성하는 공정,
    상기 마스크의 상기 개구를 통해서, 상기 반도체층에 불순물을 첨가하여, 상기 반도체층보다 높은 불순물 농도를 갖는 제1 도전형의 불순물첨가층을 형성하는 공정,
    상기 측벽 절연막을 제거한 후, 상기 마스크의 상기 개구에 게이트 절연막과 게이트 전극을 매립하여 형성하는 공정, 및
    상기 마스크를 제거한 후, 상기 반도체층에 불순물을 첨가하여, 제2 도전형의 드레인 확산층 및 소스 확산층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  59. 반도체 메모리 장치의 제조 방법에 있어서,
    반도체 기판 상에, 절연막을 형성하는 공정,
    상기 절연막 상에, 제1 도전형의 반도체층을 형성하는 공정,
    상기 반도체층 상에, 게이트 형성 영역에 개구를 갖는 마스크를 형성하는 공정,
    상기 마스크의 개구 측벽에, 제1 측벽 절연막을 형성하는 공정,
    상기 마스크의 상기 개구를 통해서, 상기 반도체층에 불순물을 첨가하여, 상기 반도체층보다 높은 불순물 농도를 갖는 제1 도전형의 제1 불순물첨가층을 형성하는 공정,
    상기 제1 측벽 절연막을 제거한 후, 상기 마스크의 상기 개구에 게이트 절연막과 게이트 전극을 매립하여 형성하는 공정,
    상기 마스크를 제거한 후, 상기 반도체층에 불순물을 첨가하여, 드레인 영역 및 소스 영역에, 제2 도전형의 제2 불순물첨가층을 형성하는 공정,
    상기 게이트 전극의 측벽에, 제2 측벽 절연막을 형성하는 공정, 및
    상기 반도체층에 불순물을 첨가하여, 상기 드레인 영역 및 상기 소스 영역에, 상기 제2 불순물첨가층보다 높은 불순물 농도를 갖는 제2 도전형의 제3 불순물첨가층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
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